JPH0368034A - チェックポイント再試行方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、多重プロセッサシステムにおけるチェック
ポイント再試行方式に関するものである。

［従来の技術］ 第４図に多重プロセッサシステムの一構成例を示す。図
中、（１）及び（２）は同一ハードウェア構ｒ戊から成
るプロセッサＰＯ及びＰｌであり、システムバス４を介
して互いに交信する。（３）は主記憶装置（ＭＳと略す
）であり、プロセッサＰ　Ｏ（１）及びプロセッサＰ　
１１２＋の処理結果を格納する。

第５図に上記プロセッサＰ　Ｏ（１１の構成要素の主要
部分を示す。図中、（５）はＭ　Ｓ　＋３１からフェッ
チした命令を格納する命令レジスタ（ＩＲと略す）、（
６）はＩＲ（５１の出力をデコードした結果から求まる
オペランドのアドレス変換を行うアドレス変換バッファ
（ＴＬＢと酩す）　、（７）はＴ　Ｌ　Ｂ　（６）の変
換結果からＭ　Ｓ　（３）の内容の写しを取り出すため
のキャッシュ（ＣＡＣと略す）　、＋８１はＣＡ　Ｃ＋
７１の出力を処理する実行部（ＥＸ、Ｕと略す）　、　
（９）は汎用レジスタ等のワークレジスタを構成するロ
ーカルストレージ（ＬＳと略す）　、（１０）はＬ　Ｓ
　（９１の変更前の値をセーブするローカルストレーシ
バソファ（ＬＳＢと略す）　、（１１）はＣＡ　Ｃ（７
１の変更前の値をセーブするキャッシュバッファ（ＣＡ
ＣＢと略す）　、（］、、２）はＭ　Ｓ　（３＋から順
次命令をフェッチするアドレスを保持する命令カウンタ
（ＩＣと略す）　、（１３）はチェックポイント確立の
度にＩＣ（１２）の値をセーブする命令カウンタバッフ
ァ（ＩＣＢと略す）　、　（１９）はＥ　Ｘ　Ｕ　＋８
１からのストア実行時、ストアオペランドの内容を次の
チェックポイント確立までロックするためのロックアレ
ー（ＬＫと略す）　、　（２０）はＥ　Ｘ　Ｕ　（８１
からのチェックポイント確立リクエスト信号線（ＣＫＰ
Ｔ線と略す）である。

次に動作について説明する。命令は、ＩＣ（１２）で示
されるＭ　Ｓ　＋３１のアドレスからＩＲ［５）にフェ
ッチされ、デコードされる。デコードの結果求まった仮
想オペランドアドレスは、Ｔ　Ｌ　Ｂ　ｆ６＋により物
理アドレスに変換される。変換された物理アドレスによ
り、ＣＡ　Ｃ（７１からオペランドデータが読み出され
、命令実行のためにＥ　Ｘ　Ｕ　（８１へ送られるとと
もに、命令実行の結果、当該ＣＡ　Ｃｆ７＋のアドレス
にストアが行われる場合には、ＣＡＣＢ（１１，）へも
送られる。一方、汎用レジスタに格納されているオペラ
ンドはＬ　Ｓ　（９１より読み出されてＥ　Ｘ　Ｕ　（
８１へ送られるとともに、当該Ｌ　Ｓ　＋９１のアドレ
スにロードが行われる場合には、Ｌ　Ｓ　Ｂ　（１，０
）へも送られる。Ｅ　Ｘ　Ｕ　＋８１での実行結果は、
ＣＡｃ　＋７１及びＬ　Ｓ　（９１へ書き込まれる。Ｃ
Ａ　Ｃ（７１への書き込みを行う際には、当該書き込み
データを次のチェックポイント確立時点まで他系プロセ
ッサから変更されないようにするため、ストアアドレス
に対応するＬ　Ｋ　（１９）のエントリーにロックをセ
ットする。

このロックの方式は特公昭６１−２９７５号公報に示さ
れている。

本プロセッサは、故障発生時に、直前に確立したチェッ
クポイントまでハードウェアの状態を復元して再試行す
る。チェックポイント再試行の機能を有する。故障が発
生した場合、Ｌ　Ｓ　Ｂ　（１０）からＬ　Ｓ　ｆ９＋
の変更内容を復元し、ＣＡＣＢ（１１）からＣＡ、　Ｃ
（７１の変更内容を復元し、Ｉ　ＣＢ　（１３）からＩ
　Ｃ（１２）をチェックポイント確立時点の命令アドレ
スに戻すことにより、直前のチェックポイントから再試
行する。

次に、Ｌ　Ｋ　（１９）の働きについて第６図を用いて
説明する。チェックポイント再試行時には、故障発生以
前に実行されたストア命令が再実行される。このため、
自系プロセッサＰＯの当該ストアの結果に対し、他系プ
ロセッサＰＬがストアを実行すると、チェックポイント
再試行の結果、他系プロセッサＰ１のストア結果が失わ
れることがある。ＬＫ（１９）は、この問題を避けるた
めに設けられたもので、第６図に示す如く、ストア実行
時にセットされ、チェックポイント確立時にリセットさ
れる。他系プロセッサＰＬのストアは、ＬＫ（１９）の
対象エントリーがセットされてる間は待たされ、自系プ
ロセッサＰＯのチェックポイント確立後に実行されるよ
う制御される。これにより、自系プロセッサＰＯがスト
ア実行後２次のチェックポイント確立までの間に故障し
、直前のチェックポイントから再試行することにより同
一ストアを再度実行しても他系プロセッサＰ１のストア
結果は保証される。最初のチェックポイント確立時点か
ら次のチェックポイント確立時点までの間をチェックポ
イントフレームと称する。

次に、チェックポイント確立時の動作を第５図を用いて
説明する。チェックポイント確立時には、先ず、先行す
るストアの処理完了を待つ（同期化と称する）。その後
、Ｅ　Ｘ　Ｕ　（８）からＣＫＰＴ線（２０）を介して
チェックポイント確立要求が送出される。これにより、
ＬＳＢ（１０）及びＣＡＣＢ（１１）の内容は無効化さ
れ、Ｌ　Ｋ　（１９）の内容は全てリセットされ、Ｉ　
Ｃ（１２）の内容がＩＣＢ（１３）にセーブされる。

［発明が解決しようとする課題］ 従来のチェックポイント再試行方式では、自系プロセッ
サのチェックポイントフレーム内でのスドア結果に対す
る他系プロセッサのストアを、自系プロセッサでの次の
チェックポイント確立まで待たせる必要があり、そのた
めの検出回路や排他回路が膨大かつ複雑になる問題点が
あった。また、他系プロセッサからのリクエストを待た
せるため、システム性能への悪影響があった。

この発明は上記のような問題点を解消するためになされ
たもので、少ない回路追加で容易に再試行ができる多重
プロセッサシステムを得ることを目的とする。

［課題を解決するための手段］ この発明に係るチェックポイント再試行方式は、ストア
リクエストのペンディング数をカウントするカウンタを
備えて、ペンディングしているストアの完了を待たずに
チェックポイントを確立する非同期形チェックポイント
確立リクエストを発行するとともに、当該チェックポイ
ント確立リクエストを発行した命令の命令長を保持する
命令長保持手段を備え、非同期形チェックポイントを確
立したストア命令によるストアが完了したのちに故障が
発生した場合には、当該ストア命令の次の命令から再試
行を行うようにしたものである。

［作用］ この発明におけるチェックポイント再試行方式は、スト
ア命令実行の度に非同期形チェックポイントを確立し、
ペンディングストアリクエストカウンタを１増加し、当
該ストア命令の命令長を命令長保持手段（バッファやレ
ジスタ）にセーブし、ストア完了時点でペンディングス
トアリクエストカウンタを１減算することにより、チェ
ックポイントから再試行するとき、ペンディングストア
リクエストカウンタがＬＩ　Ｏｌｊならばストア命令の
次の命令から再試行し、ｕ　Ｏ＋ｙでないならばストア
命令から再試行するようにしたものである。

すなわち、ストアが完了している場合には、ストア命令
の次から再試行し、自系プロセッサでのストア結果に対
する他系プロセッサのストア結果を保証する。また、ス
トアが完了していない場合には、ストア命令から再試行
し、プログラムの実行シーケンスを保証する。

［実施例］ 以下、この発明の一実施例を図について説明する。

第１図は、第４図に示したプロセッサＰ　Ｏｆ１＋の本
実施例による構成要素の主要部分を示すブロック図であ
る。図中、（５）はＭ　Ｓ　［３１からフェッチした命
令を格納する命令レジスタ（ＩＲと略す’）　、（６１
はＩＲ（５）の出力をデコードした結果から求まるオペ
ランドのアドレス変換を行うアドレス変換バッファ（Ｔ
ＬＢと略す）　、　（７）はＴ　Ｌ　Ｂ　（６１の変換
結果からＭ　Ｓ　＋３１の内容の写しを取り出すための
キャッシュ（ＣＡＣと略す）　、　＋８１はＣＡ　Ｃ（
７１の出力を処理する実行部（ＥＸＵと略す）　、＋９
１は汎用レジスタ等のワークレジスタを構成するローカ
ルストレージ（ＬＳと略す）　、（１０）はＬ　Ｓ　＋
９１の変更前の値をセーブするローカルストレージバッ
ファ（ＬＳＢと略す）、（１１）はＣＡ　Ｃ（７１の変
更前の値をセーブするキャッシュバッファ（ＣＡＣＢと
略す）　、　（１２）はＭ　Ｓ　＋３１から順次命令を
フェッチするアドレスを保持する命令カウンタ（ＩＣと
略す）　、　（１３）はチェックポイント確立の度にＩ
Ｃ（１２）の値をセーブする命令カウンタバッファ（工
ＣＢと略す）　、　（１４）はデコード後の命令の命令
長を、ＴＬＢ（８１によるアドレス変換中保持する命令
長ラッチ１　（ＩＬＬと略す）　、（１５）はＣＡ　Ｃ
（７１のアクセス中、命令長を保持する命令長ラッチ２
（ＩＬ２と略す）　、（１６）は命令実行中、命令長を
保持する命令長ラッチ３　（ＩＬ３と略す）　、（１７
）は非同期形チェックポイント確立時、ＩＬ３（１Ｂ）
の内容を格納する命令長バッファ（ＩＬＣＢと略す）　
、　（１８）はＥ　Ｘ　Ｕ　（８）のストアリクエスト
でカウントアツプし、ＣＡ　Ｃｆｉ＋でのストア完了時
カウントダウンするペンディングストアリクエストカウ
ンタ（ｓｐｃと略す）　、　（２０）はＥ　Ｘ　Ｕ　＋
８１からの同期形チェックポイント確立リクエスト信号
線、（２１）はＥ　Ｘ　Ｕ　（８１からの非同期形チェ
ックポイント確立リクエスト信号線、（２２）は上記各
信号線（２０）　、　（２１）の論理和をとるＯＲゲー
ト、（２３）はその出力で、同期形チェックポイント確
立リクエストか非同期形チェックポイント確立リクエス
トの何れかが有効なときに有効となるチェックポイント
確立リクエスト信号線である。

次に動作について説明する。命令は、Ｉ　Ｃ（１２）で
示されるＭ　Ｓ　（３１のアドレスからＩＲ（５）にフ
ェッチされ、デコードされる。デコードの結果、仮想オ
ペランドアドレスと命令長が求まり、仮想オペランドア
ドレスは、Ｔ　Ｌ　Ｂ　（６１により物理アドレスに変
換され、命令長はＩ　Ｌ　１　（１４）に格納される。

変換された物理アドレスにより、ＣＡ　Ｃ（７１からオ
ペランドデータが読み出されると同時に、ＩＬＬ（１４
）の内容がＩ　Ｌ　２　（１５）へ移される。ＣＡ　Ｃ
＋７）から読み出されたオペランドデータは、命令実行
のためにＥ　Ｘ　ｔＪ　＋８）へ送られるとともに、命
令実行により当該ＣＡ　Ｃ＋７）のアドレスにストアが
行われるときにはＣＡＣＢ（１１）へも送られる。これ
と同時にＩ　Ｌ、　２　（１５）の内容がＩ　Ｌ　３　
（１６）へ移され、命令実行の間保持される。一方、汎
用レジスタに格納されているオペランドはＬ　Ｓ　＋９
１より読み出され、Ｅ　Ｘ　Ｕ　＋８１へ送られるとと
もに、当該Ｌ　Ｓ　（９１のアドレスにロードが行われ
る場合にはＬ　Ｓ　Ｂ　（１０）へも送られる。Ｅ　Ｘ
　Ｕ　＋８１での実行結果は、ＣＡ　Ｃ＋７１及びＬ　
Ｓ　＋９１へ書き込まれる。

本プロセッサもチェックポイント再試行の機能を有し、
故障が発生した場合には、Ｌ　Ｓ　Ｂ　（１０）からＬ
　Ｓ　＋９１の変更内容を復元し、ＣＡＣＢ（１１）か
らＣＡ　Ｃ（７１の変更内容を復元し、Ｉ　ＣＢ　（１
，３）からＩ　Ｃ（１２）をチェックポイント確立時点
の命令アドレスに戻すことにより、直前のチェックポイ
ントから再試行する。

ここで、ストア命令実行後の故障の場合について説明す
る。Ｅ　Ｘ　Ｕ　（８）は、ストア命令実行の度）こ非
同期形チェックポイント確立リクエスト信号線（２１）
により、先ずチェックポイントを確立し、当該ストア命
令の命令アドレスをＩ　ＣＥ　（１３）に、命令長をＩ
ＬＣＢ（１７）に格納するとともに、ＬＳＢ（１０）及
びＣＡ　ＣＢ　（１１，）の内容を無効化し、以降の故
障発生時に当該ストア命令から再試行できるようにする
。次にオペランドに対するストアを実行し、Ｓ　Ｐ　Ｃ
（１８）をカウントアツプする。正常にストアが完了す
ると、ｃ　Ａ　Ｃ（７）からのストア完了報告によりＳ
　Ｐ　Ｃ（１８）はカウントダウンする。第２図に、ス
トア完了後に故障が発生した場合の処理例を示す。Ｅ　
Ｘ　Ｕ　（８）からのストア要求は、他のリクエストと
の競合により一旦保留状態となり、競合が解消すると実
際にＣＡ　Ｃ＋７１に書き込まれ、それに伴ってＳ　Ｐ
　Ｃ（１８）がカウントダウンし、“ＯＦ＋に戻る。従
って、Ｓ　Ｐ　Ｃ（１８）はストア要求発行時点からＣ
Ａ　Ｃ（７１への書き込み完了までｉｔ　１　ｈｐを保
持している。第２図は、ｓ　ｐ　ｃ　（１８）がカウン
トダウンし　１１　Ｑ　ｊｌになった後に故障が発生し
た場合を示す。この場合、Ｅ　Ｘ　Ｕ　＋８１はマシン
チエツクの割り込み処理内でＳ　Ｐ　Ｃ（１８）の内容
が“０″であることからストア完了を知り、従って、直
前のチェックポイントでのストア命令を実行してはなら
ず、また実行する必要もないことを知る。そこで、Ｅ　
Ｘ　Ｕ　ｆ８＋は当該ストア命令の命令長をＩＬＣＢ（
１７）から得てＩ　ＣＢ　（１３）の値に加算した結果
をＩ　Ｃ（１２）へ格納することにより、当該ストア命
令の次の命令から再試行できるようにする。また、以上
の処理をすることから、当該ストア命令実行時はＣＡ　
Ｃ（７）のストア前のデータをＣＡＣＢ（１１）へ保存
しない０以上により、ＥＸＵ（８）が誤ってストア結果
を書き戻し、他系プロセッサのストア結果を失うことが
防止される。第２図の場合、故障発生時点までに白糸プ
ロセッサのストアが完了し、他系プロセッサにストア結
果が見えてしまっているため、自系プロセッサが再試行
によりストアを再実行すると１両系プロセッサのプログ
ラム上の一貫性が保たれなくなる危険がある。

第３図に、ストアが保留中に故障が発生した場合を示す
。この場合、Ｅ　Ｘ　Ｕ　（８１は、マシンチエツク割
り込み内でＳ　Ｐ　Ｃ（１Ｂ）が′″１″であることか
らストアが保留しており、更にマシンチエツクからの回
復によりストアが消されたことを知り、従って、当該ス
トア命令から再実行する必要があることを知る。そこで
、Ｅ　Ｘ　Ｕ　１８）はＩ　ＣＥ　（１３）の値をその
ままＩＣ（１２）へ戻し、当該ストア命令から再試行で
きるようにする。通常、保留中のストアが故障箇所と切
り離せない場合には、故障発生と同時に状態を凍結し、
回復処理により保留中のストアを消去し、ＣＡＣ（７）
をリクエスト待ち状態にして、再試行に悪影響が生じな
いようにする。

逆に、故障から切り離せる場合には、故障による凍結を
しないため、故障部分の回復処理中にストアが完了して
、Ｅ　Ｘ　Ｕ　（８１のマシンチエツク割り込み処理時
点でＳ　Ｐ　Ｃ（１８）はｒｔｏ”になっている。

一方、同期形チェックポイント確立時は、先ず保留中の
全てのストアが完了したのち、チェックポイントの確立
を行う。従って、この時点でＳ　Ｐ　Ｃ（１８）を“Ｏ
”とし、更にＩ　Ｌ　’ＣＢ　（１７）の内容も“Ｏ”
とする。これにより、同期形チェックポイント確立後で
非同期形チェックポイント確立以前に故障が発生した場
合には、Ｅ　Ｘ　Ｕ　（８１がＩＬＣＢ（１７）の値“
０”をＩ　ＣＢ　（１，３）に加算した後にＩＣ（１２
）に格納するため、チェックポイント確立点から再試行
できる。

［発明の効果］ 以上のように、この発明によれば、自系プロセッサのス
トア結果に対する他系プロセッサのストア結果を保証す
るためのハードウェアを、ペンディングストアリクエス
トカウンタと命令長バッファで構成し、非同期形チェッ
クポイント確立リクエストを発行するようにしたので、
装置が安価にでき、また、システム性能への悪影響を少
なくする効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるプロセッサの要部構
成を示すブロック図、第２図は本実施例においてストア
完了後に故障が発生した場合の処理方式を示す概念図、
第３図は本実施例においてストア保留中に故障が発生し
た場合の処理方式を示す概念図、第４図は多重プロセッ
サシステムを示すブロック図、第５図は従来のプロセッ
サの要部構成を示すブロック図、第６図は従来のプロセ
ッサにおけるロック方式と再試行方式を示す概念図であ
る。 （１１，＋２１はプロセッサ（ＰＯ，Ｐｌ）、（３１は
主記憶装置（ＭＳ）、（７１はキャッシュ（ＣＡＣ）、
＋８）は実行部（Ｅ　ＸＵ）　、　＋９＋はローカルス
トレージ（ＬＳ）、（１０）はローカルストレージバッ
ファ（Ｌ　Ｓ　Ｂ）　、　（１１）はキャッシュバッフ
ァ（ＣＡＣＢ）　、（１２）は命令カウンタ（ＩＣ）、
（１３）は命令カウンタバッファ（Ｉ　ＣＢ）　、（１
７）は命令長バッファ（Ｉ　ＬＣＢ　；命令長保持手段
）　、　（１８）はペンディングストアリクエストカウ
ンタ（ｓｐｃ）、（２０）は同期形チェックポイント確
立リクエスト信号線・、（２１）は非同期形チェックポ
イント確立リクエスト信号線。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 命令実行の途中結果を保持する手段を備え、所定命令単
   位でチェックポイントを確立することにより、故障が発
   生した命令アドレスから直前のチェックポイントへ戻っ
   て再試行を行う機能を有する複数のプロセッサから成る
   多重プロセッサシステムにおいて、 ストアリクエストのペンディング数をカウントするカウ
   ンタを備えて、ペンディングしているストアの完了を待
   たずにチェックポイントを確立する非同期形チェックポ
   イント確立リクエストを発行するとともに、当該チェッ
   クポイント確立リクエストを発行した命令の命令長を保
   持する命令長保持手段を備え、非同期形チェックポイン
   トを確立したストア命令によるストアが完了したのちに
   故障が発生した場合には、当該ストア命令の次の命令か
   ら再試行を行うことを特徴とするチェックポイント再試
   行方式。