JPH0365662A

JPH0365662A - 非安定データ認識回路

Info

Publication number: JPH0365662A
Application number: JP2202357A
Authority: JP
Inventors: Emu Jiyakuson Ronarudo; ロナルド・エム・ジャクソン
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Ltd
Priority date: 1989-08-02
Filing date: 1990-07-30
Publication date: 1991-03-20
Anticipated expiration: 2010-09-06
Also published as: US4968902A; JPH0782042B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、デジタル・データ取込みにおける非安定デー
タ認識回路、特に、２重しきい値同期データにおける非
安定期間を認識する非安定データ認識回路に関する。

［従来の技術］デジタル・ロジック素子の各ファミリーでは、これ以上
では、信号が明確な高となる電圧レベル（高しきい値）
と、これ以下では、信号が明確な低となる別の電圧レベ
ル（低しきい値）とがある。

しかし、明確な高でも明確な低でもなく、これら２つの
電圧レベルの中間の領域もある。一般に、ロジック・レ
ベルが高から低、又は低から高に遷移する間、この信号
の電圧レベルは、この中間領域を単に通過するだけであ
るが、信号のグリッチ又はひどいノイズが、意図せずに
この中間領域に入る。電圧レベルがこの中間領域内のデ
ータは、高でも低でもなく、これら２つのロジック状態
間の遷移となるので、このデータは、　「非安定」であ
るとみなせる、これとは反対に、明確に判断、した高又
は低の状態のデータは、　「安定」であるとみなせる。

セットアツプ・タイム及びホールド・タイムの規格によ
り、特定の素子を考慮している設計者は、クロック信号
のアクティブ・エツジの発生する時点に対して、どの位
の時間で安定しなければならないかを知ることができる
。なお、このロジック素子では、その入力端での信号が
、アクティブ。

クロック・エツジの前後で安定状態になる必要がある。

セットアツプ・タイムは、入力信号がアクティブ・クロ
ック・エツジの前に安定しなければならない最低時間で
あり、ホールド・タイムは、その信号がアクティブ・ク
ロック・エツジの後で安定でなければならない最低時間
である。これらの状態のいずれかが乱れていると、その
素子の機能が適切に実行されるとは、補償されない。

種々の最新のデジタル機器は、同期システムからのデー
タを取り込むので、セットアツプ及びホールド条件が変
動している時を知ることにより、これらデジタル機器を
改善できる。これら機器には、ロジック・アナライザ、
マイクロプロセッサ・アナライザ、エミュレータ及び集
積回路テスタ等がある。従来のロジック・アナライザの
１つとしては、米国テクトロニクス社のＤＡＳ９２００
デジタル分析システムが知られており、このシステムは
、セットアツプ・タイム及びホールド・タイムの変動を
モニタできる９２Ａ１６型データ取込みモジュールを含
んでいる。しかし、このモジュールは、データがロジッ
ク・レベルの間の時を実際には測定できないが、グリッ
チ検出や、データの高速非同期モニタを行って、遷移を
検出する。

第３図に示す如く、検出したエツジ及びグリッチをオア
（ＯＲ）Ｌ、て（論理和処理して）、各チャンネル毎の
非安定ビット信号を発生している。また、関心のある総
べてのチャンネルにわたって、非安定ビット信号をオア
して、非安定バス信号とする０次に、この非安定信号に
応じて、セットアツプ・タイム及びホールド・タイムを
測定する。

非安定非同期データの認識は、新規なことではない、第
４図は、非同期データが非安定の時を認識するのに適す
る従来の回路である。２個の電圧比較器は、単一のデジ
タル・データ信号のレベルを高しきい値及び低しきい値
と比較する。これら２個の比較器の出力端に接続された
アンド（ＡＮＤ）ゲートは、データ信号が低しきい値よ
りも高く、高しきい値よりも低い時を検出し、この状態
が生じたときに、中間信号を発生する。１組の関連信号
の中間信号をオ、アして、この組の任意の信号が中間状
態である時を示す非安定信号を発生する。

［発明が解決しようとする課題］取込みプローブを用いて、２重しきい値からの入力デー
タをこのプローブ内のシステム・クロックに同期させ、
次に、この同期したデータを、ケーブルを介して実際の
取込み機器に伝送する際、その機器内の回路は、この２
重しきい値同期データ内に非安定データが生じたことを
認識できなければならない。よって、モニタしている２
重しきい値同期データが非安定の時を認識できるデジタ
ル・データ取込み機器用の回路が望まれている。

したがって、本発明の目的は、被モニタ２重しきい値同
期データが非安定な時を認識できるデジタル・データ・
取込み機器用の非安定データＩ８識回路の提供にある。

［課題を解決するための手段及び作用］本発明によれば
、非安定期間中にモニタする各データ・ラインを、取込
みプローブにて、高しきい値レベル及び低しきい値レベ
ルと比較し、これら２つの比較結果を本発明の回路に与
える０選択的には、グリッチ・ラッチを用いて、しきい
値を交差する遷移を、この交差が次のクロックまで続い
た如く扱ってもよい。その結果の情報の２ビツトを、２
個のフリップ・フロップで構成された短いシフト・レジ
スタに夫々クロックする。２個のフリップ・フロップの
状態が、残った信号の高状態か低状態を示す時、これら
短いシフト・レジスタの各々をモニタするゲートは、ア
クティブ出力を発生する。第３ゲートは、各短いシフト
・レジスタ内の最終フリップ・フロップをモニタし、信
号が高でも低でもない時にアクティブ出力を発生する。

第４ゲートにより、これら３個のゲートの出力を要約し
、信号データ・ラインにローカル非安定信号を出力する
。モニタする総べてのラインの結果をオアして、モニタ
する総べてのラインの状態を示す非安定信号とする。独
立したイネーブル（付勢）信号により、任意の時点にモ
ニタするラインを決定する。

［実施例］第１図は、同期２重しきい値データと共に用いるのに適
する本発明の非安定データ認識回路（リコグナイザ）の
代表的部分のブロック図である。

第】図で「ケーブル」と記した垂直点線に留意されたい
、この点線の左側の回路は、取込みプローブ内に物理的
に配置してもよい、また、この点線の右側の回路は、取
込み装置自体内に配置してもよい、この点線自体は、機
器にプローブを接続するケーブルを表す。

デジタル・データの１ビツトを表す信号を、高しきい鎖
側電圧比較器３０及び低しきい値電圧レベル４６の＋（
非反転）入力端に供給する。高しきい値電圧レベルを電
圧比較器３０の−（反転）入力端に供給し、低しきい値
データあれを電圧比較器４６の一入力端に供給する。よ
って、データ信号レベルが高しきい値電圧レベルより高
い時に、電圧比較器３０は高レベルを出力し、データ信
号レベルが低しきい値電圧レベルよりも高い時に、電圧
比較器４６は高し出力する。

電圧比較器３０及び４６の出力をグリッチ・ラッチ３１
及び４７の入力端に供給する。これらグリッチ・ラッチ
の出力データがフリップ・フロップ３２及び４８にクロ
ックされるとき、次のクロックが発生するまで、これら
ラッチは、夫々のしきい値と交差している遷移をラッチ
する。しかし、これらグリッチ・ラッチ３１及び４７は
、オプションである。比較器３０及び４６の正出力端（
非反転出力端）をフリップ・フロップ３２及び４８のＤ
入力端に直接接続すれば、アクティブ・クロック・エツ
ジの時点で、これら比較器の状態のみがフリップ・プロ
ップ３２及び４８に蓄積され、クロック・パルスのアク
ティブ・エツジ間に発生する遷移は無視される。なお、
フリップ・フロップ３２及び４８の反転Ｑ出力は、グリ
ッチ検出のため、グリッチ・ラッチ３１及び４７に夫々
供給する。

高レベル側の第１フリツプ・フロップ３２は、電圧比較
器３０又は（オプションの）グリッチ・ラッチ３１の出
力をモニタし、取込み機器の総べてのクロック信号のア
クティブ・エツジが発生する際に、その状態を蓄積する
。フリップ・フロップ３２に蓄積されたｒｌＪは、最新
のアクティブ・グロック・エツジの時点において、デー
タ信号電圧レベルが高しきい値電圧レベルより高いこと
を示すか、又は、オプションとして、最新クロック以後
の任意の時点でのデータ信号が高しきい値電圧レベルよ
り高いことを示す。フリップ・フロップ４８は、電圧比
較器４６の出力をモニタするか、オプションとして、グ
リッチ・ラッチ４７の出力をモニタして、クロック信号
の総べてのアクティブ・エツジの発生する際のその状態
を蓄積する。フリップ・フロップ４８に蓄積された「１
」は、最新のアクティブ・クロック・エツジの時点にお
いて、データ信号電圧レベルが低しきい値電圧レベルよ
り高いことを示すか、又は、オプションとして、データ
信号電圧レベルが、最新のクロック以後の任意の時点で
低しきい値電圧レベルよりも高いことを示す。

第２フリツプ・フロップ３４及び５０は、第１フリツプ
・フロップ３２及び４８の出力が単安定となる可能性か
ら保護する。この保護が必要な理由は、被試験システム
のデータ状態の遷移は、取込み機器内のクロック信号と
非同期のためである。

第２フリツプ・フロップ３４及び５０に関連した第３フ
リツプ・フロップ３６及び５２は、１対の非常に短いシ
フト・レジスタを構成するので、アンド・ゲート３８及
び５４は、データ信号に関する高側及び低側の情報の現
在及び前の状態を比較できる。

アンド・ゲート３８は、一方の入力として、高側第２フ
リツプ・フロップ３４の反転Ｑ　（／Ｑ）出力を受け、
別の入力として、高側第３フリツ・ブ・フロップ３６の
Ｑ出力を受ける。このアンド・ゲート３８への第３人力
であるイネーブル信号により、このチャンネルをモニタ
するかを選択する。

アンド・ゲート３８がイネーブルされると、高側第２フ
リツプ・フロップ３４が「０」を蓄積しているときに、
高側第３フリツプ・フロップ３６がｒｌＪを蓄積してい
ると、アンド・ゲート３８はｒｌＪ　を出力する。この
組み合わせが生じるのは、データ信号が、１つのアクテ
ィブ・クロック・エツジで高であり、次のクロック・ア
クティブ・エツジで高でないとき、即ち、高状態からの
遷移の時のみである。

同様に、アンド・ゲート５４は、一方の入力として、低
側第３フリツプ・フロップ５２の反転Ｑ（／Ｑ）出力を
受け、別の入力として、低側第２フリツプ・フロップ５
０のＱ出力を受ける。このアンド・ゲート５４への第３
人力であるイネーブル信号により、このチャンネルをモ
ニタするかを選択する。アンド・ゲート５４がイネーブ
ルされると、低側第２フリツプ・プロップ５０がｒｌＪ
を蓄積しているときに、低側第３７リツプ・フロップ５
２がｒｌＪを蓄積していると、アンド・ゲート５４はｒ
ｌＪを出力する。この組み合わせが生じるのは、データ
信号が、１つのアクティブ・クロック・エツジで低であ
り、次のクロック・アクティブ・エツジで低でないとき
、即ち、低状態からの遷移の時のみである。

上述の基本的技術は、他のロジック回路とでも動作する
点に留意されたい０例えば１、電圧比較器４６の入力端
への接続が逆となり、データ信号が低しきい値よりも低
いときに、電圧比較器４６が１１」を出力するならば、
同じ効果を得るためには、即ち、低状態からの遷移の発
生時に「１」を出力するためには、アンド・ゲート５４
は、フリップ・フロップ５０及び５２の反対側の出力を
見なければならない（入力しなければならない）。

中間のアンド・ゲート４０は、高側第３フリツプ・フロ
ップ３６の反転Ｑ出力と、低側第３フリツプ・フロップ
５２のＱ出力を受ける。よって、このアンド・ゲート４
０は、フリップ・フロップ３６がｒＯ」を蓄積し、フリ
ップ・フロップ５２が「ｌ」を蓄積する際に、その入力
条件が満足される（「１」を出力できる）、シたがって
、フリップ・フロップ３６及び５２の記憶内容が、この
サンプルを取り込んだ時点でのデータ信号が高しきい値
及び低しきい値の中間にあることを示すときを、中間ア
ンド・ゲート４０が検出する。なお、アンド・ゲート４
０にも、イネーブル信号が供給されている。

これとは別に、中間アンド・ゲート４０は、フリップ・
フロップ３４の反転Ｑ出力及びフリップ・フロップ５０
のＱ出力を受けることもできる。

この場合、フリップ・フロップ３４の蓄積内容が「０」
で、フリップ・フロップ５０の蓄積内容が「１」のとき
に、アンド・ゲート４０の入力条件が満足される。した
がって、サンプルを取込む時点において、データ信号が
高しきい値及び低しきい値の間であることを、フリップ
・フロップ３４及び５０の蓄積内容が示す時を、中間ア
ンド・ゲート４０は検出する。

これら３個のアンド・ゲート３８．４０及び５４の出力
をオア・ゲート４２の入力端に供給する。

よって、このオア・ゲート４２は、アンド・ゲート３８
．４０又は５４の出力が高の時に高出力を発生する。こ
の高出力が発生するのは、データ信号のレベルが高でも
低でもない時、即ち、中間アンド・ゲート４０の出力が
高の時、又は、いずれかのロジック状態からの遷移があ
る時、即ち、アンド・ゲート３８又は５４が高を出力す
る時である。

要約オア・ゲート４４を除いて、第１図に示す総べての
回路を用いて、データの１チヤンネルを評価する。被評
価データの別のビットに対しては、別の同様な回路が必
要になる。オア・ゲート４４は、夫々上述の如く評価さ
れた多くのデータ信号からの評価結果を要約して、任意
の被モニタデータ信号が、既知のロジック状態の中間か
、その状態から遷移する時に、非安定信号を発生する。

よって、ブロック３０〜３８が、デジタル・データ信号
が高しきい値より高いレベルから低しきい値より低いレ
ベルに遷移することを検出する第１検出手段となり、ブ
ロック４６〜５４が、デジタル・データ信号が低しきい
値より低いレベルから高しきい値よりも高いレベルに遷
移することを検出する第２検出手段となる。また、ブロ
ック３０〜３６．４６〜５２及び４０が、デジタル・デ
ータ信号が低しきい値及び高しきい値の間のレベルであ
ることを検出する第３検出手段となり、ブロック４２が
、第１検出手段、第２検出手段及び第３検出手段の出力
信号の論理和により、デジタル・データ信号が非安定デ
ータであることを示す非安定信号を発生する非安定信号
発生手段となる。

第２図は、カウンタ／タイマと関連させて本発明を用い
、データの不安定な期間を測定又はモニタする際のブロ
ック図である。非安定データ認識回路（リコグナイザ）
１０と、関連モード制御回路を有するカウンタ／タイマ
１５とを用いて、安定及び不安定な期間を測定し、セッ
トアツプ・タイム及びホールド・タイムの変動を検出す
る。非安定データ・リコグナイザ１０は、多く　（ｎ個
）のデータ入力端、等しい数のイネーブル信号入力端、
高しきい値データレベル入力端、低しきい倣電圧レベル
入力端、クロック信号入力端を具えている。非安定デー
タ・リコグナイザの出力は、イ、ネーブルされた任意の
デジタル・データ信号が遷移しているか、高及び低しき
い値の間にあることを示す非安定データ信号である。

カウンタ／タイマ１５は、非安定データ・リコグナイザ
１０からの非安定データ信号、ユーザ・クロック信号、
データ試験用データ取込み機器からのクロック信号、モ
ード制御信号、時間条件信号を受ける。ユーザ・クロッ
ク信号は、取込みシステムのクロック信号に同期してお
り、非安定データ・リコグナイザ１０のデータ経路と等
価な一連のフリップ・フロップ（等価遅延回路）を通過
する０時間条件値号は、セットアツプ・タイム、ホール
ド・タイム、安定時間、又は非安定時間に関する条件の
信号である。カウンタ／タイマ１５が、直列プリロード
計数情報を受け、直列ロードに充分な時間があれば、セ
ットアツプ・タイム又はホールド・タイムの条件を入力
ラインに直列に供給できる。そうでなければ、この情報
を並列に供給するのに、多くのラインが必要である。わ
ずか２つの動作モードのみ、例えば、セットアツプ及び
ホールドのみを考慮するならば、モード制御信号は、単
一のラインでよい、別の動作モードを望むならば、別の
モード制御信号用のラインを用いる。他のモードは、　
「データ安定時間」又は「データ非安定時間」でもよい
、明らかに、この回路がこれら動作モードの１つのみの
専用ならば、モード制御信号は、全くなくてもよい、カ
ウンタ／タイマ１５は、取込みシステム・クロックを計
数するので、そのタイミング分解能は、取込みシステム
・クロック信号の周期に等しい。

カウンタ／タイマ１５の出力は、あるモードでの条件下
における状態を表すフェイル信号である。

このカウンタ／タイマ１５は、プリロード値からゼロに
向かってカウント・ダウンするように構成されている。

セットアツプ・タイムの変動をモニタするモードでは、
時間条件値は、最小の必要セットアツプ・タイムであり
、タイマは、非安定信号が発生状態からなくなったとき
に、この値からのカウント・ダウンを開始する。カウン
タ／タイマ１５がカウント・ダウンを終了する前に、こ
のカウンタ／タイマ１５は、アクティブ・ユーザ・クロ
ック・エツジを受けるならば、不十分なセットアツプ・
タイムであり、フェイル信号が出力する。ユーザ・クロ
ック信号のアクティブ・エツジの前に、タイマがカウン
ト・ダウンを終了すると、セットアツプ・タイム条件に
合い、フェイル信号は出力されない、出力状態から非出
力状態に変化する非安定信号により、カウンタが計数を
まだ開始をしないと、アクティブ・ユーザ・クロック・
エツジも無視される。

ホールド・タイム・モードにおいて、カウンタ／タイマ
１５のカウンタ部分は、ホールド・タイム条件をプリロ
ードする。しかし、このモードにおいて、アクティブ・
ユーザ・クロック・エツジが、タイマ計数を開始させる
。また、タイマがそのカウントダウンを終了する前に、
非安定データ・リコグナイザ１０からの非安定信号がア
クティブになると、フェイル信号が出力する。非安定信
号がアクティブになったときに、タイマがゼロに達して
いるか、開始していなければ、フェイル出力は発生しな
い。

カウンタ／タイマ回路１５は、安定なデータの充分な期
間をチエツクできるようにも構成できる。

タイマ部分は、安定なデータの許容最小期間の値をプリ
ロードでき、非出力状態になった非安定信号によりカウ
ントダウンが開始する。また、タイマが計数を終了する
前に、非安定信号が出力状態になると、フェイル信号が
出力する。同様に、不安定な期間をモニタするには、不
安定データの最大許容期間を時間条件としてプリロード
し、非安定信号がアクティブになったときにカウンタが
計数を開始する。そして、非安定信号が非出力状態にな
る前にタイマがゼロに達すると、フェイル信号が出力す
る。これらをモニタするのではなく、これらの値を測定
するのを望むならば、適切なモード制御回路、及びカウ
ンタ／タイマの計数値読出し用のラインにより実現でき
る。

本発明の好適な実施例について説明したが、本発明の要
旨を逸脱することなく種々の変形変更が可能である。

〔発明の効果〕

上述の如く、本発明の非安定データ認識回路によれば、
被モニタ２重しきい値同期データが非安定な期間を認識
できる。

【図面の簡単な説明】

第１図は、本発明の非安定データ認識回路の好適な一実
施例のブロック図、第２図は、本発明とカウンタ／タイ
マとを組み合わせたシステムのブロック図、第３図は、
従来の非安定データ認識回路のブロック図、第４図は、
非同期データ用の従来の非安定データ認識回路のブロッ
ク図である。３０〜３８：第１検出手段４６〜５４：第２検出手段３０〜３６．４６〜５２．４０：第３検出手段４２：非
安定信号発生手段

Claims

【特許請求の範囲】デジタル・データ信号が高しきい値より高いレベルから
低しきい値より低いレベルに遷移することを検出する第
１検出手段と、上記デジタル・データ信号が上記低しきい値より低いレ
ベルから上記高しきい値よりも高いレベルに遷移するこ
とを検出する第２検出手段と、上記デジタル・データ信
号が上記低しきい値及び上記高しきい値の間のレベルで
あることを検出する第３検出手段と、上記第１検出手段、上記第２検出手段及び上記第３検出
手段の出力信号の論理和により、上記デジタル・データ
信号が非安定データであることを示す非安定信号を発生
する非安定信号発生手段とを具えた非安定データ認識回
路。