JPH0363862A - Bus control system - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔イａ要〕
複数のデータ処理ユニット間を接続するバスを制御する
ためのバス制御方式に関し、
少ないバス本数に従いながら高速なデータ伝送を実現で
きるようにすることを目的とし、同一信号を伝送するた
めのバスを２本１組として用意するとともに、これに対
応させて、各データ処理ユニットが、いずれか一方のバ
スに対して選択的に出力信号を出力する出力選択手段と
、双方のバスの論理和をとって入力信号とする入力受付
手段とを備え、かつ、出力信号をオープンコレクタに従
って出力するよう構成し、更に、出力選択手段に対して
２本１組のバスのいずれか一方を交互に選択するよう指
示するバス選択手段と、バス選択手段により選択された
バスに対して出力をハイインピーダンス状態に設定する
とともに、選択されなかったバスに対してＨＩレベルを
出力するよう動作するドライバを備えるバス制御手段と
を備えるよう構成する。[Detailed Description of the Invention] [A] An object of the present invention is to realize high-speed data transmission while following a small number of buses, regarding a bus control method for controlling buses connecting multiple data processing units. In addition to preparing a set of two buses for transmitting the same signal, each data processing unit has an output selection function in which each data processing unit selectively outputs an output signal to one of the buses. and an input receiving means for calculating the logical sum of both buses as an input signal, and configured to output an output signal according to an open collector, and further comprising a set of two wires for the output selection means. A bus selection means for instructing to alternately select one of the buses, and setting the output to a high impedance state for the bus selected by the bus selection means, and setting a HI level for the unselected bus. and bus control means comprising a driver operable to output.
木発°明は、複数のデータ処理ユニット間を接続するバ
スを制御するためのバス制御方式に関し、特に、少ない
バス本数に従いながら高速なデータ伝送を実現できるよ
うにするバス制御方式に関するものである。The invention relates to a bus control method for controlling a bus connecting a plurality of data processing units, and in particular to a bus control method that enables high-speed data transmission while following a small number of buses. .
複数のデータ処理ユニット間をバスで接続してデータ処
理を実行するデータ処理システムがある。There is a data processing system that executes data processing by connecting multiple data processing units via a bus.
近年では、このようなデータ処理システムに従ってデー
タ処理を実行する場合、データ処理内容の高度化に伴っ
て接続されるデータ処理ユニットの数が急激に増加しつ
つあるという背景がある。これから、この構成を採るデ
ータ処理システムの実用性を高めていくためにも、バス
本数をできる限り少なくできるような手段を講じていく
必要がでてきている。In recent years, when performing data processing according to such a data processing system, the number of connected data processing units has been rapidly increasing as data processing contents have become more sophisticated. From now on, in order to improve the practicality of data processing systems adopting this configuration, it will be necessary to take measures to reduce the number of buses as much as possible.
当初は、第４図に示すように、複数のデータ処理ユニッ
ト１に対して１本のバス２を設け、このバス２に対して
、各データ処理ユニット１がオープンコレクタ構成をと
る出力ドライバ３を接続するとともに、入力ドライバ４
を接続するという構成を採ることで、各データ処理ユニ
ットエからの出力信号がバス２を介して他のデータ処理
ユニットｌの入力ドライバ４に伝送されることになるよ
゛う構成していた。ここで、５は定電圧電源Ｖ ｃｃと
バス２との間に設けられる抵抗であり、６は浮遊容量と
して影響を与えるコンデンサを表している。Initially, as shown in FIG. 4, one bus 2 was provided for a plurality of data processing units 1, and each data processing unit 1 connected an output driver 3 with an open collector configuration to this bus 2. In addition to connecting input driver 4
By connecting the two data processing units L, the output signal from each data processing unit L is transmitted to the input driver 4 of the other data processing unit L via the bus 2. Here, 5 is a resistor provided between the constant voltage power supply Vcc and the bus 2, and 6 is a capacitor that has an effect as a stray capacitance.
この従来技術では、いずれか１つのデータ処理ユニット
１の出力ドライバ３がＬ○ｌレベル出力すると、抵抗５
を介して電流が流れることでバス２上の電位が“０”Ｖ
Ｋ落ち、これにより他のデータ処理ユニットｌの入力ド
ライバ４に対してその出力が伝送されることになるもの
である。そして、Ｌ○ｌレベル出力しない出力ドライバ
３は、オープンコレクタにて出力をハイインピーダンス
状態にすることになることから、出力ドライバ３間で過
大な電流が流れてしまうという不都合も起こることがな
い。すなわち、オープンコレクタを用いないでＨＩレベ
ルを出力させると、ＨＩレベルを出力する出力ドライバ
３とＬＯレベルを出力する出力ドライバ３との間で電流
ループが形成されることで、過大な電流が流れて出力ド
ライバ３が破壊されてしまうことになる。In this conventional technology, when the output driver 3 of any one data processing unit 1 outputs the L○l level, the resistor 5
As the current flows through the bus 2, the potential on the bus 2 becomes “0” V.
K drops, and its output is thereby transmitted to the input driver 4 of another data processing unit l. Further, since the output driver 3 which does not output the L○l level has an open collector and puts the output in a high impedance state, the inconvenience of excessive current flowing between the output drivers 3 does not occur. In other words, if the HI level is output without using an open collector, a current loop is formed between the output driver 3 that outputs the HI level and the output driver 3 that outputs the LO level, causing an excessive current to flow. As a result, the output driver 3 will be destroyed.
この従来技術は、確かにバ８ス２が１本で済むという利
点はあるものの、オープンコレクタ構成を採ることから
、出力ドライバ３の信号レベルがＨ■レベルからＬ○ｌ
レベル立ち下がるときには、電流が流れることで応答性
よく変化できるものの、Ｌ○ｌレベルらＨＩレベルに立
ち上がるときにはハイインピーダンスのために電流が流
れず、従って抵抗５及びコンデンサ６の時定数で定まる
遅延が生じることになる。これから、バスサイクルを短
くできないという問題点があった。この問題点はデータ
処理ユニット１の数が増え、バス２の線長が長くなくな
る程大きなものとなる。Although this conventional technology certainly has the advantage of requiring only one bus 2, since it adopts an open collector configuration, the signal level of the output driver 3 varies from H level to L○l level.
When the level falls, the current flows and changes can be made with good responsiveness, but when the level rises from the L○l level to the HI level, no current flows due to the high impedance, so there is a delay determined by the time constant of the resistor 5 and capacitor 6. will occur. From now on, there was a problem that the bus cycle could not be shortened. This problem becomes more serious as the number of data processing units 1 increases and the line length of the bus 2 becomes longer.
そこで、このような問題点を解決するために、第５図に
示すように、各データ処理ユニット１の出力ドライバ３
に１木ずつのバス７を接続するよう構成するとともに、
ＯＲ回路８によりこれらのバス７の論理和を採ってその
論理和出力をバス９に従って各データ処理ユニット１の
入力ドライバ４に伝送するという構成が広く用いられる
ようになってきた。この構成を採れば、出力ドライバ３
間に電流ループが形成されることがないことからオープ
ンコレクタを用いる必要がなく、従って応答が悪くなる
という問題点は解消できることになる。第６図に、この
第５図の従来技術のタイムチャートを示す。Therefore, in order to solve such problems, as shown in FIG.
The configuration is such that one bus 7 is connected to each tree, and
A configuration in which the OR circuit 8 calculates the logical sum of these buses 7 and transmits the logical sum output to the input driver 4 of each data processing unit 1 along the bus 9 has become widely used. If this configuration is adopted, the output driver 3
Since no current loop is formed between them, there is no need to use an open collector, and the problem of poor response can therefore be solved. FIG. 6 shows a time chart of the prior art shown in FIG.
確かに、この第５図の従来技術によれば、第４図の従来
技術が有していたバスサイクルが長くなってしまうとい
う問題点は解決できるようになったものの、バス本数が
極めて多くなってしまうという新たな問題点をもたらす
ことになってしまった。すなわち、この第５図の従来技
術を用いると、必要とされるバス本数は、
「データ処理ユニット１のユニット数＋１木」というこ
とになる、これから、データ処理ユニット１のユニット
数が増大するに従って、この従来技術では、コスト的に
もスペース的にも実用性を欠いてしまうという問題点が
でてくることになるとともに、バス７．９を一ケ所に集
めるための配線が固定的になることから、システム構成
の変更が自由にできなくなるという問題点がでてくるこ
とになる。It is true that the conventional technology shown in Fig. 5 can solve the problem of the long bus cycle that the conventional technology shown in Fig. 4 had, but the number of buses is extremely large. This has brought about a new problem: In other words, using the conventional technology shown in FIG. 5, the required number of buses is "the number of data processing units 1 + 1 tree".From now on, as the number of data processing units 1 increases, However, this conventional technology has the problem of being impractical in terms of cost and space, and also requires fixed wiring to gather the buses 7 and 9 in one place. Therefore, a problem arises in that the system configuration cannot be changed freely.
本発明はかかる事情に鑑みてなされたものであって、少
ないバス本数に従いながら高速なデータ伝送を実現でき
るようにする新たなバス制御方式の提供を目的とするも
のである。The present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a new bus control method that allows high-speed data transmission to be achieved while using a small number of buses.
第１図は本発明の原理構成図である。 FIG. 1 is a diagram showing the principle configuration of the present invention.
図中、１０は複数設けられる本発明を具備するデータ処
理ユニット、２０は本発明を具備するバスコントローラ
、３０と３１はデータ処理ユニット１０間を接続するバ
スであって、同一信号を伝送するために２本１組として
用意されるもの、３２はバスコントローラ２０とデータ
処理ユニットＩＱとの間を接続するタイミングバス、４
０はバス３０に接続される駆動電源手段であって、定電
圧電源４０１の定電圧を抵抗４０２を介してバス３０に
４３Ｌ給するもの、４１はバス３１に接続される駆動電
源手段であって、定電圧電源４１１の定電圧を抵抗４１
２を介してバス３１に供給するもの、１１はデータ処理
ユニット１０が備える出力選択手段であって、いずれか
一方のバス３０．３１に対して選択的にオープンコレク
タ構成で出力信号を出力するもの、１２はデータ処理ユ
ニット１０がｔｉｔ？える入力受付手段であって、双方
のバス３０．３．１の論理和をとって入力信号とするも
の、２１はバスコントローラ２０が備えるバス選択手段
であって、バスクロックに同期させて、すべてのデータ
処理ユニッ）１０の出力選択手段１１に対してバス３０
．３１のいずれか一方を交互に選択するよう指示するも
の、２２はバスコントローラ２０が備えるバス制御手段
であって、バス選択手段２１により選択されたバス３０
．３１に対して出力をハイインピーダンス状態に設定す
るとともに、選択されなかったバス３０．３１に対して
Ｈｒレベルを出力するよう動作するドライバ２２ａ、２
２ｂ＠備えるものである。In the figure, 10 is a plurality of data processing units equipped with the present invention, 20 is a bus controller equipped with the present invention, and 30 and 31 are buses connecting between the data processing units 10 for transmitting the same signal. A timing bus 32 connects the bus controller 20 and the data processing unit IQ;
0 is a drive power supply means connected to the bus 30, which supplies 43 L of constant voltage from a constant voltage power supply 401 to the bus 30 via a resistor 402; 41 is a drive power supply means connected to the bus 31; , the constant voltage of the constant voltage power supply 411 is connected to the resistor 41
2, and 11 is an output selection means included in the data processing unit 10, which selectively outputs an output signal to either one of the buses 30, 31 in an open collector configuration. , 12 indicates that the data processing unit 10 is tit? 21 is a bus selection means included in the bus controller 20, which inputs all signals in synchronization with the bus clock. bus 30 for the output selection means 11 of the data processing unit) 10.
．． 31, and 22 is a bus control means included in the bus controller 20, which instructs the bus 30 selected by the bus selection means 21.
．． The drivers 22a, 2 operate to set the output to the high impedance state for the bus 30.31 and output the Hr level to the unselected bus 30.31.
2b @ Prepared.
本発明では、バス選択手饅２１は、処理対象のバスサイ
クルでバス３０の方を選択すると、タイミングバス３２
を介してすべてのデータ処理ユニットＩＯの出力選択手
段１１に対してバス３０の選択を指示するとともに、バ
ス制御手段２２に対してバス３０を選択したことを通知
する。この選択通知を受は取ると、バス制御手段２２の
ドライバ２２ａは、バス３ｏに対して出力をハイインピ
ーダンス状態にすることでバス３０上の電位が“０”■
に落ちることが可能となるように処理するとともに、バ
ス制御手段２２のドライバ２２ｂは、１１尺されないバ
ス３１に対してＨＩレベルを出力することで、選択され
ないバス３１に接続される浮遊容量に対して電荷をチャ
ージするよう処理する。In the present invention, the bus selection hand 21 selects the timing bus 30 when the bus 30 is selected in the bus cycle to be processed.
It instructs the output selection means 11 of all data processing units IO to select the bus 30 via the bus control means 22, and notifies the bus control means 22 that the bus 30 has been selected. Upon receiving this selection notification, the driver 22a of the bus control means 22 sets the output to the bus 3o in a high impedance state, so that the potential on the bus 30 becomes "0".
At the same time, the driver 22b of the bus control means 22 outputs a HI level to the buses 31 that are not selected, thereby reducing the stray capacitance connected to the buses 31 that are not selected. process to charge the battery with electric charge.
一方、バス３０の選択指示を受は取ると、各データ処理
ユニット１０の出力選択手段１１は、出力すべき出力信
号があるときには、この選択指示のあったバス３０に対
して出力信号であるＬ○レベルを出力するよう処理する
。このようにして、いずれかのデータ処理ユニット１０
の出力選択手段１１からバス３０に対してＬＯレベルが
出力されると、この出力選択手段１１と駆動電源手段４
０との間に電流が流れることで速やかにバス３゜上の電
位が“Ｏ″Ｖに落ち、これにより他のデ−り処理ユニッ
ト１０の入力受付手段１２に対して、いずれかのデータ
処理ユニット１０から出力信号があったことが応答性よ
く伝送されることになる。On the other hand, upon receiving the selection instruction for the bus 30, the output selection means 11 of each data processing unit 10, if there is an output signal to be output, outputs an L output signal to the bus 30 for which the selection instruction was made. ○Process to output the level. In this way, any data processing unit 10
When the LO level is output from the output selection means 11 to the bus 30, this output selection means 11 and the drive power supply means 4
0, the potential on the bus 3° quickly drops to "O"V, and this causes the input receiving means 12 of the other data processing units 10 to accept data processing. The presence of an output signal from the unit 10 is transmitted with good responsiveness.
このとき、ＬＯレベルの出力信号を出力しない出力選択
手段１１はオーブンコレクタにて出力をハイインピーダ
ンス状態にすることから、出力選択手段１１間に過大な
＠、流が流れてしまうという不都合は起こらない。At this time, since the output selection means 11 that does not output an LO level output signal puts the output in a high impedance state at the oven collector, the problem of excessive current flowing between the output selection means 11 does not occur. .
そして、バス選択手段２１は、次のバスサイクルでバス
３１の方を選択することで、今度は、各データ処理ユニ
ッ）１０の出力選択手段１１がバス３１に対して出力信
号を出力するよう指示する。Then, by selecting the bus 31 in the next bus cycle, the bus selection means 21 instructs the output selection means 11 of each data processing unit 10 to output an output signal to the bus 31. do.
このとき、このバスサイクルで、どのデータ処理ユニッ
ト１０の出力選択手段１１も出力信号を送出しないとき
には、選択されたバス３１上の電位は前のバスサイクル
での０” Ｖ （但し、この電位はバス３０により実現
されている）から定電圧電源４１１の供給電圧にまで立
ち上がることを要求されるが、バス制御手段２２の処理
に従って前のバスサイクルで浮遊容量に対してチャージ
がなされているので、この立ち上がりは速やかに実行さ
れることになる。At this time, when the output selection means 11 of any data processing unit 10 does not send out an output signal in this bus cycle, the potential on the selected bus 31 is 0" V as in the previous bus cycle (However, this potential is However, since the stray capacitance has been charged in the previous bus cycle according to the processing of the bus control means 22, This start-up will be executed promptly.
このように、本発明では、必要とされるバス本数はデー
タ処理ユニット１０のユニット数に関係なく３木となる
ことから、第５図の従来技術が有していたバス本数が増
加してしまうという問題点を解決できるとともに、バス
３０．３１上の電位を“Ｏ″Ｖからオーブンコレクタに
対しての供給電圧まで速やかに立ち上げることができる
ことから、第４図の従来技術が有していたバスサイクル
が長くなるという問題点を解決できるようになる。As described above, in the present invention, the number of required buses is 3 trees regardless of the number of data processing units 10, so the number of buses required in the conventional technology shown in FIG. 5 increases. This problem can be solved, and the potential on the bus 30.31 can be quickly raised from "O" V to the supply voltage to the oven collector, which is the problem that the conventional technology shown in Fig. 4 has. This solves the problem of longer bus cycles.
〔実施例〕 以下、実施例に従って本発明の詳細な説明する。〔Example〕 Hereinafter, the present invention will be explained in detail according to examples.
第２図に、本発明の実施例構成を示す０図中、第１図で
説明したものと同じものについては、同一の記号で示し
である。２１ａはバスコントローラ２０が備えるバス切
換信号発生回路であって、バス切換のためのタイミング
信号を発生するもの、２３はバスコントローラ２０が備
えるバスクロック発生回路であって、バスクロックを発
生するもの、１１１はデータ処理ユニット１０が備える
インバータであって、バス切換信号発生回路２１ａから
送られてくるタイミング信号のレベルを反転するもの、
１１２はデータ処理ユニットＩＯが備える第１のＮＡＮ
Ｄ回路であって、バス切換信号発生回路２１ａからのタ
イミング信号とデータ処理ユニット１０の出力信号との
論理積をとってバス３０に送出するもの、１１３はデー
タ処理ユニット】０が備える第２のＮＡＮＤ回路であっ
て、インバータ１１１の出力とデータ処理ユニット１０
の出力信号との論理積をとってバス３工に送出するもの
、１２１はデータ処理ユニット１０が備えるＯＲ回路で
あって、反転されたバス３０及びバス３１の信号レベル
の論理和をとって入力信号とするものである。ここで、
この第１及び第２のＮＡＮＤ回路１１２．１１３は、Ｈ
Ｉレベルを出力する代わりにオーブンコレクタにて出力
をハイインピーダンス状態にするよう動作する。In FIG. 2, the same components as those explained in FIG. 1 are indicated by the same symbols in FIG. 0 showing the configuration of an embodiment of the present invention. 21a is a bus switching signal generation circuit included in the bus controller 20, which generates a timing signal for bus switching; 23 is a bus clock generation circuit included in the bus controller 20, which generates a bus clock; 111 is an inverter included in the data processing unit 10, which inverts the level of the timing signal sent from the bus switching signal generation circuit 21a;
112 is the first NAN included in the data processing unit IO
113 is a second circuit provided in data processing unit 0; A NAND circuit that connects the output of the inverter 111 and the data processing unit 10.
121 is an OR circuit included in the data processing unit 10, which takes the logical sum of the inverted signal levels of the bus 30 and the bus 31 and sends it to the bus 3. It is used as a signal. here,
The first and second NAND circuits 112 and 113 are
Instead of outputting I level, the oven collector operates to put the output in a high impedance state.
２２１はバスコントローラ２０が備えるインパークであ
って、バス切換信号発生回路２１ａが発生するタイミン
グ信号のレベルを反転するもの、２２２は第１のバスド
ライバであって、インバータ２２１がＬＯレベルを出力
するときにバス３０に対して出力をハイインピーダンス
状態にするとともに、インバータ２２１がＨＩレベルを
出力するときにバス３０に対してＨＩレベルを出力する
もの、２２３は第２のバスドライバであって、バス切換
信号発生回路２１ａからのタイミング信号がＬ○レベル
にあるときにバス３１に対して出力をハイインピーダン
ス状態にするとともに、タイミング信号がＨ【レベルに
あるときにバス３Ｉに対してＨＩレベルを出力するもの
である。Reference numeral 221 is an impark included in the bus controller 20, which inverts the level of the timing signal generated by the bus switching signal generation circuit 21a, and 222 is a first bus driver, from which the inverter 221 outputs the LO level. 223 is a second bus driver which outputs a high impedance state to the bus 30 when the inverter 221 outputs a HI level; When the timing signal from the switching signal generation circuit 21a is at the L○ level, the output is set to a high impedance state to the bus 31, and when the timing signal is at the H level, the HI level is output to the bus 3I. It is something to do.
次に、このように構成される本発明の動作処理について
説明する。Next, the operation processing of the present invention configured as described above will be explained.
バス切換信号発生回路２１ａは、第３図のタイムチャー
トに示すように、バスクロック発生回路２３が発生する
バスクロックと同期させてバスサイクル毎に周期的にＨ
ＴレベルとＬＯレベルをとるタイミング信号を発生する
。最初に、このタイミング信号がＨＩレベルをとるとき
の動作について説明する。As shown in the time chart of FIG. 3, the bus switching signal generation circuit 21a periodically generates an H signal every bus cycle in synchronization with the bus clock generated by the bus clock generation circuit 23.
Generates a timing signal that takes T level and LO level. First, the operation when this timing signal takes the HI level will be explained.
タイミングバス３２を介してタイミング信号のＨＩレベ
ルが各データ処理ユニット１０に伝送されると、各デー
タ処理ユニッ）１０の第１のＮＡＮＤ回路１１２は、デ
ータ処理ユニット１０の出力信号（図中のＯＵ Ｔ ｉ
＋ ｉ−１〜ｎ ）がＨＩレベルをとるときにはＬ○レ
ベルを出力するよう動作するとともに、出力信号がＬ○
レベルをとるときにはオープンコレクタにて出力をハイ
インピーダンス状態にするよう動作し、そして、第２の
ＮＡＮＤ回路１１３は、インバータ１１１のＬＯレベル
の出力により、データ処理ユニットＩＯの出力信号がＨ
ＩレベルにあろうがＬＯレベルにあろうがオープンコレ
クタにて出力をハイインピーダンス状態にするよう動作
する′； このようにして、タイ５ング信号がＨＩレベ
ルにあるときには、第１のＮＡＮＤ回路１１２に接続さ
れるバス３０が有効となり、第２のＮＡＮＤ回路１１に
接続されるバス３１が無効となるよう設定されることに
なる。When the HI level of the timing signal is transmitted to each data processing unit 10 via the timing bus 32, the first NAND circuit 112 of each data processing unit 10 outputs the output signal of the data processing unit 10 (OU in the figure). Ti
+i-1~n) operates to output L○ level when it takes HI level, and the output signal becomes L○
When taking a level, the open collector operates so that the output is in a high impedance state, and the second NAND circuit 113 causes the output signal of the data processing unit IO to go high due to the LO level output of the inverter 111.
Whether it is at I level or LO level, the open collector operates so that the output is in a high impedance state; in this way, when the tying signal is at HI level, the first NAND circuit 112 The bus 30 connected to the second NAND circuit 11 is set to be enabled, and the bus 31 connected to the second NAND circuit 11 is set to be disabled.
このタイミング信号がＨＩレベルをとるときには、イン
バータ２２１が第１のバスドライバ２２２に対してＬ○
レベルを送出することになるので、第１のバスドライバ
２２２は、バス３０に対して出力をハイインピーダンス
状態にすることでバス３０上の電位が°°０”■に落ち
ることが可能となるように動作する。すなわち、有効な
ものとして選択されている第１のＮＡＮＤ回路１１２が
ＬＯレベルを出力するときには、バス３０上の電位が“
０”■に落ちるよう動作すべく出力をハイインピーダン
ス状態にするのである。一方、第２のバスドライバ２２
３は、タイミング信号がＨＩレベルにあるのでバス３１
に対してＨＩレベルを出力する。この第２のバスドライ
バ２２３のＨＩレベルの出力処理により、有効なものと
して選択されなかったバス３１に接続される浮遊容量（
図中のＣＺ）に対して電荷がチャージされることになる
。When this timing signal takes the HI level, the inverter 221 connects the first bus driver 222 with
Since the first bus driver 222 outputs a high-impedance level to the bus 30, the first bus driver 222 sets the output to a high impedance state so that the potential on the bus 30 can drop to °°0''■. In other words, when the first NAND circuit 112 selected as valid outputs the LO level, the potential on the bus 30 becomes "
The output of the second bus driver 22 is set to a high impedance state in order to operate so as to drop to 0"■.
3 is bus 31 because the timing signal is at HI level.
Outputs HI level. This HI level output processing of the second bus driver 223 causes stray capacitance (
CZ) in the figure is charged with electric charge.
このような動作状態にあるときにあって、各データ処理
ユ“ニット１０は、他のデータ処理ユニッ）１０に対し
て出力信号を伝送する必要があるときには、第１及び第
２のＮＡＮＤ回路１１２．１１３に対してＨＩレベルの
出力信号を出力する。In such an operating state, when each data processing unit 10 needs to transmit an output signal to another data processing unit 10, the first and second NAND circuits 112 Outputs a HI level output signal for .113.
このＨＩレベルの出力信号を受けて、第１のＮＡＮＤ回
路１１２は、有効状態にあるバス３０にＬ○レベルを出
力するよう動作する。このようにして、いずれかのデー
タ処理ユニット１０の第１のＮＡＮＤ回路１１２がＬＯ
レベルを出力すると、抵抗４０２を介してその出力した
第１のＮＡＮＤ回路１１２に電流が流れることで、それ
まで”ｖｃｃ （抵抗４０２に接続される定電圧の電源
値）に保たれていたバス３０上の電位が“０″Ｖに落ち
ることになることになる。これにより、他のデータ処理
ユニット１０のＯＲ回路１２１はＨＩレベルを出力する
ことで、いずれかのデータ処理ユニット１０が出力信号
を送出したことを表示するよう処理することになる。In response to this HI level output signal, the first NAND circuit 112 operates to output an L level to the bus 30 which is in the valid state. In this way, the first NAND circuit 112 of any data processing unit 10 is
When the level is output, a current flows through the resistor 402 to the first NAND circuit 112 that outputs it, so that the bus 30, which had been kept at "vcc" (the constant voltage power supply value connected to the resistor 402), The upper potential will drop to "0" V.As a result, the OR circuits 121 of the other data processing units 10 will output the HI level, and any data processing unit 10 will output the output signal. It will be processed to display that it has been sent.
このとき、出力信号を出力しないデータ処理ユニット１
０の第１のＮＡＮＤ回路１１２は、オープンコレクタに
て出力をハイインピーダンス状態にすることから、出力
信号を出力しているデータ処理ユニットｌＯの第１のＮ
ＡＮＤ回路１１２との間に電流ループが形成されること
はなく、従って回路素子を破壊してしまうというような
不都合は起こらない。At this time, data processing unit 1 that does not output an output signal
Since the first NAND circuit 112 of 0 is an open collector and puts the output in a high impedance state, the first NAND circuit 112 of the data processing unit 10 which outputs the output signal
A current loop is not formed between the AND circuit 112 and, therefore, no inconvenience such as destruction of circuit elements occurs.
、続いて、バス切換信号発生回路２１ａは、次のバスク
ロックでＬＯレベルをとるタイミング信号を発生する。Then, the bus switching signal generation circuit 21a generates a timing signal that takes the LO level at the next bus clock.
このＬ○レベルのタイミング信号が発生されると、今度
は、第２のＮＡＮＤ回路１１３に接続されるバス３１が
有効となり、第１のＮＡＮＤ回路１１２に接続されるバ
ス３０が無効となるよう設定されることになる。そして
、今度は、第２のバスドライバ２２３がバス３１に対し
て出力をハイインピーダンス状態にすることでバス３１
上の電位が“°０”■に落ちることが可能となるよう処
理するとともに、第１のバスドライバ２２２がバス３０
に対してＨｒレベルを出力することで、有効な状態にな
いバス３０に接続される浮遊容量（図中のＣ＋）に対し
て電荷をチャージするよう処理することになる。When this L○ level timing signal is generated, the bus 31 connected to the second NAND circuit 113 is set to be enabled, and the bus 30 connected to the first NAND circuit 112 is set to be disabled. will be done. Then, this time, the second bus driver 223 puts the output to the bus 31 in a high impedance state.
At the same time, the first bus driver 222
By outputting the Hr level to the bus 30, the floating capacitance (C+ in the figure) connected to the bus 30 which is not in a valid state is processed to be charged.
このような動作状態にあるときにあって、どのデータ処
理ユニット１０も他のデータ処理ユニット１０に対して
出力信号を伝送する必要がないときには、各データ処理
ユニット１０の第２のＮＡＮＤ、回路１１３は、オープ
ンコレクタにて有効状態にあるバス３１に対して出力を
ハイインピーダンス状態にする。この処理により、選択
されたバス３１上の電位は前のバスサイクルでの０″Ｖ
（但し、この電位はバス３０により実現されている）か
ら、“Ｖ ｃｃ“（抵抗４１２に接続される定電圧の電
Ｂ値〉にまで立ち上がることを要求されるが、前のバス
サイクルでの浮遊容量に対してのチャージ処理に従って
この立ち上がりは速やかに実行されることになる。In such an operating state, when there is no need for any data processing unit 10 to transmit an output signal to other data processing units 10, the second NAND circuit 113 of each data processing unit 10 sets the output to a high impedance state with respect to the open collector bus 31 which is in a valid state. Through this process, the potential on the selected bus 31 is changed to 0''V in the previous bus cycle.
(However, this potential is realized by the bus 30), but it is required to rise to "V cc" (the constant voltage voltage B value connected to the resistor 412). This rise is quickly executed in accordance with the charging process for the stray capacitance.
このようにして、第３図のタイムチャートに示すように
、バス切換信号発生回路２１ａにより発生されるタイミ
ング信号がＨＩレベルをとるバスサイクル１ではバス３
−０が有効となって、いずれかのデータ処理ユニット１
０により出力信号が出力されるときには、バス３０上の
電位がＬＯレベルに設定されるよう動作するとともに、
バス切換信号発生回路２１ａにより発生されるタイミン
グ信号がＬ○レベルをとるバスサイクル２ではバス３１
が有効となって、いずれかのデータ処理ユニット１０に
より出力信号が出力されるときには、バス３１上の電位
がＬＯレベルに設定されるよう動作するのである。In this way, as shown in the time chart of FIG. 3, in bus cycle 1 in which the timing signal generated by the bus switching signal generation circuit 21a takes the HI level, the bus 3
-0 is valid and any data processing unit 1
0 outputs an output signal, it operates so that the potential on the bus 30 is set to the LO level, and
In bus cycle 2, when the timing signal generated by the bus switching signal generation circuit 21a takes the L○ level, the bus 31
When this becomes valid and an output signal is output by any data processing unit 10, the potential on the bus 31 is set to the LO level.
図示実施例について説明したが、本発明はこれに限定さ
れるものではない０例えば、バス切換信号発生回路２１
ａや第１及び第２のバスドライバ２２２．２２３等はバ
スコントローラ２０が備えるものに限られるものではな
い。Although the illustrated embodiment has been described, the present invention is not limited thereto.For example, the bus switching signal generation circuit 21
a, the first and second bus drivers 222, 223, etc. are not limited to those provided in the bus controller 20.
以上説明したように、本発明によれば、必要となるバス
本数がデータ処理ユニット１０のユニット数に関係なく
３本で済むようになるとともに、バスサイクルを短く、
設定できるようになる。従って、実用性の高いシステム
を提供できることになるのである。As explained above, according to the present invention, the number of required buses is only three regardless of the number of data processing units 10, and the bus cycle is shortened.
You will be able to set it. Therefore, a highly practical system can be provided.
第１図は本発明の原理構成図、
第２図は本発明の実施例構成図、
第３図は本発明のタイムチャート、
第４図及び第５図は従来技術の説明図、第６図は第５図
の従来技術のタイムチャートである。
図中、１０はデータ処理ユニット、１１は出力選択手段
、１２は入力受付手段、２０はバスコントローラ、２１
はバス選択手段、２１ａはバス切換信号発生回路、２２
はバス制御手段、２３はバスクロンク発生回路、３０及
び３１はバス、３２はタイミングバス、４０及び４１は
駆動電源手段である。Figure 1 is a diagram of the principle configuration of the present invention, Figure 2 is a diagram of the configuration of an embodiment of the invention, Figure 3 is a time chart of the present invention, Figures 4 and 5 are explanatory diagrams of the prior art, and Figure 6. is a time chart of the prior art shown in FIG. In the figure, 10 is a data processing unit, 11 is an output selection means, 12 is an input reception means, 20 is a bus controller, 21
21a is a bus selection means, 21a is a bus switching signal generation circuit, and 22
23 is a bus clock generation circuit, 30 and 31 are buses, 32 is a timing bus, and 40 and 41 are driving power supply means.
Claims (1)
ット間を接続するバスとを備え、各データ処理ユニット
から出力される出力信号が該バスに従って他のデータ処
理ユニットに伝送されるよう構成されるデータ処理シス
テムにおいて、同一信号を伝送するためのバスを２本１
組として用意するとともに、これに対応させて、各デー
タ処理ユニットが、いずれか一方のバスに対して選択的
に出力信号を出力する出力選択手段（１１）と、双方の
バスの論理和をとって入力信号とする入力受付手段（１
２）とを備え、かつ、該出力信号をオープンコレクタに
て出力するよう構成し、 更に、バスクロックに同期させて、すべてのデータ処理
ユニットの上記出力選択手段（１１）に対して２本１組
のバスのいずれか一方を交互に選択するよう指示するバ
ス選択手段（２１）と、 該バス選択手段（２１）により選択されたバスに対して
出力をハイインピーダンス状態に設定するとともに、選
択されなかったバスに対してＨＩレベルを出力するよう
動作するドライバを備えるバス制御手段（２２）とを備
えることを、 特徴とするバス制御方式。[Claims] The data processing unit includes a plurality of data processing units and a bus connecting these data processing units, and an output signal output from each data processing unit is transmitted to other data processing units according to the bus. In a data processing system configured like this, two buses are used to transmit the same signal.
Correspondingly, each data processing unit has output selection means (11) for selectively outputting an output signal to either one of the buses, and a logical OR of both buses. input receiving means (1
2), and is configured to output the output signal through an open collector, and furthermore, in synchronization with the bus clock, two wires, one for the output selection means (11) of all data processing units, are provided. bus selection means (21) for instructing to alternately select one of the buses of the set; 1. A bus control method comprising: bus control means (22) having a driver that operates to output a HI level to a bus that is not present.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20093289A JPH0363862A (en) | 1989-08-02 | 1989-08-02 | Bus control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20093289A JPH0363862A (en) | 1989-08-02 | 1989-08-02 | Bus control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0363862A true JPH0363862A (en) | 1991-03-19 |
Family
ID=16432688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20093289A Pending JPH0363862A (en) | 1989-08-02 | 1989-08-02 | Bus control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0363862A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101603438B1 (en) * | 2014-10-23 | 2016-03-14 | 김형태 | Bucket having a bath seat |
-
1989
- 1989-08-02 JP JP20093289A patent/JPH0363862A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101603438B1 (en) * | 2014-10-23 | 2016-03-14 | 김형태 | Bucket having a bath seat |
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