JPH0422218A - Input circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の入力回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to an input circuit for a semiconductor device.
従来の半導体装置の入力回路は、ＭＯ３Ｉ−ランジスタ
としてＰｒを用いた場合の一例として第２図の（ａ）、
（ｂ）に示すように構成されており、１０１は信号が
入力される入力端子、１０２は高レベル電源、この入力
端子１０１と高レベル電源１０２の間に接続されている
のが１０３のＰ型ＭＯＳトランジスタである。入力端子
１０１の信号を、データバス１０９へ伝送可能、不可能
とするのが１０４の伝送回路であり、】０５の入力タイ
ミング信号に従いこの伝送回路１０４を制御し入力端子
１０１に保持されている信号をデータバス１０９へ送り
出すタイミングを制御しているのが１０６の制御回路で
ある。An example of an input circuit of a conventional semiconductor device using Pr as an MO3I transistor is shown in FIG. 2(a).
It is configured as shown in (b), where 101 is an input terminal into which a signal is input, 102 is a high level power supply, and a P type 103 is connected between this input terminal 101 and the high level power supply 102. It is a MOS transistor. A transmission circuit 104 enables or disables transmission of the signal at the input terminal 101 to the data bus 109, and controls the transmission circuit 104 according to the input timing signal 05 to transmit the signal held at the input terminal 101. A control circuit 106 controls the timing of sending out the data to the data bus 109.
まず、第２図（ａ）において、この入力回路１１２中の
Ｐ型ＭＯ３）ランジスタ１０３のゲートは低レベル電源
１１０に接続されているために常にオン状態である。よ
って、入力端子１０１には常時高レベル信号が保持され
ていることになっており、低レベル信号を保持するため
には、入力端子１０１と低レベル電源１１０の間に１１
１のようなスイッチを設けるなどして低レベル信号を与
えることになる。このように、入力端子１０１に高レベ
ル又は低レベルの信号が保持されている状態において、
制御回路１０６は入力タイミング信号１０５に従い伝達
回路１０４のデータ伝送可能、不可能のみを制御する。First, in FIG. 2(a), the gate of the P-type MO3) transistor 103 in the input circuit 112 is always on because it is connected to the low-level power supply 110. Therefore, a high level signal is always held at the input terminal 101, and in order to hold a low level signal, an
A low level signal is provided by providing a switch such as 1. In this way, in a state where a high level or low level signal is held at the input terminal 101,
The control circuit 106 only controls whether the transmission circuit 104 can transmit data according to the input timing signal 105.
次に第２図（ｂ）において、入力回路１１３中のＰ型Ｍ
ＯＳトランジスタ１０３のゲートは制御回路１０６によ
って伝送回路１０４と同時に制御されている。この制御
は入力端子１０１に保持されている信号を、データバス
１０９へ伝送するタイミング時にＰ型ＭＯＳトランジス
タ１０３もオンさせるといった制御である。よって入力
端子１０１に高レベルの信号が保持されるのは、信号を
データバス１０９へ伝送するタイミング時のＰ型ＭＯ３
）ランジスタ１０３がオンの時のみである。Next, in FIG. 2(b), P-type M in the input circuit 113
The gate of the OS transistor 103 is controlled by the control circuit 106 at the same time as the transmission circuit 104. This control is such that the P-type MOS transistor 103 is also turned on at the timing of transmitting the signal held at the input terminal 101 to the data bus 109. Therefore, a high-level signal is held at the input terminal 101 when the P-type MO3 is used at the timing of transmitting the signal to the data bus 109.
) Only when transistor 103 is on.
それに対し低レベルの信号は、第２図（ａ）の場合と同
様に入力端子１０１と低レベル電源１１０の間に１１１
のようなスイッチを設けるなどして、あらかじめ保持し
ておくことになる。On the other hand, a low level signal is connected to the input terminal 111 between the input terminal 101 and the low level power supply 110 as in the case of FIG. 2(a).
This will be maintained in advance by providing a switch like this.
しかし、前述した第２図の入力回路１１２において、入
力端子１０１と低レベル電源１１０とを接続するための
スイッチ１１１をオン状態として入力端子１０１に低レ
ベルの信号が保持されている時には、Ｐ型ＭＯ３）ラン
ジスタ１０３は前述のように常にオン状態であるので、
高レベル電源１０２からＰ型ＭｏＳトランジスタ１０３
と入力端子１０１を通じて、低レベル電源１１０に電流
が流れ込むことになる。この電流は、入力端子１０１の
信号を伝達する時以外にも流れることになっているため
に消費電流の少ない半導体装置を構成する時の問題点と
なっていた。但し、スイッチ１１１がオフの状態で、入
力端子１０１に高レベルの信号が保持されている時には
電流は流れず、消費電流に関与していない。However, in the input circuit 112 of FIG. 2 described above, when the switch 111 for connecting the input terminal 101 and the low-level power supply 110 is turned on and a low-level signal is held at the input terminal 101, the P-type MO3) Since the transistor 103 is always on as mentioned above,
From the high level power supply 102 to the P-type MoS transistor 103
A current flows into the low-level power supply 110 through the input terminal 101. This current flows at times other than when transmitting a signal from the input terminal 101, which is a problem when constructing a semiconductor device with low current consumption. However, when the switch 111 is off and a high level signal is held at the input terminal 101, no current flows and it does not contribute to current consumption.
次に、第２図の入力回路１１３において、入力端子１０
１に保持されている信号が低レベルであったとする。但
しスイッチ１１１はオフでこの低レベルの信号は、前の
入力信号が低レベル信号のためスイッチ１１１がオンで
あったので現時点ではスイッチ１１１がオフであっても
寄生容量で低レベルを保持している状態であったり、以
前は高レベルであったが長時間経過したために高レベル
の寄生容量が自然放電してしまい現時点では低レベルを
保持している状態である。ここで、高レベル信号を伝送
するタイミングになったとする。Ｐ型ＭＯＳトランジス
タ１０３はオンし、あるデイレイ後に入力端子１０１は
低レベルから高レベルに立ち上がる。このデイレイも含
めた信号はデータバスに伝送される。この立ち上がりの
デイレイは、Ｐ型ＭｏＳトランジスタ１０３の不導通か
ら導通へのデイレイ、配線の持つ寄生容量によるデイレ
イなど幾多の要因によるものである。Next, in the input circuit 113 of FIG.
Suppose that the signal held at 1 was at a low level. However, the switch 111 is off and this low level signal is held at a low level due to the parasitic capacitance even if the switch 111 is off at this point because the previous input signal was a low level signal and the switch 111 was on. The capacitance may have been at a high level before, but because a long time has passed, the parasitic capacitance at the high level has spontaneously discharged and is now at a low level. Now suppose that the timing has come to transmit a high-level signal. P-type MOS transistor 103 is turned on, and after a certain delay, input terminal 101 rises from a low level to a high level. The signal including this delay is transmitted to the data bus. This delay in rising is due to a number of factors such as a delay from non-conduction to conduction of the P-type MoS transistor 103 and a delay due to parasitic capacitance of the wiring.
ここで、伝送回路１０４が伝送可能となっている間に入
力信号の高レベルへの立ち上がりが完了すれば問題は存
在しないのであるが、デイレイが大きくなったり、高速
動作により伝送可能時間が短い場合、高レベルに変わる
前に伝送不可となり、低レベル信号が人力されてしまう
現象が生じる。Here, if the input signal completes rising to a high level while the transmission circuit 104 is ready for transmission, there is no problem, but if the delay becomes large or the possible transmission time is short due to high-speed operation. , transmission becomes impossible before the signal changes to a high level, resulting in a phenomenon in which low-level signals are manually transmitted.
このことは、高速動作の半導体装置を構成する時の問題
点となっていた。但し、低レベル信号の入力に関しては
、スイッチ１１１をオンし、あらかじめ入力端子１０１
に低レベルの信号を保持しておき、伝送可能状態にする
ために問題は生じない。This has been a problem when constructing a semiconductor device that operates at high speed. However, when inputting a low level signal, turn on the switch 111 and connect the input terminal 101 in advance.
There is no problem in maintaining low-level signals and making them ready for transmission.
そこで本発明は、２つの入力回路が持つ問題点を解決す
ると同時に、汎用性のある入力回路を持つ半導体装置を
提供することが目的である。Therefore, an object of the present invention is to solve the problems of two input circuits and at the same time provide a semiconductor device having a versatile input circuit.
本発明の入力回路は、
ａ）信号が入力される入力端子と、
ｂ）前記入力端子と、電源の間に接続されるＭＯＳ（金
属酸化物半導体）トランジスタと、Ｃ）前記入力端子の
信号を、データバスへ送り出す動作を可能としたり、不
可能にするための切り替えを行なう伝送回路と、
ｄ）前記伝送回路のデータ伝送可能、不可能の切り替え
動作ど、前記Ｍｏ５ｔ−ランジスタの導通、不導通動作
とを同時に制御するための制御回路と、ｅ）前記制御回
路が前記伝送回路と前記ＭＯＳトランジスタの制御方法
を決めるためのデータが格納されているレジスタによっ
て構成されている入力回路において、
ｆ）前記レジスタのデータを任意に替えることにより、
前記制御回路が前記伝送回路と前記ＭＯＳトランジスタ
の制御方法を変え、全く特性の異なった入力回路に変え
られることと、それにより回路の利用目的に合った特性
を簡単に得ることが出来、汎用性が増すことを特徴とす
る。The input circuit of the present invention comprises: a) an input terminal into which a signal is input; b) a MOS (metal oxide semiconductor) transistor connected between the input terminal and a power supply; and C) a signal from the input terminal. , a transmission circuit that performs switching to enable or disable the operation of sending data to the data bus, and d) conduction or non-conduction of the Mo5t transistor, such as switching operation of the transmission circuit to enable or disable data transmission. e) a control circuit for simultaneously controlling the operation of the transmission circuit and the MOS transistor; By arbitrarily changing the data in the register,
The control circuit changes the control method of the transmission circuit and the MOS transistor, and can be changed to an input circuit with completely different characteristics, and as a result, characteristics suitable for the intended use of the circuit can be easily obtained, making it highly versatile. It is characterized by an increase in
以上のように構成された入力回路において、ＭＯＳどし
てＰ型ＭＯ３を用いたとする。In the input circuit configured as described above, it is assumed that a P-type MO3 is used as the MOS.
ここで、本発明の入力回路は、レジスタに格納されてい
るデータを切り替えることにより第２図（ａ）に示した
入力回路と第２図（ｂ）に示した入力回路の２つの回路
のどちらかに切り替えて使用出来るように制御回路が働
く。Here, the input circuit of the present invention can switch between two circuits, the input circuit shown in FIG. 2(a) and the input circuit shown in FIG. 2(b), by switching the data stored in the register. A control circuit works so that it can be used by switching between the two modes.
前述のように第２図（８）の入力回路においては、Ｐ
型Ｍ ＯＳ ｌ〜ランジスタ１０３が常にオン状態であ
ったために入力端子１０１が低レベル信号を保持してい
る間は常に電流が流れ消費電流が多かったが、第２図（
ｂ）の入力回路へ切り替えることでＰ”ＭＯ３＋−ラン
ジスタは信号伝送可能時のみオン状態であるので消費電
流の減少を実現出来る。As mentioned above, in the input circuit of FIG. 2 (8), P
Since the transistor 103 was always in the on state, current always flowed while the input terminal 101 held a low level signal, resulting in a large amount of current consumption.
By switching to the input circuit b), the P''MO3+- transistor is in the ON state only when signal transmission is possible, so that current consumption can be reduced.
又、第２図（ｂ）では、寄生容量によって低レベルの入
力信号が保持されている時に、高レベル信号の入力動作
を高速で行った場合、立ち上がりのデイレイにより高レ
ベル信号を入力出来ない現象を起こすが、第２図（ａ）
ではＰ型ＭＯ３）ランジスタが常にオン状態であるため
に、あらかじめ高レベル信号が保持されており、高速動
作が可能となる。In addition, in Figure 2 (b), when a low level input signal is held by parasitic capacitance and a high level signal input operation is performed at high speed, a phenomenon occurs in which the high level signal cannot be input due to a delay in the rising edge. However, Fig. 2 (a)
Since the P-type MO3) transistor is always on, a high-level signal is held in advance and high-speed operation is possible.
このように、第２図の（ａ）、 （ｂ）の入力回路は消
費電流と動作速度に関する特性がまったく反対であるの
で、２つの入力回路を同じ半導体装置に備え用途に応じ
て切り替えることによって、問題を回避出来るばかりで
はなく、汎用性の増した入力回路を実現出来る。In this way, the input circuits in Figure 2 (a) and (b) have completely opposite characteristics in terms of current consumption and operating speed, so by providing the two input circuits in the same semiconductor device and switching them according to the application, it is possible to , it is possible to not only avoid the problem but also realize an input circuit with increased versatility.
本発明の入力回路はＭＯＳとしてＰ型を用いた場合には
、基本的に第１図に示される構成である。The input circuit of the present invention basically has the configuration shown in FIG. 1 when a P-type MOS is used.
１０１は入力端子、１０２は高レベル電源、この入力端
子１０１と鳥レベル電源１０２の間に接続されているの
が１０３のＰ型ＭＯＳトランジスタである。入力端子１
０１の信号をデータバスへ送り出す動作としたり不可能
にするための切り替えをしているのが１０４の伝送回路
であり、入力タイミング信号１０５に従いこの伝送回路
１０４を制御し信号伝送のタイミングをとると同時に、
Ｐ型ＭＯ３）ランジスタ１０３のオン・オフ状態の制御
を行なうのが１０６の制御回路である。更に制御回路１
０６の制御方法を決めているのが１０７のレジスタに格
納されているデータである。このレジスタ１０７の内容
を任意に切り替えることにより、用途に合った入力回路
として用いることが出来る。101 is an input terminal, 102 is a high level power supply, and connected between this input terminal 101 and the bird level power supply 102 is a P-type MOS transistor 103. Input terminal 1
The transmission circuit 104 is responsible for switching between sending the signal 01 to the data bus and disabling it.The transmission circuit 104 is controlled according to the input timing signal 105 to determine the timing of signal transmission. at the same time,
A control circuit 106 controls the on/off state of the P-type MO3) transistor 103. Furthermore, control circuit 1
The control method of 06 is determined by the data stored in the register 107. By arbitrarily switching the contents of this register 107, it can be used as an input circuit suitable for the purpose.
以下、本発明について実施例に基づいて詳細に説明して
いく。Hereinafter, the present invention will be explained in detail based on examples.
第３図は、本発明の実施例を示す簡単な回路図である。FIG. 3 is a simple circuit diagram illustrating an embodiment of the invention.
伝送回路１０４はトランスミッションゲートであり、制
御回路１０６は入力タイミング信号１０５とレジスタ１
０７からのデータ信号を入力とした、２人力ＮＯＲ回路
であり、入力タイミング信号１０５はそのまま１−ラン
スミッションゲートの入力となっている。The transmission circuit 104 is a transmission gate, and the control circuit 106 receives an input timing signal 105 and a register 1.
It is a two-man powered NOR circuit which inputs the data signal from 07, and the input timing signal 105 is directly input to the 1-transmission gate.
まずレジスタ１０７のデータが「Ｈ」だとすると制御回
路１０６中のＮＯＲ出力信号は１０５の入力タイミング
信号ＲＤが「Ｈ」と「Ｌ」のどちらの状態にあっても「
Ｌ」であるのでＰ！Ｓ！ＭＯＳトランジスタ１０３は常
にオン状態で、入力端子１０１には常に高レベルの信号
が保持されている。First, if the data in the register 107 is "H", the NOR output signal in the control circuit 106 will be
Since it is “L”, it is P! S! MOS transistor 103 is always on, and a high level signal is always held at input terminal 101.
低レベルの信号は外付のスイッチ１１１をオンし。For low level signals, turn on the external switch 111.
高レベル電源１０２からＰ型ＭＯＳトランジスタ１０３
、入力端子１０１を通じて低レベル電源１１０へ電流を
流せばよい、このように、入力端子に信号が保持されて
いる状態において、入力タイミング信号ＲＤにｒ ＨＪ
が出された時のみ制御回路１０６はトランスミッション
ゲートをオン状態にし信号の伝送を可能にする。From the high level power supply 102 to the P-type MOS transistor 103
, it is sufficient to flow a current to the low-level power supply 110 through the input terminal 101. In this way, in a state where the signal is held at the input terminal, r HJ is applied to the input timing signal RD.
Only when is issued, the control circuit 106 turns on the transmission gate to enable signal transmission.
しかし、Ｐ型ＭＯ３Ｉ−ランジスタが常にオン状態では
消費電流が多い。よって、低消費電流の用途に用いたい
場合にはレジスタ１０７のデータをｒ Ｌ Ｊとする。However, if the P-type MO3I transistor is always on, current consumption is large. Therefore, when it is desired to use the device for low current consumption purposes, the data in the register 107 is set to r L J.
これにより、制御回路１０６のＰ型ＭＯＳトランジスタ
１０３のゲートの制御は入力タイミング信号ＲＤのみに
よって決められ、ＲＤがｒＨ，，１となり信号入力可能
時に制御回路１０６中のＮＯＨの出力は「Ｌ」となりＰ
！！！！ＭＯ３）ランジスタ１０３をオン状態とする。As a result, the control of the gate of the P-type MOS transistor 103 of the control circuit 106 is determined only by the input timing signal RD, and when RD becomes rH,,1 and the signal can be input, the output of NOH in the control circuit 106 becomes "L". P
! ! ! ! MO3) Turn on the transistor 103.
よって、消費電流は必要時以外は流れないことになる。Therefore, current consumption does not flow except when necessary.
この回路において低レベル信号を伝送したい時には、以
前の入力端子１０１のレベルが寄生容量で高レベルであ
ったとしても、入力タイミング信号ＲＤが「Ｈ」となる
前に外付のスイッチ１１１をオンとし、高レベルに保持
している電荷を放電し、低レベルに保持しておくので信
号入力可能時の時間が短かくても低レベル信号の入力は
可能である。ところが、以前の入力端子１０１のレベル
が寄生容量で低レベルであった時に高レベル信号を入力
しなければならない時には、信号入力時になって初めて
Ｐ型ＭＯ３）ランジスタ１０３がオンするために、Ｐ型
ＭＯＳトランジスタ１０３の不導通から導通へのデイレ
イや寄生容量の充電によるデイレイなどにより、高レベ
ルを得るのにいくらかのデイレイが生じる。よって高速
動作に用いる場合には、入力タイミング信号ＲＤのｒＨ
」間隔が短かくなるために、高レベルではなく低レベル
を入力してしまう。この状態のタイミングチャート図が
第４図（ｂ）である。デイレイｄ１のためにＲＤ ｒＨ
ＪＯ間に本来送るべき高レベルではなく低レベルがデー
タバス１０９へ送られている。低レベル入力に関しては
問題はない。When you want to transmit a low-level signal in this circuit, even if the level of the previous input terminal 101 was high due to parasitic capacitance, turn on the external switch 111 before the input timing signal RD becomes "H". Since the charge held at a high level is discharged and held at a low level, a low level signal can be input even if the time during which signal input is possible is short. However, when it is necessary to input a high-level signal when the previous input terminal 101 level was low due to parasitic capacitance, the P-type MO3) transistor 103 turns on only when the signal is input. Some delay occurs in obtaining a high level due to a delay from non-conduction to conduction of the MOS transistor 103 and a delay due to charging of parasitic capacitance. Therefore, when used for high-speed operation, rH of input timing signal RD
” Because the interval is short, you end up entering a low level instead of a high level. A timing chart of this state is shown in FIG. 4(b). RD rH for delay d1
A low level is sent to the data bus 109 instead of a high level that should be sent between JOs. There are no problems with low level input.
そこで高速動作の用途に用いたい場合にはレジスタ１０
７のデータを「Ｈ」とすると、入力レベルが入力タイミ
ング信号ＲＤが「Ｈ」となる前に保持されるので高速動
作時においても正確に信号入力が出来る。この状態のタ
イミングチャート図は第４図（ａ）である。Therefore, if you want to use it for high-speed operation, register 10
When data No. 7 is set to "H", the input level is held before the input timing signal RD becomes "H", so that accurate signal input is possible even during high-speed operation. A timing chart diagram of this state is shown in FIG. 4(a).
以上、ＭＯＳ）ランジスタとしてＰ型ＭＯＳトランジス
タを用いた場合の実施例を示したが、Ｎ型ＭＯＳトラン
ジスタを、入力端子１０１と低レベル電源の間に接続さ
れた場合には、制御回路中のＮＯＲゲートをＯＲにする
ことにより、ｐｇＭＯＳトランジスタと同様に扱うこと
が出来る。The above example shows an example in which a P-type MOS transistor is used as a MOS transistor, but if an N-type MOS transistor is connected between the input terminal 101 and the low-level power supply, the NOR in the control circuit By setting the gate to OR, it can be handled in the same way as a pgMOS transistor.
以上述べたように本発明によれば、入力回路において、
入力端子の信号をデータバスへ伝送可能、不可能とする
制御と、入力端子と電源間に接続されるＭＯＳ）ランジ
スタのオン、オフの制御とを行なう制御回路の制御方法
を、レジスタの格納内容を任意に変えることにより変え
られる。よって、消費電流は多いが高速動作可能な入力
回路と、低消費電流ではあるが高速動作不可という２つ
の回路を構成することが可能になった。これにより用途
ごとに２つの回路を切り替えて使用することによって、
互いの欠点を補助し合う効果と、汎用性を有する効果が
現れる。As described above, according to the present invention, in the input circuit,
The contents stored in the register describe the control method of the control circuit that controls whether or not the input terminal signal can be transmitted to the data bus and controls the on/off of the MOS transistor connected between the input terminal and the power supply. can be changed by arbitrarily changing . Therefore, it has become possible to configure two circuits: an input circuit that consumes a large amount of current but can operate at high speed, and a circuit that consumes low current but cannot operate at high speed. By switching between the two circuits for each application,
The effect of supporting each other's shortcomings and the effect of having versatility appear.
第１図は、本発明の基本的な入力回路図（Ｐ型ＭＯ３の
場合）。
第２図（ａ）（ｂ）は、従来の入力回路図（Ｐ型ＭＯ３
の場合）。
第３図は、本発明の応用入力回路図（Ｐ型ＭＯ８の場合
）。
第４図（ａ）（ｂ）は、入力回路における入出力のタイ
ムチャート図、ｄｌは入力端子のレベルカ低レベルから
高レベルへ変わるまでのデイレイ、ｄ２は高レベルから
低レベルへ変わるデイレイである。
０１・・・入力端子
０２・・・高レベル電源
０３・・・Ｐ型ＭＯ３トランジスタ
０４・・・伝送回路
０５・・・入力タイミング信号
０６・・・制御回路
０７・・・レジスタ
０８・・・本発明の入力回路
０９・・・データバス
１０・・・低レベル電源
１１・・・スイッチ
１２・・・従来の入力回路１
１３・・・従来の入力回路２FIG. 1 is a basic input circuit diagram of the present invention (in the case of P-type MO3). Figures 2(a) and 2(b) are conventional input circuit diagrams (P-type MO3
in the case of). FIG. 3 is an applied input circuit diagram of the present invention (in the case of P-type MO8). Figure 4 (a) and (b) are time charts of input and output in the input circuit, dl is the delay until the level of the input terminal changes from low level to high level, and d2 is the delay when the level changes from high level to low level. . 01... Input terminal 02... High level power supply 03... P-type MO3 transistor 04... Transmission circuit 05... Input timing signal 06... Control circuit 07... Register 08... Book Input circuit of the invention 09...Data bus 10...Low level power supply 11...Switch 12...Conventional input circuit 1 13...Conventional input circuit 2
Claims (1)
属酸化物半導体）トランジスタと、ｃ）前記入力端子の
信号を、データバスへ送り出す動作を可能としたり、不
可能にするための切り替えを行なう伝送回路と、 ｄ）前記伝送回路のデータ伝送可能、不可能の切り替え
動作と、前記ＭＯＳトランジスタの導通、不導通動作と
を同時に制御するための制御回路と、ｅ）前記制御回路
が前記伝送回路と前記ＭＯＳトランジスタの制御方法を
決めるためのデータが格納されているレジスタによって
構成されていることを特徴とする入力回路。[Claims] a) an input terminal into which a signal is input; b) a MOS (metal oxide semiconductor) transistor connected between the input terminal and a power supply; c) a signal at the input terminal; a transmission circuit that performs switching to enable or disable data transmission to the data bus; d) a switching operation of the transmission circuit to enable or disable data transmission; and a conduction or non-conduction operation of the MOS transistor; e) a control circuit for simultaneously controlling the transmission circuit and the MOS transistor;
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127421A JPH0422218A (en) | 1990-05-17 | 1990-05-17 | Input circuit |
Applications Claiming Priority (1)
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| JP2127421A JPH0422218A (en) | 1990-05-17 | 1990-05-17 | Input circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0422218A true JPH0422218A (en) | 1992-01-27 |
Family
ID=14959547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2127421A Pending JPH0422218A (en) | 1990-05-17 | 1990-05-17 | Input circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0422218A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9328429B2 (en) | 2012-04-04 | 2016-05-03 | Shin-Etsu Chemical Co., Ltd. | Method for evaluating degree of crystal orientation in polycrystalline silicon, selection method for polycrystalline silicon rods, and production method for single crystal silicon |
-
1990
- 1990-05-17 JP JP2127421A patent/JPH0422218A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9328429B2 (en) | 2012-04-04 | 2016-05-03 | Shin-Etsu Chemical Co., Ltd. | Method for evaluating degree of crystal orientation in polycrystalline silicon, selection method for polycrystalline silicon rods, and production method for single crystal silicon |
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