KR100325429B1 - voltage division Circuit - Google Patents

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Abstract

PURPOSE: A voltage distribution circuit is provided to improve the performance for driving a voltage and apply a small quantity of current to a current path by controlling connecting states of resistances between a power supply terminal and a ground terminal. CONSTITUTION: The first control signal generation portion(100) receives the first and the second signals(Zfloat,compol) from the outside and generates control signals. The second control signal generation portion(200) receives the third signal(ecomd) from the outside and generates the control signal. A voltage distribution portion(300) outputs a plurality of distributed voltages in response to the first, the second, and the third control signals(Zfloat,compol,ecomd) of the first and the second control signal generation portions(100,200). The voltage distribution portion(300) includes a plurality of resistances which are serially connected between a supply voltage(VDD) and a ground voltage(Vss).

Description

구동력을 높이기 위한 전압분배회로{voltage division Circuit}Voltage division circuit to increase driving force

본 발명은 LCD 콘트롤러에 관한 것으로서, 구체적으로는 LCD를 구동하기 위한 전압을 제공하는 전압 분배 회로에 관한 것이다.TECHNICAL FIELD The present invention relates to an LCD controller, and more particularly, to a voltage distribution circuit for providing a voltage for driving an LCD.

도 1에는 LCD 콘트롤러 내부의 전압 분배 회로가 도시되어 있다.1 shows a voltage distribution circuit inside an LCD controller.

도 1을 참고하면, LCD 콘트롤러 내부의 전압 분배 회로는 상기 LCD를 구동하기 위한 전압을 공급한다. 상기 전압 분배 회로는 제 1 저항(R1), 제 2 저항(R2), 제 3 저항(R3), 제 4 저항(R4), 그리고 제 1 NMOS 트랜지스터(MN1)를 포함한다.Referring to FIG. 1, a voltage distribution circuit inside an LCD controller supplies a voltage for driving the LCD. The voltage divider circuit includes a first resistor R1, a second resistor R2, a third resistor R3, a fourth resistor R4, and a first NMOS transistor MN1.

상기 전압분배회로는 논리 ″1″의 신호(LCON)가 제 1 NMOS 트랜지스터(MN1)에 인가되면, 상기 제 1 NMOS 트랜지스터(MN1)가 턴-온 되어 전원 전압(VDD)이 인가되는 단자와 접지 전압이 인가되는 단자 사이에 저항들(R1, R2, R3, R4)이 직렬 연결된다. 상기 저항들(R1, R2, R3, R4)들의 값에 따라 상기 전원 전압(VDD)과 접지 전압(VSS)이 분배되어 제 1 분배 전압(V1), 제 2 분배 전압(V2), 그리고 제 3 분배 전압(V3)들을 출력한다.The voltage divider circuit may include a terminal to which the first NMOS transistor MN1 is turned on and the power supply voltage V DD is applied when a signal LCON of logic ″ 1 ″ is applied to the first NMOS transistor MN1. Resistors R1, R2, R3, and R4 are connected in series between the terminals to which the ground voltage is applied. The power supply voltage V DD and the ground voltage V SS are divided according to the values of the resistors R1, R2, R3, and R4 to divide the first divided voltage V1, the second divided voltage V2, and The third divided voltages V3 are output.

그리고 상기 제 1 NMOS 트랜지스터(MN1)가 턴-온 됨에 따라 전원 전압(VDD)에서 접지 전압(VSS)으로 전류 패스가 형성되며, 상기 분배 전압들이 출력될 때 상기 전류 패스로 전류가 흐름에 따라 전력이 소비된다. 상기 전류가 소모되는 양은 전원 전압이 인가되는 단자와 접지전압이 인가되는 단자 사이에 직렬 접속되는 저항들의 값에 따라 달라진다. 즉, 저항의 값이 작으면 전류 소모의 양은 커지고, 저항의 값이 크면 전류 소모의 양은 줄어들게 된다. 상기 전류 소모의 양을 줄이기 위해 저항 값을 크게 하면 전류소모는 줄일 수 있지만 반면에 구동력은 떨어지게 된다. 상기 전압 분배 회로는 LCD를 구동하기 위한 전압을 제공하는 것인데, 상기처럼 전류 소모를 줄이기 위해 저항 값을 크게 한다면 LCD를 구동하기 위한 전압 분배 회로로서의 역할을 상실하게 된다.As the first NMOS transistor MN1 is turned on, a current path is formed from a power supply voltage V DD to a ground voltage V SS . When the distribution voltages are output, a current flows in the current path. Therefore, power is consumed. The amount of current consumed depends on the value of the resistors connected in series between the terminal to which the power supply voltage is applied and the terminal to which the ground voltage is applied. In other words, if the value of the resistance is small, the amount of current consumption is large, and if the value of the resistance is large, the amount of current consumption is reduced. If the resistance value is increased to reduce the amount of current consumption, current consumption may be reduced, while driving force may be reduced. The voltage divider circuit provides a voltage for driving the LCD. If the resistance value is increased to reduce current consumption, the voltage divider circuit loses its role as a voltage divider circuit for driving the LCD.

상술한 바와 같은 종래의 전압 분배 회로에 의하면, 전원전압이 인가되는 단자와 접지전압이 인가되는 단자 사이에 직렬 연결되는 각 저항들의 값에 따라 분배 전압이 결정될 때 전원 전압과 접지 전압으로 전류 패스가 형성되어 전류가 소모되며, 상기 전류 패스로 흐르는 전류의 양을 줄이기 위해 저항을 크게 하면 구동력이 떨어지고, 상기 전압 구동력을 높이기 위해 저항 값을 줄이면 많은 양의 전류가 소모되는 문제점이 발생하게 된다.According to the conventional voltage divider circuit as described above, when the divider voltage is determined according to the values of the respective resistors connected in series between the terminal to which the power voltage is applied and the terminal to which the ground voltage is applied, the current path passes through the power voltage and the ground voltage. When the current is consumed and the resistance is increased to reduce the amount of current flowing through the current path, the driving force is decreased, and when the resistance value is increased to increase the voltage driving force, a large amount of current is consumed.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 전원 단자부터 접지 단자까지 저항들의 접속 유무를 제어하여 전압 구동 능력을 높이면서도, 전류 패스로 적은 양의 전류가 흐르도록 하는 전압 분배 회로를 제공하는데 있다.Accordingly, an object of the present invention has been proposed to solve the above-mentioned problems, a voltage that allows a small amount of current to flow in the current path while increasing the voltage driving capability by controlling the connection of resistors from the power supply terminal to the ground terminal To provide a distribution circuit.

도 1은 종래 전압분배회로를 개략적으로 보여주는 회로도.1 is a circuit diagram schematically showing a conventional voltage distribution circuit.

도 2는 본 발명의 실시예에 따른 전압분배회로를 상세히 보여주는 회로도.2 is a circuit diagram showing in detail a voltage distribution circuit according to an embodiment of the present invention.

*도면의 주요부분에 대한 부호 설명* Explanation of symbols on main parts of the drawings

100 : 제 1 제어신호 발생회로 200 : 제 2 제어신호 발생회로100: first control signal generating circuit 200: second control signal generating circuit

300 : 전압분배회로300: voltage distribution circuit

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 전압 분배 회로는; 외부로부터 제 1 및 제 2 신호들(Zfloat, compol)을 인가받아 제어신호들을 발생하는 제 1 제어신호 발생수단(100)과 ; 외부로부터 제 3 신호(ecomd)를 인가받아 제어신호들을 발생하는 제 2 제어신호 발생수단(200)과; 상기 제 1 제어신호 발생수단(100)과 제 2 제어신호 발생수단(200)으로부터 출력되는 상기 제어신호들에 응답하여 복수 개의 분압 전압들을 출력하는 전압분배수단(300)을 포함하되; 상기 전압 분배 수단은 상기 전원전압(VDD)과 접지전압(VSS)사이에 직렬로 연결된 복수 개의 저항들을 포함한다.According to an aspect of the present invention for achieving the above object, the voltage distribution circuit; First control signal generating means (100) for generating control signals by receiving first and second signals (Zfloat, compol) from the outside; Second control signal generating means (200) for receiving the third signal (ecomd) from the outside and generating control signals; A voltage distribution means (300) for outputting a plurality of divided voltages in response to the control signals output from the first control signal generating means (100) and the second control signal generating means (200); The voltage distribution means includes a plurality of resistors connected in series between the power supply voltage V DD and the ground voltage V SS .

이 회로의 바람직한 실시예에 있어서, 상기 제 2 제어신호 발생수단(200)은 상기 제 3 신호(ecomd)를 반전시키는 제 3 인버터(201)와, 상기 제 3 인버터(201)의 출력신호를 반전시키는 제 4 인버터(202)를 포함한다.In a preferred embodiment of this circuit, the second control signal generating means 200 inverts the third inverter 201 for inverting the third signal ecomd and the output signal of the third inverter 201. And a fourth inverter 202.

이 회로의 바람직한 실시예에 있어서, 상기 제 1 제어신호 발생수단(100)은 상기 제 1 신호(Zfloat)를 반전시키는 제 1 인버터(101)와; 상기 제 3 신호(ecomd)를 받아들이는 일입력단과 상기 제 3 인버터(201)의 출력 신호를 받아들이는 타입력단을 가지는 제 2 낸드 게이트(104)와; 상기 인버터(201)의 출력신호를 받아들이는 일입력단과 상기 제 2 낸드 게이트(104)의 출력신호를 받아들이는 타입력단을 가지는 제 1 낸드게이트(102)와; 상기 제 1 낸드게이트(102)의 출력신호를 반전시키는 제 2 인버터(103)를 포함한다.In a preferred embodiment of this circuit, the first control signal generating means (100) comprises: a first inverter (101) for inverting the first signal (Zfloat); A second NAND gate 104 having one input terminal for receiving the third signal and a type force terminal for receiving an output signal of the third inverter 201; A first NAND gate 102 having one input terminal for receiving an output signal of the inverter 201 and a type force terminal for receiving an output signal of the second NAND gate 104; And a second inverter 103 for inverting the output signal of the first NAND gate 102.

이 회로의 바람직한 실시예에 있어서, 상기 전압분배수단(300)은 상기 제 1 제어신호 발생수단(100)으로부터 발생되는 제어신호들에 응답하여 저항들의 직렬 접속이 결정되는 제 1 저항열(310)과, 상기 제 2 제어신호 발생수단(200)으로부터 발생되는 제어신호들에 응답하여 저항들이 직렬 연결되어 상기 제 1 저항열(310)과 각각 병렬 연결되는 제 2 저항열(320)을 포함한다.In a preferred embodiment of this circuit, the voltage dividing means 300 comprises a first resistor string 310 in which series connection of resistors is determined in response to control signals generated from the first control signal generating means 100. And a second resistor string 320 in which resistors are connected in series and connected in parallel with the first resistor string 310 in response to control signals generated from the second control signal generating means 200.

이 회로의 바람직한 실시예에 있어서, 상기 제 1 저항열(310)은 소오스에 전원 전압(VDD)이 인가되고 게이트가 상기 제 1 신호(Zfloat)와 연결되는 제 1 PMOS 트랜지스터(311)와, 일단이 상기 제 1 PMOS 트랜지스터(311)의 드레인에 접속되고 타단이 제 1 노드(10)에 접속되는 제 1 저항(R11)과, 소오스에 전원전압(VDD)이 인가되고, 게이트가 제 2 인버터(103)의 출력단에 접속되는 제 2 PMOS 트랜지스터(312)와, 소오스가 제 1 노드(10)에 접속되고 게이트가 상기 제 1신호(Zfloat)와 연결되는 제 3 PMOS 트랜지스터(313)와, 드레인이 제 1 노드(10)에 접속되고 게이트가 제 1 인버터(101)의 출력단에 접속되는 제 1 NMOS 트랜지스터(314)와; 일단이 상기 제 1 NMOS 트랜지스터(314)의 소오스에 접속되고 타단이 제 2 노드(20)에 접속되는 제 2 저항(R12)과; 일단이 상기 제 2 노드에 접속되는 제 3 저항(R13)과; 소오스가 상기 제 3 저항(R13)의 타단에 접속되고 게이트가 상기 제 1 신호(Zfloat)와 연결되고, 드레인이 상기 제 3 노드(30)에 접속되는 제 4 PMOS 트랜지스터(315)와; 드레인이 상기 제 3 저항(R13)의 타단에 접속되고 게이트가 상기 제 1 인버터(101)의 출력단에 접속되고 소오스가 제 3 노드(30)에 접속되는 제 2 NMOS 트랜지스터(316)와; 드레인이 상기 제 3 노드(30)에 접속되고 게이트가 제 1 낸드게이트(104)의 출력단에 접속되고 소오스가 접지된 제 4 NMOS 트랜지스터(317)와; 일단이 제 3 노드(30)에 접속되는 제 4 저항(R14)과; 드레인이 상기 제 4 저항의 타단에 접속되고 게이트가 상기 제 1 인버터의 출력단에 접속되고 소오스가 접지된 제 5 NMOS 트랜지스터(318)를 포함한다.In a preferred embodiment of the circuit, the first resistor string 310 includes a first PMOS transistor 311 in which a power supply voltage V DD is applied to a source and a gate thereof is connected to the first signal Zfloat; A first resistor R11 having one end connected to the drain of the first PMOS transistor 311, the other end connected to the first node 10, a power supply voltage V DD applied to the source, and a gate being second A second PMOS transistor 312 connected to an output terminal of the inverter 103, a third PMOS transistor 313 connected to a source connected to the first node 10, and a gate connected to the first signal Zfloat; A first NMOS transistor 314 having a drain connected to the first node 10 and a gate connected to the output terminal of the first inverter 101; A second resistor R12 having one end connected to a source of the first NMOS transistor 314 and the other end connected to a second node 20; A third resistor R13 having one end connected to the second node; A fourth PMOS transistor (315) having a source connected to the other end of the third resistor (R13), a gate connected to the first signal (Zfloat), and a drain connected to the third node (30); A second NMOS transistor (316) having a drain connected to the other end of the third resistor (R13), a gate connected to an output end of the first inverter (101), and a source connected to a third node (30); A fourth NMOS transistor (317) having a drain connected to the third node (30), a gate connected to an output terminal of the first NAND gate (104), and a source grounded; A fourth resistor R14, one end of which is connected to the third node 30; And a fifth NMOS transistor 318 having a drain connected to the other end of the fourth resistor, a gate connected to the output end of the first inverter, and a source grounded.

이 회로의 바람직한 실시예에 있어서, 상기 제 2 저항열(320)은 일단에 전원전압(VDD)이 인가되고 타단이 제 1 노드(10)에 접속되는 제 1 저항(R1)과; 일단이 제 1 노드(10)에 접속되고 타단이 제 2 노드(20)에 접속되는 제 2 저항(R2)과; 일단이 제 2 노드(20)에 접속되는 제 3 저항(R3)과; 소오스가 상기 제 3 저항(R3)의 타단에 접속되고 게이트가 상기 제 4 인버터(202)의 출력단에 접속되고 드레인이 제 3 노드(30)에 접속되는 제 5 PMOS 트랜지스터(321)와; 드레인이 상기 제 3저항(R3)의 타단에 접속되고 게이트가 상기 제 3 신호와 연결되고 소오스가 제 3 노드(30)에 접속되는 제 3 NMOS 트랜지스터(322)와; 일단이 제 3 노드(30)에 접속되고 타단이 접지된 제 4 저항(R4)을 포함한다.In a preferred embodiment of this circuit, the second resistor string 320 includes: a first resistor R1 having one end of a power supply voltage V DD applied thereto and the other end thereof connected to a first node 10; A second resistor R2 having one end connected to the first node 10 and the other end connected to the second node 20; A third resistor R3, one end of which is connected to the second node 20; A fifth PMOS transistor (321) having a source connected to the other end of the third resistor (R3), a gate connected to an output end of the fourth inverter (202), and a drain connected to a third node (30); A third NMOS transistor (322) having a drain connected to the other end of the third resistor (R3), a gate connected to the third signal, and a source connected to a third node (30); The fourth resistor R4 has one end connected to the third node 30 and the other end grounded.

이와 같은 장치에 의해서 상기 전압 분배 회로의 저항열을 분배전압이 결정되는 초기에는 병렬 연결하고 분배전압이 결정되고 난 후에는 저항들의 병렬 연결을 떼어 내어 분배전압을 출력함으로써 전압 구동력이 높아지면서 전류소모가 줄어든다.By such a device, the resistance train of the voltage divider circuit is connected in parallel at the beginning of the division voltage determination, and after the division voltage is determined, the parallel connection of the resistors is disconnected and the division voltage is output to increase the voltage driving force, thereby increasing the current consumption. Decreases.

이하 본 발명의 바람직한 실시예에 따른 참조도면 도 2에 의거하여 상세히 설명한다.Hereinafter, reference will be made in detail with reference to FIG. 2 according to a preferred embodiment of the present invention.

도 2에는 구동력을 높이기 위한 전압 분배 회로의 상세한 회로가 도시되어 있다.2 shows a detailed circuit of the voltage distribution circuit for increasing the driving force.

상기 전압 분배 회로는 제 1 제어신호 발생회로(100), 제 2 제어신호 발생회로(200), 그리고 전압분배회로(300)를 포함한다. 상기 제 1 제어신호 발생회로(100)는 외부로부터 제공되는 제 1 신호(Zfloat) 와 제 2 신호(compol)를 받아들여 제어신호들을 발생한다. 상기 제 1 제어신호 발생회로(100)는 인버터들(101, 103), 낸드게이트들(102, 104)을 포함한다. 상기 제 2 제어신호 발생회로(200)는 외부로부터 소정 신호(ecomd)를 인가받아 제어신호들을 발생한다. 상기 제 2 제어신호 발생회로(100)는 인버터들(201, 202)을 포함한다.The voltage divider circuit includes a first control signal generator circuit 100, a second control signal generator circuit 200, and a voltage divider circuit 300. The first control signal generation circuit 100 receives the first signal Zfloat and the second signal compol provided from the outside to generate control signals. The first control signal generation circuit 100 includes inverters 101 and 103 and NAND gates 102 and 104. The second control signal generation circuit 200 receives a predetermined signal ecomd from the outside to generate the control signals. The second control signal generation circuit 100 includes inverters 201 and 202.

상기 전압분배회로(300)는 제 1 제어신호 발생회로(100)와 제 2 제어신호 발생회로(200)로부터 인가되는 제어 신호에 응답하여 제 1 저항열(310)과 제 2 저항열(320)에 포함되는 각 저항들의 직렬 여부를 결정하고, 상기 제 1 제어신호 발생회로로부터 인가되는 제어신호에 응답하여 제 1 저항열(310)과 제 2 저항열(320)의 병렬 접속 여부를 결정된다. 그리고 외부로부터 전원전압(VDD)과 접지전압(VSS)을 인가받아 이를 상기 저항들에 분배하여 출력한다. 상기 분배전압회로(300)의 제 1 저항열(310)과 제 2 저항열(320)은 복수개의 스위칭소자들과 저항들을 포함한다.The voltage distribution circuit 300 may include the first resistor string 310 and the second resistor string 320 in response to control signals applied from the first control signal generator 100 and the second control signal generator 200. It is determined whether each of the resistors included in the series in series, and in response to the control signal applied from the first control signal generating circuit determines whether the first resistor string 310 and the second resistor string 320 are connected in parallel. In addition, the power supply voltage V DD and the ground voltage V SS are applied from the outside and distributed to the resistors. The first resistor string 310 and the second resistor string 320 of the distribution voltage circuit 300 include a plurality of switching elements and resistors.

상술한 바와 같은 구성을 갖는 전압 분배 회로의 동작은 다음과 같다.The operation of the voltage distribution circuit having the configuration as described above is as follows.

도 2를 참고하면, 제 1 제어신호 발생회로(100)에 외부로부터 논리 ″0″의 제 1 신호(Zfloat)와 논리 ″1″의 제 2 신호(compol)와 논리 ″0″의 제 3 신호(ecomd)가 인가된다고 하자. 상기 제 1 인버터(101)는 논리 ″0″의 제 1 신호(Zfloat)를 받아들여 논리 "1"의 신호를 출력한다. 상기 제 3 인버터(201)는 상기 논리 "0"의 제 3 신호(ecomd)를 받아들여 논리"1"의 신호를 출력한다. 상기 낸드 게이트(104)는 논리 "1"의 상기 제 2 신호(compol)와 상기 제 3 인버터(201)의 출력신호("1")를 받아들여 낸드 연산하고, 낸드 연산 결과인 "0"을 출력한다. 상기 낸드 게이트(102)는 상기 인버터(201)의 출력신호("1")와 상기 낸드 게이트(104)의 출력 신호("0")를 받아들여 낸드 연산하고, 낸드 연산 결과인 "1"을 출력한다. 상기 인버터(103)는 상기 낸드 게이트(102)의 출력신호("1")를 받아들여 "0"을 출력한다. 상기 제 1 제어신호 발생회로(100)의 인버터들(101, 103)과 낸드 게이트들(102, 104)의 출력신호들은 전압분배회로(300)로 제공된다.Referring to FIG. 2, a first signal Zfloat of logic ″ 0 ″, a second signal compol of logic ″ 1 ″, and a third signal of logic ″ 0 ″ are externally connected to the first control signal generation circuit 100. Suppose (ecomd) is authorized. The first inverter 101 receives a first signal Zfloat of logic ″ 0 ″ and outputs a signal of logic “1”. The third inverter 201 receives the third signal ecomd of logic "0" and outputs a signal of logic "1". The NAND gate 104 accepts the second signal compol of logic " 1 " and the output signal " 1 " of the third inverter 201, and performs a NAND operation. Output The NAND gate 102 receives an output signal "1" of the inverter 201 and an output signal "0" of the NAND gate 104 to perform a NAND operation, and calculates a NAND operation result of "1". Output The inverter 103 receives an output signal "1" of the NAND gate 102 and outputs "0". Output signals of the inverters 101 and 103 and the NAND gates 102 and 104 of the first control signal generation circuit 100 are provided to the voltage distribution circuit 300.

상기 제 1 저항열(310)에 포함된 스위칭 소자들 즉, 트랜지스터들(311, 312,‥, 318)가운데 NMOS 트랜지스터(MN4)를 제외한 모든 트랜지스터들은 상기 제 1 제어신호 발생회로(100)의 인버터들(101, 103)과 낸드 게이트들(102, 104)로부터 출력되는 신호들에 응답하여 턴-온된다. 따라서 전원전압(VDD)과 접지전압(VSS)사이의 저항들(R12, R13, R14)이 직렬 연결된다.Switching elements included in the first resistor string 310, that is, all transistors except for the NMOS transistor MN4 among the transistors 311, 312,..., 318 are inverters of the first control signal generation circuit 100. Are turned on in response to signals output from the signals 101 and 103 and the NAND gates 102 and 104. Therefore, the resistors R12, R13, and R14 between the power supply voltage V DD and the ground voltage V SS are connected in series.

그리고 제 2 제어신호 발생회로(100)에 외부로부터 논리 ″0″의 소정 신호(ecomd)를 인가한다. 따라서, 트랜지스터들(321, 322)은 턴-온 된다. 상기 스위칭소자들(321, 322)이 턴-온 됨에 따라 전원전압(VDD)과 접지전압(VSS)사이의 저항들(R1, R2, R3, R4)이 직렬 연결된다. 그리고, 상기 제 1 저항열(310)내의 저항들(R12, R13, R15)과 제 2 저항열(320)내의 저항들(R2, R3, R4)은 서로 병렬 접속된다.Then, a predetermined signal ecomd of logic ″ 0 ″ is applied to the second control signal generation circuit 100 from the outside. Thus, transistors 321 and 322 are turned on. As the switching elements 321 and 322 are turned on, resistors R1, R2, R3, and R4 between the power supply voltage V DD and the ground voltage V SS are connected in series. The resistors R12, R13 and R15 in the first resistor string 310 and the resistors R2, R3 and R4 in the second resistor string 320 are connected in parallel with each other.

상기 병렬 접속되는 제 1 저항열(310)과 제 2 저항열(320)의 저항들 값에 따라 전원 전압(VDD)과 접지전압(VSS)이 분배되어 제 1 분배전압(V1), 제 2 분배전압(V2), 제 3 분배전압(V3)들이 출력된다.The power supply voltage V DD and the ground voltage V SS are divided according to the values of the resistors of the first and second resistor strings 310 and 320 that are connected in parallel to each other so that the first divided voltage V1 and the first divided voltage are divided. The second divided voltage V2 and the third divided voltage V3 are output.

상기 전원전압(VDD)이 인가되는 단자와 제 1 노드(10)사이에 연결된 저항(R1)의 저항값을 1Ω, 제 1 노드(10)와 제 2 노드(20)사이에 병렬로 연결된 저항들(R12, R2)각각의 저항값을 4Ω, 제 2 노드(20)와 제 3 노드(30)사이에 병렬로 연결된 저항들(R13, R3) 각각의 저항값을 6Ω, 제 3 노드(30)와 접지전압(VSS)사이에 병렬로 연결된 저항들(R14, R4)의 저항값을 8Ω이라고 하자. 상기 분배전압들(V1, V2, V3)이 결정되는 초기에 상기 NMOS 트랜지스터(317)을 제외한 전압분배회로(300)의 모든 트랜지스터들(311, 312, 313, 314, 315, 316, 317, 318)이 턴-온되면 전원 단자(VDD)와 제 1 노드(10) 사이의 저항값은 1Ω, 제 1 노드(10)와 제 2 노드(20) 사이의 병렬 합성 저항값은 2Ω, 제 2 노드(20)와 제 3 노드(30) 사이의 병렬합성 저항값은 3Ω, 그리고 제 3 노드(30)와 접지전압(VSS) 사이의 병렬 합성 저항값은 4Ω이 된다. 상기 합성 저항들의 값에 따라 분배 전압들(V1, V2, V3)의 레벨이 결정된다. 그리고 상기 제 1 저항열(310)과 제 2 저항열(320)이 병렬 연결됨에 따라 전체 합성저항 값이 작아져 흐르는 전류의 양이 많아지고, 상기 전류가 흐를 수 있는 채널도 종래 보다 많아져 전압 구동 능력이 높아지게 된다.A resistance value of the resistor R1 connected between the terminal to which the power supply voltage V DD is applied and the first node 10 is 1 Ω, and a resistor connected in parallel between the first node 10 and the second node 20. R12 and R2 each have a resistance value of 4Ω, and resistances of each of the resistors R13 and R3 connected in parallel between the second node 20 and the third node 30 are 6Ω and the third node 30 Let 8Ω be the resistance value of the resistors R14 and R4 connected in parallel between the ground voltage (V SS ) and the ground voltage (V SS ). All of the transistors 311, 312, 313, 314, 315, 316, 317, 318 of the voltage distribution circuit 300 except for the NMOS transistor 317 at the beginning when the distribution voltages V1, V2, V3 are determined. When is turned on, the resistance value between the power supply terminal V DD and the first node 10 is 1 Ω, and the parallel composite resistance value between the first node 10 and the second node 20 is 2 Ω, second. The parallel composite resistance value between the node 20 and the third node 30 is 3Ω, and the parallel composite resistance value between the third node 30 and the ground voltage V SS is 4Ω. Levels of the distribution voltages V1, V2, and V3 are determined according to the values of the synthesis resistors. In addition, as the first and second resistance strings 310 and 320 are connected in parallel, the total synthesis resistance value decreases, thereby increasing the amount of current flowing. Driving ability is increased.

다음 제 1 제어신호 발생회로(100)에 논리 ″1″의 신호(Zfloat)와 논리 ″0″의 제 2 신호(compol)를 인가한다. 상기 논리 ″1″의 신호(Zfloat)는 인버터(101)의 입력단에 인가되어 제어신호들을 발생하고, 상기 논리 ″0″의 제 2 신호(compol)는 낸드 게이트(102, 104)와 인버터(103)를 통해 제어신호들을 발생한다.Next, a signal Zfloat of logic ″ 1 ″ and a second signal compol of logic ″ 0 ″ are applied to the first control signal generation circuit 100. The signal Zfloat of logic ″ 1 ″ is applied to an input terminal of inverter 101 to generate control signals, and the second signal compol of logic ″ 0 ″ is NAND gates 102 and 104 and inverter 103. To generate the control signals.

상기 제 1 제어신호 발생회로(100)는 상기 제어신호들을 전압 분배회로(300)의 제 1 저항열(310)에 인가한다. 그리고 제 2 제어신호 발생회로(200)에는 이전 값인 논리 "0"의 제 3 신호(ecomd)를 인가한다. 그래서 전압 분배 회로(300)의 제 2 저항열(320)의 저항들(R1, R2, R3, R4)은 처음 제어신호에 응답한 뒤로는 계속 직렬 연결 상태를 유지한다.The first control signal generation circuit 100 applies the control signals to the first resistor string 310 of the voltage distribution circuit 300. In addition, the second control signal generation circuit 200 applies a third signal ecomd of a logic “0”, which is a previous value. Thus, the resistors R1, R2, R3, and R4 of the second resistor string 320 of the voltage distribution circuit 300 remain in series connection after first responding to the control signal.

상기 제어신호들(Zfloat, compol, ecomd)로 인해 전압분배회로(300)의 제 1 저항열(310)에 포함되는 모든 스위칭소자들(311, 312, ‥, 318)가 턴-오프된다. 상기 스위칭소자들(311, 312,‥ , 318)이 턴-오프됨에 따라 상기 제 1 저항열(310)에 포함되는 저항들(R11, R12, R13, R14)의 접속은 끊어지게 된다. 그러므로 제 2 저항열(320)에 포함되는 저항들(R1, R2, R3, R4)만이 직렬 연결된다. 상기 제 2 저항열(320)만으로 상기 분배전압들(V1, V2, V3)의 레벨은 그대로 유지되며, 이는 상기 제 1 저항열(310)과 제 2 저항열(320)의 각 마디마다 서로 동일한 저항 값을 갖는 저항들이 병렬 접속되기 때문이다.Due to the control signals Zfloat, compol, and ecomd, all the switching elements 311, 312, ..., 318 included in the first resistor string 310 of the voltage distribution circuit 300 are turned off. As the switching elements 311, 312,..., 318 are turned off, the connections of the resistors R11, R12, R13, and R14 included in the first resistor string 310 are disconnected. Therefore, only the resistors R1, R2, R3, and R4 included in the second resistor string 320 are connected in series. The levels of the distribution voltages V1, V2, and V3 are maintained only by the second resistor string 320, which is the same for each node of the first resistor string 310 and the second resistor string 320. This is because resistors having resistance values are connected in parallel.

이때 상기 제 2 저항열(320)만이 전원 단자(VDD) 와 접지 단자(VSS)사이에 직렬 접속될 때 제 1 저항(R1)은 2, 제 2 저항(R2)은 4, 제 4 저항(R3)은 6, 제 4 저항(R4)은 8의 값을 가지므로 상기 제 1 저항열과 병렬 접속되었을 때 합성 저항들보다 커지게 된다. 그러므로 저항 값이 커짐에 따라 적은 양의 전류가 흐른다.At this time, when only the second resistor string 320 is connected in series between the power supply terminal V DD and the ground terminal V SS , the first resistor R1 is 2, the second resistor R2 is 4, and the fourth resistor is Since R3 has a value of 6 and the fourth resistor R4 has a value of 8, it becomes larger than the composite resistors when connected in parallel with the first resistor string. Therefore, a small amount of current flows as the resistance value increases.

따라서 상기 전압 분배 회로는 분배 전압이 결정되는 초기에는 저항들을 병렬 연결하여 전체 저항 값을 줄여 전압 구동력을 높이고, 상기 분배 전압 레벨이 결정되고 난 후에는 상기 병렬 연결된 제 1 저항열(310)의 접속을 끊어 상기 분배 전압 레벨은 그대로 유지한다. 그래서 전원전압(VDD)이 인가되는 단자와 접지전압(VSS)이 인가되는 단자 제 2 저항열(320)만 직렬 연결되도록 한다. 상기 제 2 저항열(320)에 포함된 저항들의 값이 상기 제 1 저항열(310)과 병렬 연결되었을 때보다 저항값이 높아져 전류의 소모가 작아진다.Therefore, the voltage divider circuit connects the resistors in parallel at the initial stage when the divided voltage is determined to increase the voltage driving force by reducing the total resistance value, and after the divided voltage level is determined, the connection of the first parallel resistor string 310 connected in parallel. The division voltage level is maintained as it is. Therefore, only the terminal to which the power supply voltage V DD is applied and the terminal second resistor string 320 to which the ground voltage V SS is applied are connected in series. The value of the resistors included in the second row of resistors 320 is higher than the value of the resistors in parallel with the first row of resistors 310, thereby reducing current consumption.

상기한 바와 같이, 상기 전압 분배 회로는 분배 전압이 결정되는 초기에는 저항들을 병렬 연결하여 전체 저항값을 줄여 전압 구동력을 높이고, 상기 분배 전압 레벨이 결정되고 난 후에는 상기 병렬 연결된 저항열들 중 하나의 저항열 접속을 끊어 상기 분배 전압은 그대로 유지되면서 전류 소모의 양을 줄이고, 그에 따라 전력의 소모를 줄일 수 있는 효과가 있다.As described above, the voltage divider circuit connects the resistors in parallel at the initial stage of determining the divided voltage to increase the voltage driving force by reducing the overall resistance value, and after the divided voltage level is determined, one of the parallel connected resistor strings. By disconnecting the resistive heat connection, the distribution voltage is maintained while reducing the amount of current consumption, thereby reducing the power consumption.

Claims (6)

외부로부터 제 1 및 제 2 신호들(Zfloat, compol)을 인가받아 제어신호들을 발생하는 제 1 제어신호 발생수단(100)과;First control signal generating means (100) for generating control signals by receiving first and second signals (Zfloat, compol) from the outside; 외부로부터 제 3 신호(ecomd)를 인가 받아 제어신호들을 발생하는 제 2 제어신호 발생수단(200)과;Second control signal generating means (200) for receiving the third signal (ecomd) from the outside and generating control signals; 상기 제 1 제어신호 발생수단(100)과 제 2 제어신호 발생수단(200)으로부터 출력되는 상기 제어신호들을 응답하여 복수 개의 분압 전압들을 출력하는 전압분배 수단(300)을 포함하되;A voltage distribution means (300) for outputting a plurality of divided voltages in response to the control signals output from the first control signal generating means (100) and the second control signal generating means (200); 상기 전압 분배 수단은 상기 전원전압(VDD)과 접지전압(VSS)사이에 직렬로 연결된 복수 개의 저항들을 포함하는 전압 분배 회로.The voltage distribution means includes a plurality of resistors connected in series between the power supply voltage (V DD ) and the ground voltage (V SS ). 제 1 항에 있어서,The method of claim 1, 상기 제 2 제어신호 발생수단(200)은 상기 제 3 신호(ecomd)를 반전시키는 제 3 인버터(201)와; 상기 제 3 인버터(201)의 출력 신호를 반전시키는 제 4 인버터(202)를 포함하는 전압 분배 회로.The second control signal generating means (200) includes a third inverter (201) for inverting the third signal (ecomd); And a fourth inverter (202) for inverting the output signal of the third inverter (201). 제 2 항에 있어서,The method of claim 2, 상기 제 1 제어신호 발생수단(100)은 상기 제 1 신호(Zfloat)를 반전시키는제 1 인버터(101)와;The first control signal generating means (100) comprises: a first inverter (101) for inverting the first signal (Zfloat); 상기 제 3 신호(ecomd)를 받아들이는 일입력단과 상기 제 3 인버터(201)의 출력 신호를 받아들이는 타입력단을 가지는 제 2 낸드 게이트(104)와; 상기 인버터(201)의 출력신호를 받아들이는 일입력단과 상기 제 2 낸드 게이트(104)의 출력 신호를 받아들이는 타입력단을 가지는 제 1 낸드게이트(102)와; 상기 제 1 낸드게이트(102)의 출력신호를 반전시키는 제 2 인버터(103)를 포함하는 전압분배 회로.A second NAND gate 104 having one input terminal for receiving the third signal and a type force terminal for receiving an output signal of the third inverter 201; A first NAND gate 102 having one input terminal for receiving an output signal of the inverter 201 and a type force terminal for receiving an output signal of the second NAND gate 104; And a second inverter (103) for inverting the output signal of the first NAND gate (102). 제 1 항에 있어서,The method of claim 1, 상기 전압분배수단(300)은 상기 제 1 제어신호 발생수단(100)으로부터 발생되는 제어신호들에 응답하여 저항들의 직렬접속이 결정되는 제 1 저항열(310)과; 상기 제 2 제어신호 발생수단(200)으로부터 발생되는 제어신호들에 응답하여 저항들이 직렬 연결되어 상기 제 1 저항열(310)과 각각 병렬 접속되는 제 2 저항열(320)을 포함하는 전압 분배 회로.The voltage dividing means (300) comprises: a first resistor string (310) in which series connection of resistors is determined in response to control signals generated from the first control signal generating means (100); In response to control signals generated from the second control signal generating means 200, a voltage distribution circuit including a second resistor string 320 connected in series with the resistors in series and respectively connected in parallel with the first resistor string 310. . 제 4 항에 있어서,The method of claim 4, wherein 상기 제 1 저항열(310)은 소오스에 전원전압(VDD)이 인가되고 게이트가 상기 제 1 신호(Zfloat)와 연결되는 제 1 PMOS 트랜지스터(311)와; 일단이 상기 제 1 PMOS 트랜지스터(311)의 드레인에 접속되고 타단이 제 1 노드(10)에 접속되는 제 1저항(R11)과; 소오스에 전원전압(VDD)이 인가되고, 게이트가 제 2 인버터(103)의 출력단에 접속되는 제 2 PMOS 트랜지스터(312)와; 소오스가 제 1 노드(10)에 접속되고 게이트가 제 1 신호(Zfloat)와 연결되는 제 3 PMOS트랜지스터(313)와; 드레인이 제 1 노드(10)에 접속되고 게이트가 제 1 인버터(101)의 출력단에 접속되는 제 1 NMOS 트랜지스터(314)와; 일단이 상기 제 1 NMOS 트랜지스터(314)의 소오스에 접속되고 타단이 제 2 노드(20)에 접속되는 제 2 저항(R12)과; 일단이 상기 제 2 노드에 접속되는 제 3 저항(R13)과; 소오스가 상기 제 3 저항(R13)의 타단에 접속되고 게이트가 상기 제 1 신호(Zfloat)와 연결되고, 드레인이 상기 제 3 노드(30)에 접속되는 제 4 PMOS 트랜지스터(315)와; 드레인이 상기 제 3 저항(R13)의 타단에 접속되고 게이트가 상기 제 1 인버터(101)의 출력단에 접속되고 소오스가 제 3 노드(30)에 접속되는 제 2 NMOS 트랜지스터(316)와; 드레인이 상기 제 3 노드(30)에 접속되고 게이트가 제 1 낸드게이트(104)의 출력단에 접속되고 소오스가 접지된 제 4 NMOS 트랜지스터(317)와; 일단이 제 3 노드(30)에 접속되는 제 4 저항(R14)과; 드레인이 상기 제 4 저항의 타단에 접속되고 게이트가 상기 제 1 인버터의 출력단에 접속되고 소오스가 접지된 제 5 NMOS 트랜지스터(318)를 포함하는 전압 분배 회로.The first resistor string 310 may include a first PMOS transistor 311 having a source voltage V DD applied to a source and a gate thereof connected to the first signal Zfloat; A first resistor R11 having one end connected to the drain of the first PMOS transistor 311 and the other end connected to the first node 10; A second PMOS transistor 312 having a source voltage V DD applied to the source and whose gate is connected to an output terminal of the second inverter 103; A third PMOS transistor 313 having a source connected to the first node 10 and a gate connected to the first signal Zfloat; A first NMOS transistor 314 having a drain connected to the first node 10 and a gate connected to the output terminal of the first inverter 101; A second resistor R12 having one end connected to a source of the first NMOS transistor 314 and the other end connected to a second node 20; A third resistor R13 having one end connected to the second node; A fourth PMOS transistor (315) having a source connected to the other end of the third resistor (R13), a gate connected to the first signal (Zfloat), and a drain connected to the third node (30); A second NMOS transistor (316) having a drain connected to the other end of the third resistor (R13), a gate connected to an output end of the first inverter (101), and a source connected to a third node (30); A fourth NMOS transistor (317) having a drain connected to the third node (30), a gate connected to an output terminal of the first NAND gate (104), and a source grounded; A fourth resistor R14, one end of which is connected to the third node 30; And a fifth NMOS transistor (318) having a drain connected to the other end of the fourth resistor, a gate connected to the output end of the first inverter, and a source grounded. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 2 저항열(320)은 일단에 전원전압(VDD)이 인가되고 타단이 제 1노드(10)에 접속되는 제 1 저항(R1)과; 일단이 제 1 노드(10)에 접속되고 타단이 제 2 노드(20)에 접속되는 제 2 저항(R2)과; 일단이 제 2 노드(20)에 접속되는 제 3 저항(R3)과; 소오스가 상기 제 3 저항(R3)의 타단에 접속되고 게이트가 상기 제 4 인버터(202)의 출력단에 접속되고 드레인이 제 3 노드(30)에 접속되는 제 5 PMOS 트랜지스터(321)와; 드레인이 상기 제 3 저항(R3)의 타단에 접속되고 게이트가 상기 제 3 신호와 연결되고 소오스가 제 3 노드(30)에 접속되는 제 3 NMOS 트랜지스터(322)와; 일단이 제 3 노드(30)에 접속되고 타단이 접지된 제 4 저항(R4)을 포함하는 전압 분배 회로.The second resistor string 320 includes a first resistor R1 having a power supply voltage V DD applied at one end thereof and connected to the first node 10 at the other end thereof; A second resistor R2 having one end connected to the first node 10 and the other end connected to the second node 20; A third resistor R3, one end of which is connected to the second node 20; A fifth PMOS transistor (321) having a source connected to the other end of the third resistor (R3), a gate connected to an output end of the fourth inverter (202), and a drain connected to a third node (30); A third NMOS transistor (322) having a drain connected to the other end of the third resistor (R3), a gate connected to the third signal, and a source connected to a third node (30); And a fourth resistor (R4) having one end connected to the third node (30) and the other end grounded.
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