JPH0359886A - 電気的に消去及び書込み可能な不揮発性メモリ - Google Patents
電気的に消去及び書込み可能な不揮発性メモリInfo
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- JPH0359886A JPH0359886A JP1194786A JP19478689A JPH0359886A JP H0359886 A JPH0359886 A JP H0359886A JP 1194786 A JP1194786 A JP 1194786A JP 19478689 A JP19478689 A JP 19478689A JP H0359886 A JPH0359886 A JP H0359886A
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Landscapes
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は不揮発性メモリに関し、特に電気的に消去及び
書込み可能な不揮発性メモリの記憶方式[従来の技術] 第8図は従来の電気的に消去及び書込み可能な不揮発性
メモリ(以下、単にEEPROM: Electri
cally Eraseble and Progra
mmable Read 0nly Momory
と略す)の−例であり、フル機能型EEPROMである
。バイト単位で消去/W込みができるEEPROMはフ
ル機能型と呼ばれる。フル機能彫型でないものに、−括
消去型くフラッシュ型>EEPROM等がある。通常、
EEPR,0Mは、数千番地のアドレスを持ち、メモリ
容量は。
書込み可能な不揮発性メモリの記憶方式[従来の技術] 第8図は従来の電気的に消去及び書込み可能な不揮発性
メモリ(以下、単にEEPROM: Electri
cally Eraseble and Progra
mmable Read 0nly Momory
と略す)の−例であり、フル機能型EEPROMである
。バイト単位で消去/W込みができるEEPROMはフ
ル機能型と呼ばれる。フル機能彫型でないものに、−括
消去型くフラッシュ型>EEPROM等がある。通常、
EEPR,0Mは、数千番地のアドレスを持ち、メモリ
容量は。
数百〜数十万ヒツトにも及ぶか、本σIIは説明を簡単
にする為に、1アドレス4ビットEEFROMとし、フ
ローティンフケ−F型のEEPROMである。一般にF
lotox型と称され、他にMNOS型のEEFROM
がある。
にする為に、1アドレス4ビットEEFROMとし、フ
ローティンフケ−F型のEEPROMである。一般にF
lotox型と称され、他にMNOS型のEEFROM
がある。
このE E F ROMは、記憶データの読み出し機能
、消去機能、書込み機能という基本動作の他にユーザが
書込みを簡単な動作で行えるように高機能の書込み機能
が付加されている。以下、この従来例の高機能の書込み
機能をへ機能と称す。このA機能は、書込みを行う前に
必ず行わなければならない消去動作及び書込み後に通常
行う確認読み出しが自動的に行われるものである。消去
動作→書込み動作→確認読み出し動作の3動作が行われ
、一般にこの消去は自動消去機能、確認読み出しはベリ
ファイ機能と呼ばれている。
、消去機能、書込み機能という基本動作の他にユーザが
書込みを簡単な動作で行えるように高機能の書込み機能
が付加されている。以下、この従来例の高機能の書込み
機能をへ機能と称す。このA機能は、書込みを行う前に
必ず行わなければならない消去動作及び書込み後に通常
行う確認読み出しが自動的に行われるものである。消去
動作→書込み動作→確認読み出し動作の3動作が行われ
、一般にこの消去は自動消去機能、確認読み出しはベリ
ファイ機能と呼ばれている。
このへ機能を説明することで本従来例のEEPROMの
全動作を説明できるので、以下第8図、第9図(A機能
のタイムチャート)に従って説明する。第8図に示すよ
うに、本例のEEPROMは、データ線電圧設定部8o
o、ゲート線電圧設定部80L メモリセル部802、
センスアンプ部803、出力データラッチ回路804か
ら構成されろ。図から明かなようにビット構成となって
オリ(入力−F −夕D O−D3.出力0O−03)
、4ビツトは同様の動作をするので(もちろん、データ
による違いはあるが)、基本的に、第1〜第3ビツトの
説明は省略、第Oビットに注目して説明する。
全動作を説明できるので、以下第8図、第9図(A機能
のタイムチャート)に従って説明する。第8図に示すよ
うに、本例のEEPROMは、データ線電圧設定部8o
o、ゲート線電圧設定部80L メモリセル部802、
センスアンプ部803、出力データラッチ回路804か
ら構成されろ。図から明かなようにビット構成となって
オリ(入力−F −夕D O−D3.出力0O−03)
、4ビツトは同様の動作をするので(もちろん、データ
による違いはあるが)、基本的に、第1〜第3ビツトの
説明は省略、第Oビットに注目して説明する。
ユーザが、書込みデータD O−D 3を供給して、A
D倍信号高レベルとすると、レベルシフタ820はVP
P電位(通常、20v 〜30v)を出力し、選択用ト
ランジスタ816.819はオン状態となる。
D倍信号高レベルとすると、レベルシフタ820はVP
P電位(通常、20v 〜30v)を出力し、選択用ト
ランジスタ816.819はオン状態となる。
EEPROMは、自動消去動作を開始しE信号が高レベ
ルとなってNチャンネル型トランジスタ808はオン状
態となり、データ線電圧設定部800はGND電位を出
力し、また、Pチャンネル型トランジスタ811はオン
状態となって、ゲート線電圧設定部80」はVPP電位
を出力する。これらの電位は、それぞれフローティング
ゲート型記憶用トランジスタ817に印加され、この印
加電圧により記憶用トランジスタ817のゲート・ソー
ス間に強電界が形成される。この強電界により、シリコ
ン表面と酸化膜とのエネルギー障壁以上に誘起された電
子が、トンネル酸化膜(ゲート酸化膜に電子注入のため
の特に膜厚を薄くした所)を通して、フローティングゲ
ートに注入される。
ルとなってNチャンネル型トランジスタ808はオン状
態となり、データ線電圧設定部800はGND電位を出
力し、また、Pチャンネル型トランジスタ811はオン
状態となって、ゲート線電圧設定部80」はVPP電位
を出力する。これらの電位は、それぞれフローティング
ゲート型記憶用トランジスタ817に印加され、この印
加電圧により記憶用トランジスタ817のゲート・ソー
ス間に強電界が形成される。この強電界により、シリコ
ン表面と酸化膜とのエネルギー障壁以上に誘起された電
子が、トンネル酸化膜(ゲート酸化膜に電子注入のため
の特に膜厚を薄くした所)を通して、フローティングゲ
ートに注入される。
ファウラーノルドハイム電流と称される。以下、単にF
N電流と略す。この電子注入は一般に2mS〜5ms程
度必要とされ、E信号が低レベルになると、フローティ
ングゲートにトラップされて保持状態“消去された状態
”となり消去が完了し、第1〜第3ビツトのメモリが全
て消去されて書込み準備完了となる。E信号が低レベル
になった後、DS信号は一定時間高レベルになってゲー
ト線、データ線のディスチャージが行われる(実質的に
は、ゲート線のみである。) 次に、EEPROMは書込動作を開始し、W信号が高レ
ベルになり、ゲート線電圧設定部801はGND電位を
出力し・、データ線電圧設定部8゜Oは供給されている
書込データD O−D 3のll 1 !1または“0
″に対応してVPP電位またはGND電位を出力する。
N電流と略す。この電子注入は一般に2mS〜5ms程
度必要とされ、E信号が低レベルになると、フローティ
ングゲートにトラップされて保持状態“消去された状態
”となり消去が完了し、第1〜第3ビツトのメモリが全
て消去されて書込み準備完了となる。E信号が低レベル
になった後、DS信号は一定時間高レベルになってゲー
ト線、データ線のディスチャージが行われる(実質的に
は、ゲート線のみである。) 次に、EEPROMは書込動作を開始し、W信号が高レ
ベルになり、ゲート線電圧設定部801はGND電位を
出力し・、データ線電圧設定部8゜Oは供給されている
書込データD O−D 3のll 1 !1または“0
″に対応してVPP電位またはGND電位を出力する。
これらの電位は、それぞれ記憶用トランジスタ817に
印加される。
印加される。
仮に、DO=“l”であったとすれば、記憶用トランジ
スタ817のゲート・ソース間に強電界が形成され(但
し、消去時とは方向が逆である)、フローティングゲー
トに消去時にトラップされた電子の内で、フローティン
グゲートと酸化膜とのエネルギー障壁以上に誘起された
電子が、トンネル酸化膜を通してGND電極へ排除され
る(FN電流)。これは、逆にフローティングゲートへ
の正孔注入とも考えることができる。この正孔注入も一
般に2ms〜5ms程度必要とされ、W信号が低レベル
になると、フローティングゲートにトラップされ保持状
態“書込まれた状態″となる。
スタ817のゲート・ソース間に強電界が形成され(但
し、消去時とは方向が逆である)、フローティングゲー
トに消去時にトラップされた電子の内で、フローティン
グゲートと酸化膜とのエネルギー障壁以上に誘起された
電子が、トンネル酸化膜を通してGND電極へ排除され
る(FN電流)。これは、逆にフローティングゲートへ
の正孔注入とも考えることができる。この正孔注入も一
般に2ms〜5ms程度必要とされ、W信号が低レベル
になると、フローティングゲートにトラップされ保持状
態“書込まれた状態″となる。
また仮に、DO=“′O”であったとすれば、記憶用ト
ランジスタ817のゲート・ソース間は無電界となり消
去時にトラップされた電子は可の影響も受けない。こう
して書込みが完了し、第0〜第3ビ・ントのメモリζこ
DO〜D3のデータがS己憶されたことになる。W信号
が低レベルとなった後、DS信号は一定時間高レベルと
なってゲート線、データ線のディスチャージが行われる
(実質的には、DO=“1パてあったビットのデータ線
のみである最後に、EEPROMはベリファイ動作を開
始し、R信号が高レベルとなってゲート線電圧設定部8
01は[抵抗R1+Pch)ランジスタ813のオン抵
抗]と[抵抗R2+Nch)ランジスタ814のオン抵
抗]との比によって決まる特性電圧Vs(通常、Ov〜
5v)を出力する。
ランジスタ817のゲート・ソース間は無電界となり消
去時にトラップされた電子は可の影響も受けない。こう
して書込みが完了し、第0〜第3ビ・ントのメモリζこ
DO〜D3のデータがS己憶されたことになる。W信号
が低レベルとなった後、DS信号は一定時間高レベルと
なってゲート線、データ線のディスチャージが行われる
(実質的には、DO=“1パてあったビットのデータ線
のみである最後に、EEPROMはベリファイ動作を開
始し、R信号が高レベルとなってゲート線電圧設定部8
01は[抵抗R1+Pch)ランジスタ813のオン抵
抗]と[抵抗R2+Nch)ランジスタ814のオン抵
抗]との比によって決まる特性電圧Vs(通常、Ov〜
5v)を出力する。
仮に、記憶用トランジスタ817が“書込まれた状態”
(正孔が注入された状態)であると、記憶用トランジ
スタ817のしきい値電圧(以下、VT)はトラップさ
れている正孔の影響により低くなっている(通常、−2
v〜−4v程度である)。
(正孔が注入された状態)であると、記憶用トランジ
スタ817のしきい値電圧(以下、VT)はトラップさ
れている正孔の影響により低くなっている(通常、−2
v〜−4v程度である)。
従って、記憶用トランジスタ817はオン状態となり、
データ線はGND電極と接続される。
データ線はGND電極と接続される。
逆に、記憶用トランジスタ817が“消去された状態″
(電子が注入された状態)であると、記憶用トランジス
タ817のVTは、トラップされている電子の影響によ
り高くなっている(通常、+5v〜+7v程度である)
。
(電子が注入された状態)であると、記憶用トランジス
タ817のVTは、トラップされている電子の影響によ
り高くなっている(通常、+5v〜+7v程度である)
。
従って、記憶用トランジスタ817はオフ状態となり、
データ線はGND電極と接続されない。
データ線はGND電極と接続されない。
上記したデータ線の接地状態あるいは非接地状態はセン
スアンプ部803がデータ線に印加するVDD電圧によ
り、抵抗R3に電流が流れるあるいは流れないという2
状態に対応し、この状態の違いが電圧降下の有無として
検出され、センスアンプ部803にそれぞれ出力“O”
1”として出力される。通常、読み出し時間は数十ns
〜数μs程度である。この出力データはR信号低レベル
のタイミングで出力データラッチ回路804にラッチさ
れ、読み出しデータ00〜03(センスアンプ部803
の出力とは反転)となる。こうしてベリファイ動作は完
了するが、ユーザはこの読み出しデータ00〜03の出
力を確認して書込みの正常終了を知ることができる。
スアンプ部803がデータ線に印加するVDD電圧によ
り、抵抗R3に電流が流れるあるいは流れないという2
状態に対応し、この状態の違いが電圧降下の有無として
検出され、センスアンプ部803にそれぞれ出力“O”
1”として出力される。通常、読み出し時間は数十ns
〜数μs程度である。この出力データはR信号低レベル
のタイミングで出力データラッチ回路804にラッチさ
れ、読み出しデータ00〜03(センスアンプ部803
の出力とは反転)となる。こうしてベリファイ動作は完
了するが、ユーザはこの読み出しデータ00〜03の出
力を確認して書込みの正常終了を知ることができる。
第10図は上記した記憶用トランジスタ817のVTの
書込み動作、消去動作によるシフトを表した図であり、
゛′書込まれた状態” (VT=約−3v)から5m
sの消去動作を経て“消去された状態″(VT=約+5
v)への遷移と、“消去された状態” (VT=約+
5v)から書込み動作を経て“書き込まれた状態”’
(VT=約−3v)への遷移とを示している。このV
Tを遷移させるという動作が電気的に記憶を書換えるこ
とであり、VTの遷移状態がそのまま保持されるという
ことが不揮発的に2値のデータ“1”O”を記憶できる
ということである。
書込み動作、消去動作によるシフトを表した図であり、
゛′書込まれた状態” (VT=約−3v)から5m
sの消去動作を経て“消去された状態″(VT=約+5
v)への遷移と、“消去された状態” (VT=約+
5v)から書込み動作を経て“書き込まれた状態”’
(VT=約−3v)への遷移とを示している。このV
Tを遷移させるという動作が電気的に記憶を書換えるこ
とであり、VTの遷移状態がそのまま保持されるという
ことが不揮発的に2値のデータ“1”O”を記憶できる
ということである。
以上、説明したようにへ機能の動作は終了するが、次に
具体的なデータを使ってへ機能動作を説明する。記憶す
るデータが10進数“5”である場合、“D3D2DI
DO”を“0101”としく2進数表現)、始めにEE
PROMの自動消去機能により、メモリセル部802の
記憶用トランジスタ(817を代表とする4トランジス
タ)は全て“消去された状態゛となる。もしも、この状
態で読み出し動作を行ったとすると出力OO〜03に全
て“0゛が出力されろ。次に、EEPROMの書込み動
作により第Oピットと第2ビツトの記憶用トランジスタ
は“書き込まれた状態”に変化し、第1ビツトと第3ビ
ツトの記憶用トランジスタは゛′消去された状態″′が
保持される。こうして書込み動作が完了し、次の確認読
み出しにより出力゛3020100”に、期待値“’0
101”が出力される。
具体的なデータを使ってへ機能動作を説明する。記憶す
るデータが10進数“5”である場合、“D3D2DI
DO”を“0101”としく2進数表現)、始めにEE
PROMの自動消去機能により、メモリセル部802の
記憶用トランジスタ(817を代表とする4トランジス
タ)は全て“消去された状態゛となる。もしも、この状
態で読み出し動作を行ったとすると出力OO〜03に全
て“0゛が出力されろ。次に、EEPROMの書込み動
作により第Oピットと第2ビツトの記憶用トランジスタ
は“書き込まれた状態”に変化し、第1ビツトと第3ビ
ツトの記憶用トランジスタは゛′消去された状態″′が
保持される。こうして書込み動作が完了し、次の確認読
み出しにより出力゛3020100”に、期待値“’0
101”が出力される。
第11図は、この具体例の書込みデータ“’0101”
(10進“5”)が記憶された時の各ビットのVTを
示している。
(10進“5”)が記憶された時の各ビットのVTを
示している。
[発明が解決しようとする課題]
上述した従来のEEFROMは電気的に書込みが可能で
ありかつ不揮発性であるという利点を持つ反面、−船釣
な不揮発性メモリのROM(書換えはできないが)と比
較すると、メモリセル部が非常に大きい。これは、1ビ
ツトの記憶に選択用トランジスタと記憶用トランジスタ
を必要とするためと、不揮発性の機能を実現するため記
憶用トランジスタ自身が大きくなる(上記した従来例で
は、フローティングゲート、トンネル酸化膜を構成しな
けれは′ならない)ためてあり、ビット当りの単価(ビ
ット・コスト)が高いという欠点となり、大容量のEE
PROMが構成できない欠点となっていた。
ありかつ不揮発性であるという利点を持つ反面、−船釣
な不揮発性メモリのROM(書換えはできないが)と比
較すると、メモリセル部が非常に大きい。これは、1ビ
ツトの記憶に選択用トランジスタと記憶用トランジスタ
を必要とするためと、不揮発性の機能を実現するため記
憶用トランジスタ自身が大きくなる(上記した従来例で
は、フローティングゲート、トンネル酸化膜を構成しな
けれは′ならない)ためてあり、ビット当りの単価(ビ
ット・コスト)が高いという欠点となり、大容量のEE
PROMが構成できない欠点となっていた。
[発明の従来技術に対する相違点]
上述した従来のEEPROMに対して、本発明のEEF
ROMはメモリセルの構成を変更することなく、高密度
な記憶ができるという相違点を有する。例えば、従来の
EEFROMが記憶用トランジスタのVTを2レベル“
書込まれた状態” ″1消去された状態”として記憶
するのに対し、本発明は、3レベルすなわち“書き込ま
れた状態″“書き込まれた状態と消去された状態の中間
状態パ“消去された状態″ あるいはさらに多値により
記憶ができるものである。
ROMはメモリセルの構成を変更することなく、高密度
な記憶ができるという相違点を有する。例えば、従来の
EEFROMが記憶用トランジスタのVTを2レベル“
書込まれた状態” ″1消去された状態”として記憶
するのに対し、本発明は、3レベルすなわち“書き込ま
れた状態″“書き込まれた状態と消去された状態の中間
状態パ“消去された状態″ あるいはさらに多値により
記憶ができるものである。
[課題を解決するための手段]
本発明は、データを記憶するデータ記憶手段と、このデ
ータ記憶手段にデータを書込みまたは消去するための電
圧を発生する第1の電圧発生手段と、データ記憶手段の
記憶データを読み出すための電圧を発生する第2の電圧
発生手段と、第1の電圧発生手段により発生した電圧を
前記データ記憶手段に印加する第1の印加手段と、第2
の電圧発生手段により発生した電圧を前記データ記憶手
段に印加する第2の印加手段と、前記データ記憶手段か
ら読み出されたデータをラッチするデータラッチ手段と
、を有する電気的に消去及び書込み可能な不揮発性メモ
リにおいて、前記データ記憶手段に前記第1の印加手段
によって印加する電圧の印加強度を、記憶させるデータ
に応じて制御する制御手段を有するとともに、前記第2
の電圧発生手段が複数個の電圧を発生し、該複数個の発
生電圧に対応して、前記データラッチ手段を複数個有し
ている。
ータ記憶手段にデータを書込みまたは消去するための電
圧を発生する第1の電圧発生手段と、データ記憶手段の
記憶データを読み出すための電圧を発生する第2の電圧
発生手段と、第1の電圧発生手段により発生した電圧を
前記データ記憶手段に印加する第1の印加手段と、第2
の電圧発生手段により発生した電圧を前記データ記憶手
段に印加する第2の印加手段と、前記データ記憶手段か
ら読み出されたデータをラッチするデータラッチ手段と
、を有する電気的に消去及び書込み可能な不揮発性メモ
リにおいて、前記データ記憶手段に前記第1の印加手段
によって印加する電圧の印加強度を、記憶させるデータ
に応じて制御する制御手段を有するとともに、前記第2
の電圧発生手段が複数個の電圧を発生し、該複数個の発
生電圧に対応して、前記データラッチ手段を複数個有し
ている。
[実施例]
次に、本発明について図面を参照して説明する。
第1図は、本発明のEEFROMの実施例である、1ア
ドレス、4ビツトのEEFROMで、従来η11と同様
フローティングゲート型のEEPROMである。また、
本実施例は記憶のために3記憶レベルを用い、つまり3
進数により記憶する高密度記憶型EEPROMである。
ドレス、4ビツトのEEFROMで、従来η11と同様
フローティングゲート型のEEPROMである。また、
本実施例は記憶のために3記憶レベルを用い、つまり3
進数により記憶する高密度記憶型EEPROMである。
アドレス、ビット数は説明を簡単にするために最小限と
したが、複数アドレスで考えることも当然可能である。
したが、複数アドレスで考えることも当然可能である。
また、記憶レベルはさらに多値(高進数)でも考えるこ
とができる。
とができる。
本実施例のEEFROMは、データ線電圧設定部100
、ゲート線電圧設定部101、メモリセル部102、セ
ンスアンプ部103、出力データラッチ回路104から
構成される。本実施例のEEPROMも読み出し、消去
機能、書込S!能という単独動作の他に高機能の書込機
能を持っている(以下、この機能を8機能と称す)。こ
の8機能も自動消去動作→書込み動作→ベリファイ動作
の3動作が自動的に行われるもので、このBi能の動作
を説明することで、本実施611のEEPROMの全動
作を説明できるので、以下、第1図、第2図(8機能の
タイムチャート)に従って説明する。
、ゲート線電圧設定部101、メモリセル部102、セ
ンスアンプ部103、出力データラッチ回路104から
構成される。本実施例のEEPROMも読み出し、消去
機能、書込S!能という単独動作の他に高機能の書込機
能を持っている(以下、この機能を8機能と称す)。こ
の8機能も自動消去動作→書込み動作→ベリファイ動作
の3動作が自動的に行われるもので、このBi能の動作
を説明することで、本実施611のEEPROMの全動
作を説明できるので、以下、第1図、第2図(8機能の
タイムチャート)に従って説明する。
但し、説明は従来例と同様の理由から、基本的に第Oビ
ットに注目して説明し、第1〜第3ビツトの説明は省略
する。
ットに注目して説明し、第1〜第3ビツトの説明は省略
する。
ユーザが、書込みデータDO〜D3(]〜]はDO〜D
3の反転信号)、各ビットの書込みスイッチ信号DO5
−D3Sを供給して(本実施例において書込みデータは
、D O−D 3及びDO5−D3Sのデータ組み合せ
により表現される)、AD倍信号高レベルとするとレベ
ルシフタ120はVPP電位を出力し、選択用トランジ
スタ116.119はオン状態となる。EEPROMは
、自動消去動作を開始し、E信号が高レベルとなってN
チャンネル型トランジスタ108はオン状態となり、デ
ータ線ス電圧設定部100はGND電位を出力し、また
、Pチャンネル型トランジスタ111はオン状態となっ
て、ゲート線電圧設定部101はvPP電位を出力する
。
3の反転信号)、各ビットの書込みスイッチ信号DO5
−D3Sを供給して(本実施例において書込みデータは
、D O−D 3及びDO5−D3Sのデータ組み合せ
により表現される)、AD倍信号高レベルとするとレベ
ルシフタ120はVPP電位を出力し、選択用トランジ
スタ116.119はオン状態となる。EEPROMは
、自動消去動作を開始し、E信号が高レベルとなってN
チャンネル型トランジスタ108はオン状態となり、デ
ータ線ス電圧設定部100はGND電位を出力し、また
、Pチャンネル型トランジスタ111はオン状態となっ
て、ゲート線電圧設定部101はvPP電位を出力する
。
従来例と同様にこれらの電位は、それぞれフローティン
グゲート型記憶用トランジスタ117に印加され、この
印加電圧により記憶用トランジスタ117のゲート・ソ
ース間に強電界が形成され、FN電流によりフローティ
ングゲートに電子が注入される。この電子注入は5ms
程度行われ、E信号が低レベルになると、フローティン
グゲートにトラップされて保持状態“消去された状態パ
となり消去が完了し、第O〜第3ビットのメモリが全て
消去されて書込み準備完了となる。E信号が低レベルに
なった後、DS信号は一定時間高レベルになってゲート
線、データ線のディスチャージが行われる(実質的には
、ゲート線のみである)。
グゲート型記憶用トランジスタ117に印加され、この
印加電圧により記憶用トランジスタ117のゲート・ソ
ース間に強電界が形成され、FN電流によりフローティ
ングゲートに電子が注入される。この電子注入は5ms
程度行われ、E信号が低レベルになると、フローティン
グゲートにトラップされて保持状態“消去された状態パ
となり消去が完了し、第O〜第3ビットのメモリが全て
消去されて書込み準備完了となる。E信号が低レベルに
なった後、DS信号は一定時間高レベルになってゲート
線、データ線のディスチャージが行われる(実質的には
、ゲート線のみである)。
次に、EEPROMは書込み動作を開始し、W信号が高
レベルになり、ゲート線電圧設定部101はGND電位
を出力し、データ線電圧設定部100は、書込みスイッ
チ信号DO5が書込み動作の開始時には常に“0゛であ
るので、書込みデータDoの“1′または“0゛の(こ
の“0゛′または′“1°°)に対応してVPP電位ま
たはGND電位を出力する。これらの電位は、それぞれ
記憶用トランジスタ117に印加される。
レベルになり、ゲート線電圧設定部101はGND電位
を出力し、データ線電圧設定部100は、書込みスイッ
チ信号DO5が書込み動作の開始時には常に“0゛であ
るので、書込みデータDoの“1′または“0゛の(こ
の“0゛′または′“1°°)に対応してVPP電位ま
たはGND電位を出力する。これらの電位は、それぞれ
記憶用トランジスタ117に印加される。
仮に、]=゛□ Itであったと想定すると、記憶用ト
ランジスタ117のゲート・ソース間に強電界が形成さ
れ(但し、消去時とは方向が逆である)、フローティン
グゲートに正孔が注入される(FN電流)。この正孔注
入が50μs程度行われたところで書込みスイッチ信号
DO5の変化タイミングとなる。ここで、DO5は変化
せずOjtのままであるか、変化して“l”となるか2
通りの場合がある。DO5が変化せずそのまま0′′で
ある場合は、データ線電圧設定部100はVPP電位を
出力し続けるので、正孔注入は継続され、5ms後にW
信号が低レベルとなると、正孔注入による正孔はフロー
ティングゲートにトラップされ保持状態“書き込まれた
状態”となる。
ランジスタ117のゲート・ソース間に強電界が形成さ
れ(但し、消去時とは方向が逆である)、フローティン
グゲートに正孔が注入される(FN電流)。この正孔注
入が50μs程度行われたところで書込みスイッチ信号
DO5の変化タイミングとなる。ここで、DO5は変化
せずOjtのままであるか、変化して“l”となるか2
通りの場合がある。DO5が変化せずそのまま0′′で
ある場合は、データ線電圧設定部100はVPP電位を
出力し続けるので、正孔注入は継続され、5ms後にW
信号が低レベルとなると、正孔注入による正孔はフロー
ティングゲートにトラップされ保持状態“書き込まれた
状態”となる。
DO5が変化して“1”となる場合には、データ線電圧
設定部100の出力はGND電位へ変化するので、この
時点て、正孔注入は終了となり、50μs時間だけ行わ
れた正孔注入による正孔が、フローティングゲートにト
ラップされ保持状態となろ(この状態は、消去された状
態と書込まれた状態の中間の状態であり、 “中間の状
態″と呼ぶ)想定をかえて、n= ” 1 ”であった
とすれば、記憶用トランジスタ117のゲート・ソース
間は無電界となり消去時にトラップされた電子は何の影
響も受けない。DO5は全く影響せず、消去時にトラッ
プされた電子はそのまま保持され“消去された状態”が
保たれる。
設定部100の出力はGND電位へ変化するので、この
時点て、正孔注入は終了となり、50μs時間だけ行わ
れた正孔注入による正孔が、フローティングゲートにト
ラップされ保持状態となろ(この状態は、消去された状
態と書込まれた状態の中間の状態であり、 “中間の状
態″と呼ぶ)想定をかえて、n= ” 1 ”であった
とすれば、記憶用トランジスタ117のゲート・ソース
間は無電界となり消去時にトラップされた電子は何の影
響も受けない。DO5は全く影響せず、消去時にトラッ
プされた電子はそのまま保持され“消去された状態”が
保たれる。
従って、DO,DO5の組み合せにより、3つの記憶状
態を作り出すことが可能である。つまり、′消去された
状態゛とするには、]=“′1”とし、“中間の状態”
とするには、□=“O” DO5=“O”→“1゛とし
、“書き込まれた状態”とするには、]=“0” DO
5=“O”→“O”とするのである。
態を作り出すことが可能である。つまり、′消去された
状態゛とするには、]=“′1”とし、“中間の状態”
とするには、□=“O” DO5=“O”→“1゛とし
、“書き込まれた状態”とするには、]=“0” DO
5=“O”→“O”とするのである。
こうして書込みが完了し、第O〜第3ビットのメモリに
Do−D3及びDO5−D3Sて表現されるデータが3
値、つまり3進数により記憶できることになる。
Do−D3及びDO5−D3Sて表現されるデータが3
値、つまり3進数により記憶できることになる。
この書込み動作による記憶用トランジスタ117のVT
シフトを第3図に示す。上記]=“1″の場合は、書込
み動作によるVTのシフトはないので“′消去された状
態” (VT=約+5v)のそのままである。n=
” O”の場合は、図のシフト曲線に沿ってVTが変化
し、DO5=“O”から“1−に変化した場合には、正
孔注入が途中(図中0.05m5の時点)でストップす
るためその時点での状態、“中間の状態” (VT=約
+2v)となる。
シフトを第3図に示す。上記]=“1″の場合は、書込
み動作によるVTのシフトはないので“′消去された状
態” (VT=約+5v)のそのままである。n=
” O”の場合は、図のシフト曲線に沿ってVTが変化
し、DO5=“O”から“1−に変化した場合には、正
孔注入が途中(図中0.05m5の時点)でストップす
るためその時点での状態、“中間の状態” (VT=約
+2v)となる。
DO5が“0”のまま変化しなければVTはさらにシフ
ト曲線に沿って変化し、5ms後には6書き込まれた状
態” (VT=約−3v)となる。
ト曲線に沿って変化し、5ms後には6書き込まれた状
態” (VT=約−3v)となる。
W信号が低レベルとなった後、DS信号は一定時間高レ
ベルとなってゲート線、データ線のディスチャージが行
われる(実質的には、]=“□ +?でDO5=“O”
のまま変化しなかったビットのデ−夕線のみである。
“書き込まれた状態゛を記憶したビットのみディスチャ
ージされるとも言える最後に、EEPROMはへリファ
イ動作を開始するが、これは、2回の読み出し動作によ
るものいて、まずRH倍信号高レベルとなってグー1電
圧設定部101は[抵抗R1+Pch)ランジスタ11
3のオン抵抗]と[抵抗R2+Nch)ランジスタ11
4のオン抵抗ゴとの比によって決まる特性電圧VSH(
約+〇、5v)を出力する。
ベルとなってゲート線、データ線のディスチャージが行
われる(実質的には、]=“□ +?でDO5=“O”
のまま変化しなかったビットのデ−夕線のみである。
“書き込まれた状態゛を記憶したビットのみディスチャ
ージされるとも言える最後に、EEPROMはへリファ
イ動作を開始するが、これは、2回の読み出し動作によ
るものいて、まずRH倍信号高レベルとなってグー1電
圧設定部101は[抵抗R1+Pch)ランジスタ11
3のオン抵抗]と[抵抗R2+Nch)ランジスタ11
4のオン抵抗ゴとの比によって決まる特性電圧VSH(
約+〇、5v)を出力する。
仮に、記憶用トランジスタ117が“書込まれた状態“
(正孔が注入された状態)であると、記憶用トランジ
スタ117のVTはトラップされている正孔により低く
なっている(゛書込まれた状態2′=約−3vである)
。従って、記憶用トランジスタ117はジオン状態とな
り、データ線はGND電極と接続される。
(正孔が注入された状態)であると、記憶用トランジ
スタ117のVTはトラップされている正孔により低く
なっている(゛書込まれた状態2′=約−3vである)
。従って、記憶用トランジスタ117はジオン状態とな
り、データ線はGND電極と接続される。
逆に、記憶用トランジスタ117が“中間の状態″また
は゛消去された状態゛(いずれも注入された電子が保持
されている状態、保持されている電子の量に差がある)
であると、記憶用トランジスタ117のVTは、トラッ
プされている電子により高くなっている。“′中間の状
態゛のVT=約+2V、“消去された状態パのVT=約
+5Vである。
は゛消去された状態゛(いずれも注入された電子が保持
されている状態、保持されている電子の量に差がある)
であると、記憶用トランジスタ117のVTは、トラッ
プされている電子により高くなっている。“′中間の状
態゛のVT=約+2V、“消去された状態パのVT=約
+5Vである。
従って、記憶用トランジスタ】17はオフ状態となり、
データ線はGND電極と接続されない。
データ線はGND電極と接続されない。
上記したデータ線の接地状態あるいは非接地状態は線ア
ンプ部103がデータ線に印加するVDD電圧により、
抵抗R3に電流が流れるあるいは流れないという2状態
に対応し、この状態の違いが電圧降下の有無として検出
され、センスアンプ部103にそれぞれ出力“□ tt
((1”として出力される。読出し時間は従来例
と同等である。
ンプ部103がデータ線に印加するVDD電圧により、
抵抗R3に電流が流れるあるいは流れないという2状態
に対応し、この状態の違いが電圧降下の有無として検出
され、センスアンプ部103にそれぞれ出力“□ tt
((1”として出力される。読出し時間は従来例
と同等である。
この出力データはRH信号低レベルのタイミングで出力
ラッチ回路104にラッチされ、読み出しデータOOH
〜03H(センスアンプ部103の出力の反転)となる
。
ラッチ回路104にラッチされ、読み出しデータOOH
〜03H(センスアンプ部103の出力の反転)となる
。
次に、RL倍信号高レベルとなってゲート線電圧設定部
101は[抵抗R4+Pch)ランジスタ125のオン
抵抗]と[抵抗R5+Nch)ランジスタ126のオン
抵抗]との比によって決まる特性電圧VSL(約+3.
3v)を出力する。
101は[抵抗R4+Pch)ランジスタ125のオン
抵抗]と[抵抗R5+Nch)ランジスタ126のオン
抵抗]との比によって決まる特性電圧VSL(約+3.
3v)を出力する。
仮に、記憶用トランジスタ117が“′中間の状態“ま
たは“書込まれた状態パ(いずれも正孔か注入された状
態、注入量に差がある)であると、記憶用トランジスタ
117のVTはトラップされている正孔により低くなっ
ている。“中間の状態”のVT=約+2■、“書込まれ
た状態″のVT=約−3vである。従って、記憶用トラ
ンジスタ117はオン状態となり、データ線はGND電
極と接続される。
たは“書込まれた状態パ(いずれも正孔か注入された状
態、注入量に差がある)であると、記憶用トランジスタ
117のVTはトラップされている正孔により低くなっ
ている。“中間の状態”のVT=約+2■、“書込まれ
た状態″のVT=約−3vである。従って、記憶用トラ
ンジスタ117はオン状態となり、データ線はGND電
極と接続される。
逆に、記憶用トランジスタ117が“消去された状態″
(注入された電子が保持されている状態0であると、記
憶用トランジスタ117のVTは、トラップされている
電子により高くなっている。
(注入された電子が保持されている状態0であると、記
憶用トランジスタ117のVTは、トラップされている
電子により高くなっている。
約+5Vである。
従って、記憶用トランジスタ117はオフ状態となり、
データ線はGND電極と接続されない。
データ線はGND電極と接続されない。
上記したデータ線の接地状態あるいは非接地状態はセン
スアンプ部103がデータ線に印加する■0Dにより、
抵抗R3に電流が流れるあるいは流れないという2状態
に対応し、この状態の違いが電圧降下の有無として検出
され、センスアンプ部103にそれぞれ出力゛0°゛I
IFとして出力される。
スアンプ部103がデータ線に印加する■0Dにより、
抵抗R3に電流が流れるあるいは流れないという2状態
に対応し、この状態の違いが電圧降下の有無として検出
され、センスアンプ部103にそれぞれ出力゛0°゛I
IFとして出力される。
この出力データはRL信号低レベルのタイミングで出力
ラッチ回路104にラッチされ、読み出しデータOOL
〜03L(センスアンプ部103の出力の反転)となる
。
ラッチ回路104にラッチされ、読み出しデータOOL
〜03L(センスアンプ部103の出力の反転)となる
。
こうしてベリファイ動作は終了するが、ユーザはこれら
の読み出しデータ00)1〜03H,OOL〜03Lか
ら3進数で記憶されたデータを算出てきる。
の読み出しデータ00)1〜03H,OOL〜03Lか
ら3進数で記憶されたデータを算出てきる。
つまり、読み出しデータ0OH−03Hが“1′′であ
るものは、記憶レベル“書き込まれた状態゛の読み出し
てあり、3進数の“2パとなる。読み出しデータ0OL
−031が“O”であるものは、記憶レベル“消去され
た状態″の読み出してあり、3進数の“O”となる。読
み出しデータOOH〜03Hと読み出しデータ0OL−
031の値が、それぞれ“O”1”と異なるものが、記
憶レベル“中間の状態゛の読み出してあり、3進数の“
I I+となる。
るものは、記憶レベル“書き込まれた状態゛の読み出し
てあり、3進数の“2パとなる。読み出しデータ0OL
−031が“O”であるものは、記憶レベル“消去され
た状態″の読み出してあり、3進数の“O”となる。読
み出しデータOOH〜03Hと読み出しデータ0OL−
031の値が、それぞれ“O”1”と異なるものが、記
憶レベル“中間の状態゛の読み出してあり、3進数の“
I I+となる。
ユーザはこの算出される記憶データを確認して書込みの
正常終了を知ることができる。
正常終了を知ることができる。
以上説明したようにBl能の動作は終了するが、次に具
体的なデータを使ってB機能動作を説明する。
体的なデータを使ってB機能動作を説明する。
記憶するデータは10進数゛5”である場合、D 3D
2D ID O”を“0011”としく7優I訂]百
丁百〇7は“1100”)、” D 3SD 2SD
ISD O5”を“oooo”→“0010”として動
作を開始する。10進数“6”は3進数“0012”で
ある。”D3D2DIDO”では3進データ“ooi2
”(7)3進数“0”は“O” 3進vj、1 ”
”2”は“1”として設定する。 “D 3SD 2S
D ISD O5″は、変化するビットを3進データの
“1″のビットのみとして設定する。
2D ID O”を“0011”としく7優I訂]百
丁百〇7は“1100”)、” D 3SD 2SD
ISD O5”を“oooo”→“0010”として動
作を開始する。10進数“6”は3進数“0012”で
ある。”D3D2DIDO”では3進データ“ooi2
”(7)3進数“0”は“O” 3進vj、1 ”
”2”は“1”として設定する。 “D 3SD 2S
D ISD O5″は、変化するビットを3進データの
“1″のビットのみとして設定する。
始めにEEPROMの自動消去機能により、メモリセル
部102の記憶用トランジスタ(117を代表とする4
トランジスタ)は全て消去された状態となる。次に、E
EPROMの書込み動作を行うか書込み動作の開始時は
、“D 3SD 2SD l5DOS”は“0O00”
であり、”D3D2DIDO”=“1100”に従い、
第Oビットと第1ビツトの記憶用トランジスタのVTは
シフトし始める。第2ビツトと第3ビツトはVTシフト
しない。この時点から50μs後に“D 3SD 2S
D ISD O5”は0010′°に変化し、第1ビツ
トは、VTシフトが停止し、第Oビットは継続される。
部102の記憶用トランジスタ(117を代表とする4
トランジスタ)は全て消去された状態となる。次に、E
EPROMの書込み動作を行うか書込み動作の開始時は
、“D 3SD 2SD l5DOS”は“0O00”
であり、”D3D2DIDO”=“1100”に従い、
第Oビットと第1ビツトの記憶用トランジスタのVTは
シフトし始める。第2ビツトと第3ビツトはVTシフト
しない。この時点から50μs後に“D 3SD 2S
D ISD O5”は0010′°に変化し、第1ビツ
トは、VTシフトが停止し、第Oビットは継続される。
こうして書込み動作が完了し、次の確認読み出しにより
“03HO2H○1)100H”に、 “0001”が
出力され、 03L02L01LOOL”に、”001
1”が出力される。
“03HO2H○1)100H”に、 “0001”が
出力され、 03L02L01LOOL”に、”001
1”が出力される。
従ってユーザはこの読み出しデータが3進数“0012
”であると算出でき、書込みが正しく行われたことを確
認できる。
”であると算出でき、書込みが正しく行われたことを確
認できる。
第4図は、この具体例の記憶データ3進数g(0012
”(10進数“5”)が記憶された時の各ビットのVT
を示している。
”(10進数“5”)が記憶された時の各ビットのVT
を示している。
第5図は、本発明のEEFROMの第2実施例であり、
前記の第1実施例と同様に1アドレス、4ビツトのEE
FROMで、フローティングゲート型のE E P R
OMである。本実施例も記憶のために3記憶レベルを用
い、3進数により記憶する高密度記憶型E E P R
OMである。
前記の第1実施例と同様に1アドレス、4ビツトのEE
FROMで、フローティングゲート型のE E P R
OMである。本実施例も記憶のために3記憶レベルを用
い、3進数により記憶する高密度記憶型E E P R
OMである。
本実施例のEEFROMは、データ線電圧設定部500
、ゲート線電圧設定部501.メモリセル部502、セ
ンスアンプ部503、出力データラッチ回路504から
構成される。本実施例のEEPROMも読み出し、消去
機能、書込み機能という単独動作の他に高機能の書込み
機能を持っている(以下、この機能をC機能と称す)。
、ゲート線電圧設定部501.メモリセル部502、セ
ンスアンプ部503、出力データラッチ回路504から
構成される。本実施例のEEPROMも読み出し、消去
機能、書込み機能という単独動作の他に高機能の書込み
機能を持っている(以下、この機能をC機能と称す)。
このC機能も自動消去動作→書込み動作→ベリファイ動
作の3動作が自動的に行われるもので、このC機能の動
作を説明することで、本実施例のEEPROMの全動作
を説明できるので、以下、第5図、第6図(C機能のタ
イムチャート)に従って説明する。
作の3動作が自動的に行われるもので、このC機能の動
作を説明することで、本実施例のEEPROMの全動作
を説明できるので、以下、第5図、第6図(C機能のタ
イムチャート)に従って説明する。
ユーザが、書込みデータDO−D3、各ビットの書込み
スイッチ信号DO5−D35を供給して(本実施例も書
込みデータは、D O−D 3及びDO5〜D3Sのデ
ータの組み合せにより表現される)、AD倍信号高レベ
ルとするとレベルシフタ520はVPP電位を出力し、
選択用トランジスタ516.519はオン状態となり、
E E F ROMは、自動消去動作を開始する。この
自動消去動作は第1実施例と全く同様であるので説明を
省略する。
スイッチ信号DO5−D35を供給して(本実施例も書
込みデータは、D O−D 3及びDO5〜D3Sのデ
ータの組み合せにより表現される)、AD倍信号高レベ
ルとするとレベルシフタ520はVPP電位を出力し、
選択用トランジスタ516.519はオン状態となり、
E E F ROMは、自動消去動作を開始する。この
自動消去動作は第1実施例と全く同様であるので説明を
省略する。
次に、EEPROMは書込み動作を開始し、W信号が高
レベルになり、ゲート線電圧設定部501はGND電位
を出力し、データ線電圧設定部500は、書込みデータ
DO=“1”の場合には、書込みスイッチ信号DO5の
“1”0”に対応してV PF3電位またはVPP電位
を出力する。V PF3電位はVPP電位より、3v〜
7■程度低い電位である。書込みデータDO= ’“O
”の場合には、GND電位を出力する。これらの電位は
、それぞれ記憶用トランジスタ517に印加される。
レベルになり、ゲート線電圧設定部501はGND電位
を出力し、データ線電圧設定部500は、書込みデータ
DO=“1”の場合には、書込みスイッチ信号DO5の
“1”0”に対応してV PF3電位またはVPP電位
を出力する。V PF3電位はVPP電位より、3v〜
7■程度低い電位である。書込みデータDO= ’“O
”の場合には、GND電位を出力する。これらの電位は
、それぞれ記憶用トランジスタ517に印加される。
仮に、DO=“1゛てあったと想定すると、記憶用トラ
ンジスタ517のゲート・ソース間に強電界が形成され
(但し、消去時とは方向が逆である)、フローティング
ゲートに正孔が注入される(FN電流)。但し、この強
電界はDO5が“1”てあろかパ0゛であるかにより記
憶用トランジスタ517のソースにかかる電位かVPP
2、またはVPPと異なっているために強弱がある。従
って、5 m s後にW信号が低レベルとなる時点の正
孔の注入量は、DO5=“O”の場合には多く、DO5
=“1パの場合には少なくなっており、フローティング
ゲートにトラップされ保持状態となった時に、 “書き
込まれた状態”と“中間の状態”になる。
ンジスタ517のゲート・ソース間に強電界が形成され
(但し、消去時とは方向が逆である)、フローティング
ゲートに正孔が注入される(FN電流)。但し、この強
電界はDO5が“1”てあろかパ0゛であるかにより記
憶用トランジスタ517のソースにかかる電位かVPP
2、またはVPPと異なっているために強弱がある。従
って、5 m s後にW信号が低レベルとなる時点の正
孔の注入量は、DO5=“O”の場合には多く、DO5
=“1パの場合には少なくなっており、フローティング
ゲートにトラップされ保持状態となった時に、 “書き
込まれた状態”と“中間の状態”になる。
この書込み動作による記憶用トランジスタ517のVT
シフトを第7図に示す。上記DO=“1”の場合は、図
のVPP2シフト曲線に沿ってVTが変化し、DO5=
“O”の場合は、VPPシフト曲線に沿ってVTが変化
する。従って、5ms後には、 “中間の状態” (
VT=約+lv)と“書き込まれた状態” (VT=約
−3v)となる。
シフトを第7図に示す。上記DO=“1”の場合は、図
のVPP2シフト曲線に沿ってVTが変化し、DO5=
“O”の場合は、VPPシフト曲線に沿ってVTが変化
する。従って、5ms後には、 “中間の状態” (
VT=約+lv)と“書き込まれた状態” (VT=約
−3v)となる。
想定を変えて、DO=“O”であったとすれば、記憶用
トランジスタ517のゲート・ソース間は無電界となり
消去時にトラップされた電子は何の影響も受けない。D
o5は全く影響せず、消去時にトラップされた電子はそ
のまま保持され″消去された状態゛が保たれる。
トランジスタ517のゲート・ソース間は無電界となり
消去時にトラップされた電子は何の影響も受けない。D
o5は全く影響せず、消去時にトラップされた電子はそ
のまま保持され″消去された状態゛が保たれる。
従って、Do、Do5の組み合せにより、3つの記憶状
態を作り出すことが可能である。つまり、 “消去され
た状態゛′とするには、DO=“Onとし、“中間の状
態゛とするには、DO=“1” DO5=“111とし
、“書き込まれた状態”とするには、DO=“0”
DO5=“0”とするのである。
態を作り出すことが可能である。つまり、 “消去され
た状態゛′とするには、DO=“Onとし、“中間の状
態゛とするには、DO=“1” DO5=“111とし
、“書き込まれた状態”とするには、DO=“0”
DO5=“0”とするのである。
こうして書込みが完了し、第O〜第3ビットのメモリに
Do−D3及びDo5−D3Sて表現されるデータが3
値、つまり3進数により記憶できることになる。W信号
が低レベルとなった後、DS信号は一定時間高レベルと
なってゲート線、データ線のディスチャージが行われる
。
Do−D3及びDo5−D3Sて表現されるデータが3
値、つまり3進数により記憶できることになる。W信号
が低レベルとなった後、DS信号は一定時間高レベルと
なってゲート線、データ線のディスチャージが行われる
。
最後に、EEPROMはベリファイ動作を開始するが、
これは、2回の読み出し動作によるもので、第1実施例
と全く同様に動作するので説明を省略する。
これは、2回の読み出し動作によるもので、第1実施例
と全く同様に動作するので説明を省略する。
以上、説明したように08N能の動作は終了するが、次
に具体的なデータを使ってC機能動作を説明する。記憶
するデータが10進数“5”である場合、D3D2DI
DOを“0011”とし、 D3SD25DISD O
5を“”0010”として動作を開始する。
に具体的なデータを使ってC機能動作を説明する。記憶
するデータが10進数“5”である場合、D3D2DI
DOを“0011”とし、 D3SD25DISD O
5を“”0010”として動作を開始する。
10進数“5゛は3進数“0012”である。
D3D2DIDO”では、3進データ“0CN2”の3
進デーダ″0゛は2進データ“O” 3進データ“°1
”@ 4d211は2進データ“1”として設定する
。” D 3SD 2SD ISD O5”は、3進デ
ータの1″のビットのみ2進データ“1″として設定す
る。
進デーダ″0゛は2進データ“O” 3進データ“°1
”@ 4d211は2進データ“1”として設定する
。” D 3SD 2SD ISD O5”は、3進デ
ータの1″のビットのみ2進データ“1″として設定す
る。
始めにEEPROMの自動消去機能により、メモリセル
部502の記憶用トランジスタ(517を代表とする4
トランジスタ)は全て消去された状態となる。次に、E
EPROMの書込み動作を行うが、第0ビツトの記憶用
トランジスタはVPP電位により、第1ビツトの記憶用
トランジスタはV PP2電位によりそれぞれVTシフ
トが行われる。
部502の記憶用トランジスタ(517を代表とする4
トランジスタ)は全て消去された状態となる。次に、E
EPROMの書込み動作を行うが、第0ビツトの記憶用
トランジスタはVPP電位により、第1ビツトの記憶用
トランジスタはV PP2電位によりそれぞれVTシフ
トが行われる。
第2ビツトと駄3ビットはVTシフトしない。こうして
書込み動作が完了し、次の確認読み出しにより“03H
O2H01)100H”に、“0001”が出力され、
” 03LO2LOILOOL”に、 “0011”
が出力される。従ってユーザはこの読み出しデータが3
進数“0012’“であると算出てき、書込みが正しく
行われたことを確認できる。
書込み動作が完了し、次の確認読み出しにより“03H
O2H01)100H”に、“0001”が出力され、
” 03LO2LOILOOL”に、 “0011”
が出力される。従ってユーザはこの読み出しデータが3
進数“0012’“であると算出てき、書込みが正しく
行われたことを確認できる。
[発明の効果]
以上、説明したように本発明のEEPROMは、記憶用
トランジスタのVTを従来の2つの状態だけではなく、
上記した実施例の様に3つの状態、あるいはさらに多く
の状態に設定でき、かつそれら3つの状態、あるいはさ
らに多くの状態として読み出すことができる。これは、
3値記憶(3進数記憶)によるEEPROM、あるいは
さらに高進数記憶のEEPROMを提供できることであ
り、従来のEEFROMの大きな欠点の1っである高ビ
ット・コストの軽減効果となり、大容量のEEPROM
を実現できる効果となる。
トランジスタのVTを従来の2つの状態だけではなく、
上記した実施例の様に3つの状態、あるいはさらに多く
の状態に設定でき、かつそれら3つの状態、あるいはさ
らに多くの状態として読み出すことができる。これは、
3値記憶(3進数記憶)によるEEPROM、あるいは
さらに高進数記憶のEEPROMを提供できることであ
り、従来のEEFROMの大きな欠点の1っである高ビ
ット・コストの軽減効果となり、大容量のEEPROM
を実現できる効果となる。
例えば、上記した3進数記憶のEEFROMで考えると
、従来1ワード8ビツト(2”=256)として使用し
ていた場合は、1ワード6ビツト(3’=729)でよ
く、1ワード16ビツト(21’=65536)として
使用していた場合は、1ワ−ト11ビット(3’l=
177147)でよいことになる。従って、それぞれ1
. 3(g、 1. 45倍の高密度記憶ができる効
果となる。また、さらに高進数記憶を使用すれはビット
・コストは劇的に下がることになる(但し、読み出し時
の特性電圧vSと記憶用トランジスタのVTとの電位差
マージンの減少、“′中間の状態゛への安定設定の問題
、及び書換え回数の増加による記憶用トランジスタのV
T遷位幅くウィンド幅ともいう〉が減少する「題があり
多値記憶に制限はある)。
、従来1ワード8ビツト(2”=256)として使用し
ていた場合は、1ワード6ビツト(3’=729)でよ
く、1ワード16ビツト(21’=65536)として
使用していた場合は、1ワ−ト11ビット(3’l=
177147)でよいことになる。従って、それぞれ1
. 3(g、 1. 45倍の高密度記憶ができる効
果となる。また、さらに高進数記憶を使用すれはビット
・コストは劇的に下がることになる(但し、読み出し時
の特性電圧vSと記憶用トランジスタのVTとの電位差
マージンの減少、“′中間の状態゛への安定設定の問題
、及び書換え回数の増加による記憶用トランジスタのV
T遷位幅くウィンド幅ともいう〉が減少する「題があり
多値記憶に制限はある)。
本発明のE E F ROMは、EEPROMを使用す
る環境が2進数であるため(例えば、このEEPROM
を制御するCPU)、本発明のEEPROMを使用する
ためには、2進数から高進数へのデータ変換が必要であ
り、かつ読み出し動作を複数回行うことによる読み出し
時間の増加という問題はあるが、バイトごとの書込み/
消去が可能であるフル機能型EEPROMであり、かつ
高密度書込み、大容量EEPROMの実現が可能となる
効果は大きい。
る環境が2進数であるため(例えば、このEEPROM
を制御するCPU)、本発明のEEPROMを使用する
ためには、2進数から高進数へのデータ変換が必要であ
り、かつ読み出し動作を複数回行うことによる読み出し
時間の増加という問題はあるが、バイトごとの書込み/
消去が可能であるフル機能型EEPROMであり、かつ
高密度書込み、大容量EEPROMの実現が可能となる
効果は大きい。
第1図は本発明の第1実施例のEEPROMを示す回路
図、第2図は第1実施例のEEFROMの高a!能書込
み(3機能)のタイムチャート、第3図は第1実施例の
EEFROMの記憶用トランジスタ117の書込み動作
におけるVTシフトを示すグラフ、第4図は第1実施例
のEEPROMにデータを書込んだ場合の各ビットの記
憶用トランジスタのVTを示すグラフ、第5図は本発明
の第2実施例のEEFROMを示す回路図、第6図は第
2実施例のEEPROMの高機能書込み(C機能)のタ
イムチャート、第7図は第2実施例のEEFROMの記
憶用トランジスタ517の書込み動作におけるVTシフ
トを示すグラフ、第8図は従来例のEEFROMを示す
回路図、第9図は従来例のEEFROMの高機能書込み
(へ機能)のタイムチャート、第1O図は従来例のEE
PROMの記憶用トランジスタ817の書込み動作、及
び消去動作におけるVTシフトを示すグラフ、第11図
は従来例のEEPROMにデータを書込んだ場合の各ビ
ットの記憶用トランジスタのVTを示すクラブである。 100゜ 101゜ 102゜ 103゜ 500゜ 510゜ 502゜ 5工3゜ 800 ・ 801 ・ 802 ・ 803 ・ ・データ線電圧設定部、 ・ゲート線電圧設定部、 ・・・・メモリセル部、 ・・・センスアンプ部、 104、 504゜ 804・・・・・・・・・出力データラッチ回路、10
5゜ 505゜ 529゜ 810゜ 110.120゜ 510、 520゜ 530、 805゜ 820◆・・・・・・・・レベルシフタ、116、 1
19. 516. 519゜816.819・・・・・
・選択用トランジスタ、117.517゜ 817・・・・・フローテインクゲート型記憶用トラン
ジスタ 106、 111. 113. 121. 125゜5
06、 511. 513. 521. 525゜52
7、 528,806. 811. 813゜821・
・・・・・Pチャンネル型トランジスタ、107、 1
08. 109. 112゜114、 115. 11
8. 123゜124、 126. 128. 129
゜507、 508. 509. 512゜514、
515. 518. 523゜624、 526. 5
31. 532゜807、 808. 809. 81
2゜814、 815. 818. 823゜824・
・・・・・Nチャンネル型トランジスタ、112.52
2,822・・・・・センスアンプ、R1゜ R2゜ R3゜ R4゜ R5・ ・抵抗、 DO,DI。 D2゜ DS・ ・書込みデータ、 DO5,Dis、 D2S。 D3S・・・・・・・・・・書込みスイッチデータ、A
D・・・・・アドレス信号、 W・・・・・・ライト信号、 R,RH,RL・・・・リード信号、 DS・・・・・ディスチャージ信号、 00)1. OIH,02)1. 038゜00L、
OIL、 02L、 03L・・・・・出力デ
ータ。
図、第2図は第1実施例のEEFROMの高a!能書込
み(3機能)のタイムチャート、第3図は第1実施例の
EEFROMの記憶用トランジスタ117の書込み動作
におけるVTシフトを示すグラフ、第4図は第1実施例
のEEPROMにデータを書込んだ場合の各ビットの記
憶用トランジスタのVTを示すグラフ、第5図は本発明
の第2実施例のEEFROMを示す回路図、第6図は第
2実施例のEEPROMの高機能書込み(C機能)のタ
イムチャート、第7図は第2実施例のEEFROMの記
憶用トランジスタ517の書込み動作におけるVTシフ
トを示すグラフ、第8図は従来例のEEFROMを示す
回路図、第9図は従来例のEEFROMの高機能書込み
(へ機能)のタイムチャート、第1O図は従来例のEE
PROMの記憶用トランジスタ817の書込み動作、及
び消去動作におけるVTシフトを示すグラフ、第11図
は従来例のEEPROMにデータを書込んだ場合の各ビ
ットの記憶用トランジスタのVTを示すクラブである。 100゜ 101゜ 102゜ 103゜ 500゜ 510゜ 502゜ 5工3゜ 800 ・ 801 ・ 802 ・ 803 ・ ・データ線電圧設定部、 ・ゲート線電圧設定部、 ・・・・メモリセル部、 ・・・センスアンプ部、 104、 504゜ 804・・・・・・・・・出力データラッチ回路、10
5゜ 505゜ 529゜ 810゜ 110.120゜ 510、 520゜ 530、 805゜ 820◆・・・・・・・・レベルシフタ、116、 1
19. 516. 519゜816.819・・・・・
・選択用トランジスタ、117.517゜ 817・・・・・フローテインクゲート型記憶用トラン
ジスタ 106、 111. 113. 121. 125゜5
06、 511. 513. 521. 525゜52
7、 528,806. 811. 813゜821・
・・・・・Pチャンネル型トランジスタ、107、 1
08. 109. 112゜114、 115. 11
8. 123゜124、 126. 128. 129
゜507、 508. 509. 512゜514、
515. 518. 523゜624、 526. 5
31. 532゜807、 808. 809. 81
2゜814、 815. 818. 823゜824・
・・・・・Nチャンネル型トランジスタ、112.52
2,822・・・・・センスアンプ、R1゜ R2゜ R3゜ R4゜ R5・ ・抵抗、 DO,DI。 D2゜ DS・ ・書込みデータ、 DO5,Dis、 D2S。 D3S・・・・・・・・・・書込みスイッチデータ、A
D・・・・・アドレス信号、 W・・・・・・ライト信号、 R,RH,RL・・・・リード信号、 DS・・・・・ディスチャージ信号、 00)1. OIH,02)1. 038゜00L、
OIL、 02L、 03L・・・・・出力デ
ータ。
Claims (1)
- 【特許請求の範囲】 データを記憶するデータ記憶手段と、このデータ記憶手
段にデータを書込みまたは消去するための電圧を発生す
る第1の電圧発生手段と、データ記憶手段の記憶データ
を読み出すための電圧を発生する第2の電圧発生手段と
、第1の電圧発生手段により発生した電圧を前記データ
記憶手段に印加する第1の印加手段と、第2の電圧発生
手段により発生した電圧を前記データ記憶手段に印加す
る第2の印加手段と、前記データ記憶手段から読み出さ
れたデータをラッチするデータラッチ手段と、を有する
電気的に消去及び書込み可能な不揮発性メモリにおいて
、 前記データ記憶手段に前記第1の印加手段によって印加
する電圧の印加強度を、記憶させるデータに応じて制御
する制御手段を有するとともに、前記第2の電圧発生手
段が複数個の電圧を発生し、該複数個の発生電圧に対応
して、前記データラッチ手段を複数個有していることを
特徴とする電気的に消去及び書込み可能な不揮発性メモ
リ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1194786A JPH0359886A (ja) | 1989-07-27 | 1989-07-27 | 電気的に消去及び書込み可能な不揮発性メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1194786A JPH0359886A (ja) | 1989-07-27 | 1989-07-27 | 電気的に消去及び書込み可能な不揮発性メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0359886A true JPH0359886A (ja) | 1991-03-14 |
Family
ID=16330238
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1194786A Pending JPH0359886A (ja) | 1989-07-27 | 1989-07-27 | 電気的に消去及び書込み可能な不揮発性メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0359886A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5959882A (en) * | 1996-07-10 | 1999-09-28 | Hitachi, Ltd. | Nonvolatile semiconductor memory device and data writing method therefor |
US6038165A (en) * | 1995-01-31 | 2000-03-14 | Hitachi, Ltd. | Nonvolatile memory device and refreshing method |
US6320785B1 (en) | 1996-07-10 | 2001-11-20 | Hitachi, Ltd. | Nonvolatile semiconductor memory device and data writing method therefor |
USRE41021E1 (en) | 1993-09-21 | 2009-12-01 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
-
1989
- 1989-07-27 JP JP1194786A patent/JPH0359886A/ja active Pending
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
USRE41950E1 (en) | 1993-09-21 | 2010-11-23 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
USRE41019E1 (en) | 1993-09-21 | 2009-12-01 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
USRE42120E1 (en) | 1993-09-21 | 2011-02-08 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
USRE41969E1 (en) | 1993-09-21 | 2010-11-30 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
USRE41244E1 (en) | 1993-09-21 | 2010-04-20 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
USRE41021E1 (en) | 1993-09-21 | 2009-12-01 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
USRE41485E1 (en) | 1993-09-21 | 2010-08-10 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
USRE41020E1 (en) | 1993-09-21 | 2009-12-01 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
USRE41468E1 (en) | 1993-09-21 | 2010-08-03 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
USRE41456E1 (en) | 1993-09-21 | 2010-07-27 | Kabushiki Kaisha Toshiba | Multi-state EEPROM having write-verify control circuit |
US6038165A (en) * | 1995-01-31 | 2000-03-14 | Hitachi, Ltd. | Nonvolatile memory device and refreshing method |
US6906952B2 (en) | 1996-07-10 | 2005-06-14 | Renesas Technology Corp. | Nonvolatile semiconductor memory device and data writing method therefor |
US5959882A (en) * | 1996-07-10 | 1999-09-28 | Hitachi, Ltd. | Nonvolatile semiconductor memory device and data writing method therefor |
US6525960B2 (en) | 1996-07-10 | 2003-02-25 | Hitachi, Ltd. | Nonvolatile semiconductor memory device including correction of erratic memory cell data |
US6320785B1 (en) | 1996-07-10 | 2001-11-20 | Hitachi, Ltd. | Nonvolatile semiconductor memory device and data writing method therefor |
USRE44350E1 (en) | 1996-07-10 | 2013-07-09 | Renesas Electronics Corporation | Nonvolatile semiconductor memory including multi-threshold voltage memory cells including voltage ranges indicating either an erase state or a two or more program state |
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