JPH0358641A - Crv detecting circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
ディジタル通信で使用されるＣＭＩ符号のＣＲＶ検出回
路に関し、
ＣＭＩ交番パターンの同期手段を持たせることにより、
ＣＲＶの誤検出を防止することを目的とし、
入力された主信号データと主信号クロックから、主信号
データのパターン検出と、クロック信号の発生を行うＣ
ＭＩ同期回路と、ＣＭＩ同期回路で検出した主信号デー
タのパターンとクロック信号より、ＣＭＩ交番パターン
を発生させ同期を確立するＣＭＩ交番パターン同期手段
と、ＣＭＩ交番パターン同期手段に同期の保護をかける
ＣＭＩ交番パターン同期保護手段と、ＣＭＩ交番パター
ン同期手段にて発生し同期確立したＣＭＩ交番パターン
と、ＣＭＩ同期回路で検出したパターンを比較し、主信
号データが”１゛のときのＣＲＶを検出し、ＣＭＩ同期
回路で検出した主信号データが”０“のときのＣＲＶと
合わせてＣＲＶ検出結果を出力するＣ Ｒ Ｖ出力手段
とを備え構威ずる。[Detailed Description of the Invention] [Summary] Regarding a CRV detection circuit for CMI codes used in digital communication, by providing a means for synchronizing CMI alternating patterns,
The purpose is to prevent erroneous detection of CRV, and the CRV detects the main signal data pattern and generates the clock signal from the input main signal data and main signal clock.
An MI synchronization circuit, a CMI alternating pattern synchronization means for generating a CMI alternating pattern and establishing synchronization based on the main signal data pattern and clock signal detected by the CMI synchronization circuit, and a CMI that protects the synchronization of the CMI alternating pattern synchronization means. The CMI alternating pattern generated and synchronized by the alternating pattern synchronization protection means and the CMI alternating pattern synchronizing means is compared with the pattern detected by the CMI synchronizing circuit, and the CRV when the main signal data is "1" is detected; The CRV output means outputs the CRV detection result together with the CRV when the main signal data detected by the CMI synchronization circuit is "0".
［産業上の利用分野］
本発明は、ディジタル通信で使用されるＣＭＩ符号のＣ
ＲＶ検出方式に関する。[Industrial Application Field] The present invention is based on the CMI code used in digital communication.
This relates to an RV detection method.
ＣＭＩ （Ｃｏｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉ
ｏｎ Ｃｏｄｅｓ）は、ディジタル通信で広く使用さ
れている符号化の方法の１つである。CMI (Coded Mark Inversi)
on Codes) is one of the encoding methods widely used in digital communications.
このＣＭＩの符号則は、主信号データの”０”に対して
は、′し、■４”を、′１゜”に対しては、”Ｌ，Ｌ”
と”Ｈ，Ｈ”を交互に送出するものであり、主信号の１
ビットは、ＣＭＩ符号では２ビットで表わされる。This CMI coding rule is for main signal data ``0'', ``4'', and ``1°'', ``L, L''.
and "H, H" alternately, and one of the main signals
A bit is represented by two bits in the CMI code.
ＣＲＶ（Ｃｏｄｅ Ｒｕｌｅ Ｖｉｏｌａｔｉ３
ｏｎ）は、ＣＭＩの符号則を意図的に破ることにより、
情報を付加して送るものであり、通信チャンネルを増や
すことが可能となるので、これをサービス回線として、
保守の打ち合わせ等に用いている。CRV (Code Rule Violati3 on) intentionally violates the CMI code rule.
This is a service line that sends information with additional information added, making it possible to increase the number of communication channels.
It is used for maintenance meetings, etc.
このような、ＣＲＶの検出を正確に行うことのできるＣ
ＲＶ検出方式が要求されている。Such CRV can be detected accurately.
An RV detection scheme is required.
（従来の技術〕
第４−Ａ図は従来例のＣＲＶ Ｎ）のタイムチャ−１・
を説明する図、第１−Ｂ図は従来例のＣＲＶ （ＩＩ）
のタイムチャートを説明する図である。(Prior art) Figure 4-A shows the time chart 1 of a conventional CRV N).
Figure 1-B is a diagram explaining the conventional CRV (II).
It is a figure explaining the time chart of.
ＣＲＶには２つの方式があり、■つば、ＮＴＴで採用さ
れている方式であり、これをＣＲＶ （Ｉ）と呼び第４
−Ａ図にタイムチャーＩ・を示し、他の方式をＣＲＶ
（ＩＩ）と呼び、第４−Ｂ図にタイムチャートを示す。There are two methods for CRV: ■This is the method adopted by NTT, and this is called CRV (I).
- Figure A shows the time chart I, and other methods are shown in CRV.
(II), and a time chart is shown in FIG. 4-B.
第４−Ａ図に示すＣＲＶ （１）は、Ｃ Ｒ． Ｖ付加
のとき、主信号が″０′゜のとき、”Ｌ，Ｈ”を”Ｈ，
Ｌ”゜に変換し、主信号が゛１”のときは、前４
の”１“と同し″Ｌ，Ｌ’”または”Ｈ、Ｈ ”に変換
する。The CRV (1) shown in FIG. 4-A is a CR. When V is added, when the main signal is "0'°,""L,H" is changed to "H,"
When the main signal is "1", it is converted to "L, L'" or "H, H" as in the previous 4 "1".
また、次のＣＲＶを付加しない”１”はＣＭＩ符号則に
従って、ＣＲＶを付加した”■″゜の交番をとり、前が
”Ｌ，Ｌ”ならば′”ＩＩ，Ｈ’”に、”Ｈ，Ｈ”なら
ば″Ｌ，Ｌ’”に変換する。Also, according to the CMI code rule, the next "1" without CRV is alternated with "■"゜ with CRV added, and if the previous one is "L, L", it is changed to "II, H", and "H". , H", it is converted to "L, L'".
ＣＲＶ検出ば、ＣＩＶＩＩ同期確立後、主信号データが
”０”で”■４、Ｉ７゛′のときＣＲＶ検出、主信号デ
ータが”１ ”で、前の″１゛と交番違反である前が”
■７、Ｉ７゛゜で次が′゜１，、■，”、または、前が
″Ｈ，Ｈ”で次が”Ｈ，Ｈ’”のときＣＲＶを検出ずる
。If CRV is detected, after CIVII synchronization is established, when the main signal data is "0" and "■4, I7", CRV is detected, the main signal data is "1", and the previous one is a police box violation with the previous "1". ”
(7) CRV is detected when I7° and the next one is '°1,, ■,', or when the previous one is 'H, H' and the next one is 'H, H'.
第４−Ｂ図に示すＣＲＶ （ＩＩ）は主信号が”ｌ”の
ときのＣＲＶのイ４加が、第１−Ａ図のＣＲＶ （Ｉ）
とは異なっており、主信号データが”ｌ”゜のときのＣ
ＲＶ付加は、主信号データ”■７、Ｌ”または”■］、
Ｈ”を”Ｈ、Ｈ ”または”Ｌ、Ｌ”に反転させ、ＣＲ
Ｖを付加しない次の”１“はなにも処理しない。The CRV (II) shown in Figure 4-B is the CRV (I) in Figure 1-A when the main signal is "L".
It is different from C when the main signal data is “l”゜.
RV addition is main signal data “■7,L” or “■],
Reverse "H" to "H, H" or "L, L" and press CR
The next "1" without adding V is not processed.
主信号データが”ｏ”のときのＣＲＶの付加、検出、主
信号データが”１′のときのＣＲＶの検出はＣＲＶ Ｎ
）と同じである。Addition and detection of CRV when main signal data is "o", detection of CRV when main signal data is "1" is CRV N
) is the same as
第１−Ｂ図に示すＣＲＶ （Ｈ）で、主信号”１′に連
続してＣＲＶが４４加されると（図に示ず２ａ、以下（
）内は、図の位置を示す）、最初のＣＲＶは正しく検
出されるが、次のＣＲＶは、最初のＣＲＶに対して、交
番パターン（２ｂ）となっているので、ＣＲＶが検出さ
れるべきところで、検出されない（２Ｃ）。At CRV (H) shown in Figure 1-B, when 44 CRVs are added consecutively to the main signal "1" (2a not shown, the following (
) indicates the position in the figure), the first CRV is detected correctly, but the next CRV has an alternating pattern (2b) with respect to the first CRV, so the CRV should be detected. By the way, it is not detected (2C).
また、次のＣＲＶが付加されていない”１”゜のところ
で、前のＣＲＶが付加された″１゛に対して、交番パタ
ーンでない（２ｄ）ので、ＣＲＶが付加されていないに
もかかわらず、ＣＲＶが検出される（２ｅ）という問題
が生じていた。Also, at "1" where the next CRV is not added, compared to "1" where the previous CRV is added, it is not an alternating pattern (2d), so even though no CRV is added, A problem occurred in which CRV was detected (2e).
（１ａ）のＣＲＶの付加、検出は正しく行なわれている
。The CRV addition and detection in (1a) are performed correctly.
本発明は、ＣＭＩ交番パターンの同期手段を持たせるこ
とにより、ＣＲＶの誤検出を防止することを目的とする
。An object of the present invention is to prevent erroneous detection of CRV by providing a CMI alternating pattern synchronization means.
第１図は本発明の原理を説明するブロック図を示す。 FIG. 1 shows a block diagram illustrating the principle of the invention.
第１図に示す本発明の原理ブロック図中の１０は、入力
された主信号データと主信号クロックから、主信号デー
タのパターン検出とクロック信号の発生を行うＣＭＩ同
期回路であり、
２０は、ＣＭＩ同期回路１０で検出したパターンとクロ
ソク信号より、ＣＭＩ交番パターンを発生させ、同期を
確立するＣＭＩ交番パターン同期手段であり、
３０は、ＣＭＩ交番パターン同期手段２０６ご同期の保
護をかけるＣＭＩ交番パターン同期保護手段であり、
４０は、ＣＭＩ交番パターン同期手段２０にて同期確立
したＣＭＩ交番パターンと、ＣＭＩ同期回路ＩＯで検出
したパターンを比較し、主信号データが”ｌ”゜のとき
のＣＲＶを検出し、ＣＭ■７
同期回路１０で検出した主信号データが”ｏ”のときの
ＣＲＶと合わせてＣＲＶ検出結果を出力するＣＲＶ出力
手段であり、
かかる手段を具備することにより本課題を解決するため
の手段とする。In the block diagram of the principle of the present invention shown in FIG. 1, 10 is a CMI synchronization circuit that detects a pattern of main signal data and generates a clock signal from input main signal data and a main signal clock, and 20 is a A CMI alternating pattern synchronization means generates a CMI alternating pattern from the pattern detected by the CMI synchronizing circuit 10 and a cross signal, and establishes synchronization. 30 is a CMI alternating pattern synchronizing means 206 that protects the synchronization. A synchronization protection means 40 compares the CMI alternating pattern synchronized with the CMI alternating pattern synchronization means 20 and the pattern detected by the CMI synchronization circuit IO, and calculates the CRV when the main signal data is "l"°. This is a CRV output means that outputs the CRV detection result together with the CRV when the main signal data detected by the CM7 synchronization circuit 10 is "o", and by providing such a means, this problem is solved. It will be used as a means to achieve this goal.
ＣＭＩ同期回路１０により、主信号データが”０゛のと
きのＣＲＶ検出、主信号データが”１゛のときの″Ｌ，
Ｌ“、″Ｈ．．Ｈ”の検出と、クロノク信号の発生を行
い、検出した”■７、Ｌ′′、”Ｈ，Ｈ”信号と、クロ
ック信号より、ＣＭＩ交番パターン同期千段２０とＣＭ
Ｉ交番パターン同期保護手段３０にて、同期確立したＣ
ＭＩ交番パターンを発生させる。The CMI synchronization circuit 10 detects CRV when the main signal data is "0", "L" when the main signal data is "1",
L","H. ．． CMI alternating pattern synchronization 1000 steps and CM
C synchronization established by I alternating pattern synchronization protection means 30
Generate MI alternating pattern.
ＣＲＶ出力手段４０により、この同期確立したＣＭｉ交
番パターンと、ＣＭＩ同期回路１０より出力された主信
号データが″１゜゜の”ｒ−，ｒ，”、”Ｈ，Ｈ’”の
パターンとを比較照合することにより、主信号データが
”１゛のときのＣＲＶ検出を８
行い、ＣＭＩ同期回路１０で検出した、主信号データが
ｎｏ”のときのＣＲＶ検出結果と合わせて出力すること
により、ＣＲＶが連続して付加されたときでも、正し＜
ＣＲＶを検出ずることがが可能となる。The CRV output means 40 compares this synchronized CMi alternating pattern with the patterns of "r-, r," and "H, H'" in which the main signal data output from the CMI synchronization circuit 10 is "1 degree". By comparing, CRV detection is performed when the main signal data is "1", and by outputting it together with the CRV detection result when the main signal data is "no" detected by the CMI synchronization circuit 10, the CRV is detected. Even when are added consecutively, the correct <
It becomes possible to detect CRV.
〔実施例］
以下本発明の要旨を第２図〜第３図に示す実施例により
具体的に説明する。[Examples] The gist of the present invention will be specifically explained below with reference to Examples shown in FIGS. 2 and 3.
第２図は本発明の実施例を説明する図、第３図は本発明
の実施例のタイムチャートを説明する図をそれぞれ示す
。なお、全図を通じて同一符号は同一対象物を示す。FIG. 2 is a diagram for explaining an embodiment of the present invention, and FIG. 3 is a diagram for explaining a time chart of the embodiment of the present invention. Note that the same reference numerals indicate the same objects throughout the figures.
第２図に示す本発明の実施例はＣＭＩ同期同路１０と、
第ｌ図で説明したＣＭＩ交番パターン同期千段２０とし
て、主信号データが′”１゛の”■５、Ｌ゛を表ず信号
Ｐ Ｌ Ｌ、と主信号データが”１′”の゜′Ｉ］、Ｈ
’”を表す信号Ｐ Ｈ Ｈの論理和をとる論理和回路（
以下ＯＲ回路と称する）２１と、９
その出力より交番パターンＰ１を生戒ずる排他的論理和
回路（以下ＥＸ−ＯＲ回路と称する）２２と、フリソブ
フロップ回路（以下ＦＦ回路と称する）２３、
交番パターンＰ１より交番パターンの同期検出を行う２
：１のセレクタ２４、
その出力をラッチずるＦＦ回路２５〜２８、交番パター
ンＰ１と同期状態を示す信号Ｐ３との排他的否定論理和
をとり同期確立されたＣＭＩ交番パターンを −１’４
を発生する排他的否定論和回路（以下ＥＸ−ＮＯＲ回路
と称する）２９、ＣＭＩ交番パターン同期保護手段３０
として、ＦＦ回路２５〜２日の出力の論理積をとる論理
積回路（以下ＡＮＤ回路と称する）３１と、ＦＦ回路２
５〜２８の出力の否定論理和をとる否定論理和回路（以
下ＮＯＲ回路と称する）３２と、
ＡＮＤ回路３１とＮＯＲ回路３２の出力を入力とし、同
期状態を示す信号Ｐ３を出力するＪ−ＫＦＦ回路３３、
ＣＲＶ出力千段４０として、同期確立された交１０
番パターン １７−４を反ｊｅｔ（ずるインハーク（以
下ＩＮＶと称する）４３ど、
ＰＨＨ，ＰＬＬを１クロソクシフトするｌ？ ｌ？ ［
Ｉ−］路４１、４２と、
ＦＦ回路４１の出力と ７４の論理積をとるＡＮＤ回路
４４と、
ＩＮＶ４３の出力とＦＦ回路４２の論理積をとるＡＮＤ
回路４５と、
主信号データが″′０”のときのＣＲＶと、主信号デー
タが”１”゜のときのＣＲＶを示ずＡＮＤ回路４４、４
５の出力の論理和をとるＯＲ回路４６から構威した例で
ある。The embodiment of the present invention shown in FIG. 2 has a CMI synchronization line 10 and a CMI alternating pattern synchronization stage 20 explained in FIG.゜'I], H when the main signal data is "1'"
A logical sum circuit (
(hereinafter referred to as an OR circuit) 21, 9, an exclusive OR circuit (hereinafter referred to as an EX-OR circuit) 22 which determines an alternating pattern P1 from its output, a Frisov flop circuit (hereinafter referred to as an FF circuit) 23, an alternating pattern 2 Perform synchronization detection of alternating pattern from P1
:1 selector 24, FF circuits 25 to 28 that latch the output, perform exclusive NOR of the alternating pattern P1 and the signal P3 indicating the synchronization state, and select the CMI alternating pattern in which synchronization has been established -1'4
Exclusive NOR circuit (hereinafter referred to as EX-NOR circuit) 29 that generates CMI alternating pattern synchronization protection means 30
As shown in FIG.
A NOR circuit (hereinafter referred to as a NOR circuit) 32 which takes the NOR of the outputs of 5 to 28, and a J-KFF which receives the outputs of the AND circuit 31 and the NOR circuit 32 and outputs a signal P3 indicating a synchronized state. As the CRV output stage 40, the circuit 33 inverts the synchronized 10th alternating pattern 17-4 (hereinafter referred to as INV) 43 and shifts the PHH and PLL by one cross.
I-] circuits 41 and 42, an AND circuit 44 which takes the logical product of the output of the FF circuit 41 and 74, and an AND circuit 44 which takes the logical product of the output of the INV43 and the FF circuit 42.
AND circuits 44 and 4 which do not show the CRV when the main signal data is ``0'' and the CRV when the main signal data is ``1''.
This is an example in which the OR circuit 46 calculates the logical sum of the outputs of 5.
ＣＭＩ同期回路１０は公知の回路技術であるので説明は
行わない。Since the CMI synchronization circuit 10 is a well-known circuit technology, a description thereof will not be provided.
３
本実施例の動作を、第４図の動作タイムチャートにより
説明する。3 The operation of this embodiment will be explained with reference to the operation time chart of FIG.
（１）は、主信号データを示し、（ＣＲＶ）はＣＲＶが
付加されたことを示す。(1) indicates main signal data, and (CRV) indicates that CRV is added.
（２）は、実際のＣＭＩ符号であり、”１゛は”Ｌ、Ｌ
′ ”Ｈ．．Ｈ” ”Ｏ”は”Ｌ．．Ｉ１″゜ ″Ｉ
１１
１
、■、”の２ビットで表わされる。(2) is the actual CMI code, "1" is "L, L"
'``H..H''``O'' is ``L..I1''゜ ``I
It is represented by two bits: 11 1 , ■, ”.
（３）は、（２）を波形で表示したものである。(3) is a waveform representation of (2).
（４）は、主信号クロックより発生させたクロツクＣ１
、
（５）は、主信号データが″１′で′゛Ｉ］、Ｉ｛゛′
のときハイレヘルで出力ずる信号１） ｌ−Ｉ １１、
（６）は、主信号データが１１′′で”Ｌ，Ｌ”のとき
ハイレベルで出力する信号ＰＬＬであり、（５）のＰ
Ｈ Ｈ， （６）のＰ Ｌ Ｉ．．は（３）の信号に対
し、１クロツク分遅延している。(4) is the clock C1 generated from the main signal clock.
, (5) is ``1'' when the main signal data is ``I'', I{゛'
Signal that is output at high level when 1) l-I 11,
(6) is a signal PLL that outputs at a high level when the main signal data is 11'' and is "L, L", and the PLL of (5) is
H H, (6) P L I. ．． is delayed by one clock with respect to the signal (3).
（７）は、ＯＲ回路２１で、Ｐ Ｈ ＨとＰ Ｌ Ｉ．
．の論理和をとり、主信号データが”１゛のとき、ハイ
レヘルとなる信号を発生させ、この信号からＥＸ○Ｒ回
路２２とＦＦ回路２３により発生させる交番パターンＰ
１である。(7) is the OR circuit 21, which connects PHH and PLI.
．． When the main signal data is "1", a signal which becomes high level is generated by taking the logical sum of , and from this signal, an alternating pattern P is generated by the EX○R circuit 22 and the FF circuit 23.
It is 1.
（８）は、２：１のセレクタ２４により、ＰＩＩＨがハ
イレヘルのときＰ１を読み込んだ信号Ｐ２−１でアリ、
この信号がハイレヘルのときは、主信号データの交番パ
ターンとＰ１の交番パターンが一致していることを示す
。(8) is realized by the signal P2-1 read from P1 when PIIH is high level by the 2:1 selector 24,
When this signal is high level, it indicates that the alternating pattern of the main signal data and the alternating pattern of P1 match.
■
２
主信号データが″０゛のときは、ＦＦ回路２５の出力が
セレクタ２４の入力端子Ａ２に入力されているので、入
力端子Ａ２を選択して、交番パターンが変化しないよう
にしている。(2) When the main signal data is "0", the output of the FF circuit 25 is input to the input terminal A2 of the selector 24, so the input terminal A2 is selected so that the alternating pattern does not change.
（９）は、Ｐ２−１を１段シフトしたもので、Ｐ２１の
１段前の状態を示す信号Ｐ２−２、００）は、Ｐ２−２
をｌ段シフ１・シたもので、Ｐ２２の１段前の状態を示
す信号Ｐ２−３、（ＩＩ）は、Ｐ２−３を１段シフ１〜
したもので、Ｐ２３の１段前の状態を示す信号Ｐ２−４
である。(9) is P2-1 shifted by one step, and the signal P2-2,00) indicating the state one step before P21 is P2-2.
Signal P2-3, (II) indicating the state one stage before P22, is obtained by shifting P2-3 by one stage by 1.
The signal P2-4 indicates the state one step before P23.
It is.
６２）は、ＡＮＤ回路３１でＰ２−１〜Ｐ２−４の論理
積をとり、４段の後方保護を行い、ＮＯＲ回路３２でＰ
２−１〜Ｐ２−４の否定論理和をとり前方保護を行い、
ＡＮＤ回路３１の出力、ＮＯＲ回路３２の出力をそれぞ
れＪ−ＫＦＦ回路３３に入力し、その出力が信号Ｐ３で
ある。62), the AND circuit 31 takes the AND of P2-1 to P2-4, performs four stages of backward protection, and the NOR circuit 32 performs the logical product of P2-1 to P2-4.
Take the negative OR of 2-1 to P2-4 and perform forward protection,
The output of the AND circuit 31 and the output of the NOR circuit 32 are respectively input to a J-KFF circuit 33, and the output thereof is a signal P3.
このＰ３がハイレベルのときは、同期確立および前方保
護状態を示し、ローレベルのときは同期外れおよび後方
保護状態を示す。When this P3 is at a high level, it indicates synchronization establishment and a forward protection state, and when it is at a low level, it indicates an out of synchronization and a backward protection state.
０３）は、Ｐ１とＰ３を入力とするＥＸ−ＮＯＲ回１９
路３１の出力であり、Ｐ３がハイレベルのときは、主信
号データと交番パターンの同期がとれているので、Ｐ１
をそのまま出力し、Ｐ３がローレベルのときは、同期が
はずれているので、Ｐ１を反転し出力し、同期のとれた
ＰＴを生或ずる。03) is the output of the EX-NOR circuit 31 which receives P1 and P3 as inputs. When P3 is at high level, the main signal data and the alternating pattern are synchronized, so P1
When P3 is at a low level, synchronization is lost, so P1 is inverted and output, producing a synchronized PT.
０４）は、ＰＨＨを 丁４と位相を合わせるためにＦＦ
回路４１により、１クロックシフトした信号Ｐ Ｈ Ｉ
｛ ”であり、交番パターンの″■゜”の部分を示す信
号である。04) is the FF to match the phase of PHH with D4.
The circuit 41 generates a signal PHI shifted by one clock.
{ ”, which is a signal indicating the “■゜” portion of the alternating pattern.
０５）は、Ｐ Ｈ Ｈ ”と ７４との論理和をＡＮＤ
回路４４でとったＣＲＶ”Ｉ゛一■１であり、交番パタ
ーン”１′のときの不一致信号である。05) is the logical sum of P H H” and 74.
This is the CRV "I"1" taken by the circuit 44, which is the mismatch signal when the alternating pattern is "1'.
０ωは、 ｖ４をＴＮＶ４３にて、反転した信号Ｐ４で
あり、
（１７）は、ＰＬＬを 丁４と位相を合わせるためにＦ
Ｆ回路４２により、１クロックシフトした信号Ｐ Ｌ
Ｌ ”であり、
０８）は、ＰＬＬ’”とＰ４の論理和をＡＮＤ回路４５
でとったＣＲＶ”ｌ”Ｌであり、交番パターン”０”の
ときの不一致信号である。0ω is the signal P4 obtained by inverting v4 at TNV43, and (17) is the signal P4 that is obtained by inverting v4 at TNV43.
The signal P L shifted by one clock by the F circuit 42
08) is the AND circuit 45 for the logical sum of PLL''' and P4.
This is the CRV "l"L taken at , and is the mismatch signal when the alternating pattern is "0".
ｌ４
０９）は、ＣＭＩ同期回路で検出した、主信号デタが′
゜０”のときの、Ｃ Ｒ． Ｖ検出信号、ＣＲＶ”０”
であり、
Ｑ．Ｑ）は、主信号データが”０゛のときのＣＲＶ検出
信号ＣＲＶ ″０゛と、ＣＲＶ ”１′’−Ｈと、ＣＲ
Ｖ ”１”一Ｌの論理和をＯＲ回路４６によりとった信
号であり、これがＣＲＶ出力信号となる。l4 09) is the main signal data detected by the CMI synchronization circuit.
CRV detection signal when ゜0", CRV"0"
And Q. Q) is the CRV detection signal CRV ``0'' when the main signal data is ``0'', CRV ``1''-H, and CR
This is a signal obtained by calculating the logical sum of V "1" and L by the OR circuit 46, and this becomes the CRV output signal.
上述のように構或することにより、主信号データが”１
゛゜で、ＣＲＶが連続してイ；１加されたときでも、Ｃ
ＲＶの誤検出をなくすることが可能となる。By configuring as described above, the main signal data is
At ゛゜, even when CRV is continuously added by 1, C
It becomes possible to eliminate erroneous detection of RV.
以上のような本発明によれば、同ＦＪＩ ６１立したＣ
ＭＩ交番パターンと、ＣＭＩ同刺回路の出力パクンとを
比較することにより、主信号データが゜′１゜゛のとき
に、ＣＲＶが連続して付加されてもＣＲＶの誤検出をな
くすることができ、データの送受の誤り率を低減ずるＣ
ＲＶ検出回路を提供することができる。According to the present invention as described above, C
By comparing the MI alternating pattern and the output punctuation of the CMI doubling circuit, it is possible to eliminate false detection of CRV even if CRV is continuously added when the main signal data is ゜'1゛゛. , C that reduces the error rate of data transmission and reception.
An RV detection circuit can be provided.
■
５
第１図は本発明の原理を説明するブロック図、第２図は
本発明の実施例を説明する図、第３図は本発明の実施例
のタイムチャートを説明する図、
第４−Ａ図は従来例のＣＲＶ （１）のタイムチャ−
１−を説明する図、
第４−Ｂ図は従来例のＣＲＶ （ｒｌ）のタイムチャー
１〜を説明する図、
をそれぞれ示す。
図において、
１、４６はＯＲ回路、
２はＥＸ−ＯＲ回路、
３、２５〜２８、４１、４２ばＦＦ回路、４はセレクタ
、
９はＥＸ−ＮＯＲ回路、
０はＣＭＩ交番パターン同期保護手段、１、４４、４５
はＡＮＤ回路、
２はＮＯＲ回路、
■６
３３ぱ．Ｊ−Ｋ Ｆ Ｆ回路、
４０はＣＲＶ出力手段、
４３はＩＮＶ、
をそれぞれ示す。
本発明の原理を説明するブロソク図
第｛図■5 Figure 1 is a block diagram explaining the principle of the present invention, Figure 2 is a diagram explaining an embodiment of the present invention, Figure 3 is a diagram explaining a time chart of an embodiment of the present invention, and Figure 4- Figure A is the time chart of conventional CRV (1).
Figure 4-B is a diagram explaining time charts 1 to 1 of CRV (rl) of the conventional example. In the figure, 1 and 46 are OR circuits, 2 is an EX-OR circuit, 3, 25 to 28, 41, and 42 are FF circuits, 4 is a selector, 9 is an EX-NOR circuit, 0 is a CMI alternating pattern synchronization protection means, 1, 44, 45
is an AND circuit, 2 is a NOR circuit, ■6 33 Pa. 40 is a CRV output means, and 43 is an INV circuit. Block diagram explaining the principle of the present invention
Claims (1)
、 入力された主信号データと主信号クロックから、主信号
データのパターン検出と、クロック信号の発生を行うＣ
ＭＩ同期回路（１０）と、 前記ＣＭＩ同期回路（１０）で検出した主信号データの
パターンとクロック信号より、ＣＭＩ交番パターンを発
生させ同期を確立するＣＭＩ交番パターン同期手段（２
０）と、 前記ＣＭＩ交番パターン同期手段（２０）に同期の保護
をかけるＣＭＩ交番パターン同期保護手段（３０）と、 前記ＣＭＩ交番パターン同期手段（２０）にて発生し同
期確立したＣＭＩ交番パターンと、前記ＣＭＩ同期回路
（１０）で検出したパターンを比較し、主信号データが
”１”のときのＣＲＶを検出し、前記ＣＭＩ同期回路（
１０）で検出した主信号データが”０”のときのＣＲＶ
と合わせてＣＲＶ検出結果を出力するＣＲＶ出力手段（
４０）とを備えたことを特徴とするＣＲＶ検出回路。[Claims] A CRV detection circuit for a CMI code for digital communication, which detects a pattern of main signal data and generates a clock signal from input main signal data and a main signal clock.
an MI synchronization circuit (10); and a CMI alternating pattern synchronization means (2) for generating a CMI alternating pattern and establishing synchronization based on the main signal data pattern and clock signal detected by the CMI synchronization circuit (10).
0), a CMI alternating pattern synchronization protection means (30) that applies synchronization protection to the CMI alternating pattern synchronizing means (20), and a CMI alternating pattern generated and synchronized by the CMI alternating pattern synchronizing means (20). , compares the patterns detected by the CMI synchronization circuit (10), detects the CRV when the main signal data is "1", and compares the patterns detected by the CMI synchronization circuit (10).
CRV when the main signal data detected in 10) is “0”
CRV output means (
40) A CRV detection circuit characterized by comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19470989A JP2682155B2 (en) | 1989-07-27 | 1989-07-27 | CRV detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19470989A JP2682155B2 (en) | 1989-07-27 | 1989-07-27 | CRV detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0358641A true JPH0358641A (en) | 1991-03-13 |
| JP2682155B2 JP2682155B2 (en) | 1997-11-26 |
Family
ID=16328949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19470989A Expired - Lifetime JP2682155B2 (en) | 1989-07-27 | 1989-07-27 | CRV detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682155B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7548352B2 (en) | 2003-04-11 | 2009-06-16 | Ricoh Company, Limited | Illumination device, document reading device, adjusting device, and image forming apparatus |
-
1989
- 1989-07-27 JP JP19470989A patent/JP2682155B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7548352B2 (en) | 2003-04-11 | 2009-06-16 | Ricoh Company, Limited | Illumination device, document reading device, adjusting device, and image forming apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2682155B2 (en) | 1997-11-26 |
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