JPH0358446A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は分離溝による絶縁分離領域を有する半導体装置
の製造方法に関する。

［従来の技術コ 従来、分離構による絶縁分離領域を有する半導体装置の
製造方法においては、半導体基板上にエピタキシャル層
を成長させた後に、この基板表面に絶縁分離領域を形成
している。

第３図は従来の半導体装置の製造方法を示す断面図であ
る。

先ず、シリコン基板２１の表面上に埋込拡散層２２を形
成する。次に、この埋込拡散層２２上にエピタキシャル
層２ｅを成長させる。その後、この基板表面を選択的に
エッチングすることにより、埋込拡散層２２及びシリコ
ン基板２ｌに到達する深さの分離溝２３を形成する。そ
して、分離溝２３の表面を酸化して酸化膜２４を形成し
た後に、この分離溝２３内に絶縁物として、例えばポリ
シリコン領域２５を埋設する。このようにして、半導体
基板表面に所定の絶縁分離領域を形成している。

［発明が解決しようとする課題コ しかしながら、上述した従来の半導体装置の製造方法に
おいては、半導体基板表面の多層の領域（例えば、エピ
タキシャル層２６及び埋込拡散層２２）に亘って分離溝
２３を深くエッチングするため、サイドエッチングが発
生して分離溝２３の幅が大きくなり、半導体基板の集積
度が低下するという問題点がある。また、従来のように
深い分離満２３を形成する場合には、埋込絶縁物である
ポリシリコン領域２５内にボイドが発生することを避け
るために、若干のサイドエッチングにより分離溝２３を
テーパー形状にする必要がある。

更に、分離ｇｔ２　３のアスペクト比が大きいために、
ボリシリコ領域２５等の埋設方法においても、この埋込
材料のカバレッジ性、リフロー性及びリフロー温度等の
条件がプロセス的に制限されてしまうという問題点があ
る。

本発明はかかる問題点に鑑みてなされたものであって、
サイドエッチング及びボイドの発生を防止することがで
き、集積度を向上させることができる半導体装置の製造
方法を提供することを目的とする。

［課題を解決するための手段コ， 本発明に係る半導体装置の製造方法は、絶縁分離領域を
有する半導体装置の製造方法において、半導体基板表面
に第１の分ｍ　満を選択的に形戚する工程と、この第１
の分離溝内に絶縁物を埋設する工程と、前記半導体基板
表面上にエピタキシャル成長により第２層を形成する工
程と、この第２層に前記第１の分離溝に到達する第２の
分離溝を選択的に形成する工程と、この第２の分離構内
に絶縁物を埋設する工程とを有することを特徴とする。

［作用コ 本発明においては、半導体基板表面に第１の分離溝を形
成し、この第１の分離溝内に絶縁物を埋設することによ
り、絶縁分離領域の下層部を形成する。更に、この半導
体基板上にエピタキシャル成長させて第２層を形成した
後に、前記第１の分離溝の直上域の部分の第２層を選択
的にエッチングして、前記第１の分離溝に到達する第２
の分離溝を形成する。そして、この第２の分離溝内に絶
縁物を埋設することにより、絶縁分離領域の上層部を形
成する。このように、絶縁分離領域を２工程に分割して
形成しているため、１工程では絶縁分離領域を深く形成
する必要がないので、サイドエッチング及びボイドの発
生を抑制することができ、半導体装置の集積度を向上さ
せることができる。

また、絶縁物の埋設時にて分離溝のアスペクト比が小さ
いため、分離溝形成時のプロセス条件の制限を緩和して
その許容範囲を拡大することができる。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図（ａ）乃至（ｃ）は本発明の第ｌの実施例に係る
半導体装置の製造方法を工程順に示す断面図である。

先ず、第１図（ａ）に示すように、シリコン基板ｔの表
面上に厚さが例えば２μｍの埋込拡散層２を形成する。

次に、この基板表面を選択的にエッチングすることによ
り、シリコン基板１に到達して深さが例えば４μｍの分
離溝３を形成する。

そして、分離満３の表面を酸化して厚さが例えば５００
λの酸化膜４を形成した後に、この分離溝ｓ内に絶縁物
としてポリシリコン領域５を埋設する。

これにより、シリコン基板１の表面に絶縁分離領域の下
層部が形成される。

次に、第１図（ｂ）に示すように、このシリコン基板全
面にエピタキシャル成長させると、ポリシリコン領域５
の直上域にはポリシリコン層が成長し、埋込拡散層２の
上方にはエピタキシャル層が成長する。このようにして
、厚さが１．５μｍのエピタキシャル層６及びポリシリ
コン層７が形成される。

次に、第１図（Ｃ）に示すように、ポリシリコン層７を
選択的にエッチングして、ポリシリコン層５に到達して
深さが例えば１．８μｍの分離溝８を形成する。そして
、分離溝８の表面を酸化して厚さが例えば５００λの酸
化ＷＸ９を形成した後に、この分離溝８内にポリシリコ
ン領域１０を埋設する。これにより、絶縁分離領域の上
層部が形成される。

本実施例においては、分離溝３及び８の深さが夫々４μ
ｍ及び１．８μｍｈｆＵ＜形成することができるため、
半導体装置にサイドエッチング及びボイドが発生するこ
とを抑制することができる。

第２図（ａ）乃至（Ｃ）は本発明の第２の実施例に係る
半導体装置の製造方法を工程順に示す断面図である。こ
の第２の実施例は分離溝内の埋込材料をポリシリコンか
らＢＰＳＧ　（ホウ素とリンを高濃度で添加したシリコ
ン酸化物）に代えた点が第ｌの実施例と異なるので、第
１図と同一物には同一符号を付してその詳細な説明を省
略する。

第１図に示すように、分ｍｔｆｌｔ３の表面を酸化して
酸化膜４を形成した後に、分離溝３内にＢＰＳＧ領域５
ａを埋設する。次に、基板全面にエピタキシャル成長さ
せてエピタキシャル層６及びポリシリコン層７を形成し
た後に、ポリシリコン層７をエッチングして分ｉ１３　
ａ　８を形成する。そして、分離満８の表面を酸化した
後に、分離溝８内にＢＰＳＧ領域ｆｏａを埋設ナること
により絶縁分離領域を形成する。本実施例においても第
１の実施例と同様の効果が得られる。

［発明の効果］ 以上説明したように本発明によれば、半導体装置の絶縁
分離領域を２工程に分割して形成するから、１工程にて
形成すべき絶縁分離領域の深さを浅くすることができる
。このため、分離溝形成工程において半導体基板にサイ
ドエッチング及びボイドが発生することを抑制できる。

これにより、半導体装置の集積度をより一層向上させる
ことができる。

また、分離溝のアスベクト比を小さくすることができる
ため、分離溝形成時のプロセス条件の制限が緩和されて
許容範囲が拡大し、半導体装置を効率良く製造すること
ができる。

【図面の簡単な説明】

第１図（ａ）乃至（ｃ）は本発明の第１の実施例に係る
半導体装置の製造方法を工程順に示す断面図、第２図（
ａ）乃至（Ｃ）は本発明の第２の実施例に係る半導体装
置の製造方法を工程順に示す断面図、第３図は従来の半
導体装置の製造方法を示す断面図である。 １，２１；シリコン基板、２．２２；埋込拡散層、３，
８，２３；分離溝、４，９．２４；酸化膜、５．１０，
２５；ボリシリコン領域、５ａ，１０ａ；ＢＰＳＧ領域
、６，２６；エピタキシャル層、７；ポリシリコン層

Claims (1)

【特許請求の範囲】
1. （１）絶縁分離領域を有する半導体装置の製造方法にお
   いて、半導体基板表面に第１の分離溝を選択的に形成す
   る工程と、この第１の分離溝内に絶縁物を埋設する工程
   と、前記半導体基板表面上にエピタキシャル成長により
   第２層を形成する工程と、この第２層に前記第１の分離
   溝に到達する第２の分離溝を選択的に形成する工程と、
   この第２の分離溝内に絶縁物を埋設する工程とを有する
   ことを特徴とする半導体装置の製造方法。