JPH0354914A - 駆動用半導体集積回路装置 - Google Patents
駆動用半導体集積回路装置Info
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- JPH0354914A JPH0354914A JP19109689A JP19109689A JPH0354914A JP H0354914 A JPH0354914 A JP H0354914A JP 19109689 A JP19109689 A JP 19109689A JP 19109689 A JP19109689 A JP 19109689A JP H0354914 A JPH0354914 A JP H0354914A
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- channel fet
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- fet
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000009189 diving Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 2
- 101150073536 FET3 gene Proteins 0.000 description 1
- 101150015217 FET4 gene Proteins 0.000 description 1
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は例えばプラズマディスプレイ,ELデイスプレ
イ等の発光素子の複数個を駆動する(つまり多出力の)
駆動用半導体集積回路装置に関する なお以下、半導体集積回路装置をICとも略記する。ま
た各図において同一の符号は同一もしくは相当部分を示
す。
イ等の発光素子の複数個を駆動する(つまり多出力の)
駆動用半導体集積回路装置に関する なお以下、半導体集積回路装置をICとも略記する。ま
た各図において同一の符号は同一もしくは相当部分を示
す。
第4図はプラズマディスプレイ(PDPとも略記する)
を駆動するICIOの概略構或を示すブロック図である
。同図において20は直列の画像信号を並列の信号に変
換するためのnbitのシフトレジスタ回路、30はそ
の並列データを一時記憶するためのnbitのラッチ回
路、40はそのデータに従ってプラズマディスプレイを
駆動するnbitの出力回路である。
を駆動するICIOの概略構或を示すブロック図である
。同図において20は直列の画像信号を並列の信号に変
換するためのnbitのシフトレジスタ回路、30はそ
の並列データを一時記憶するためのnbitのラッチ回
路、40はそのデータに従ってプラズマディスプレイを
駆動するnbitの出力回路である。
しかしながら第4図のような駆動ICIOで、大画面の
プラズマディスプレイ、例えば640 X400ドット
(12インチ相当)のパネルを駆動する場合には、デー
タ(Y)側で640 b i t分の鈎bit別の駆動
出力回路が同時にスイッチング動作を行い、そのスイッ
チング電流は数10mA/bitX640 b i t
で数A相当流れる。この電流が電源および接地配線の電
圧降下によるノイズとして発生し、ロジックの誤動作が
生じる問題があった。 そこでこの発明は、大画面でのプラズマディスプレイの
スイッチングノイズを低減させ、ロジックの誤動作を発
生させない多出力の駆動用半導体集積回路装置を提供す
ることを課題する。
プラズマディスプレイ、例えば640 X400ドット
(12インチ相当)のパネルを駆動する場合には、デー
タ(Y)側で640 b i t分の鈎bit別の駆動
出力回路が同時にスイッチング動作を行い、そのスイッ
チング電流は数10mA/bitX640 b i t
で数A相当流れる。この電流が電源および接地配線の電
圧降下によるノイズとして発生し、ロジックの誤動作が
生じる問題があった。 そこでこの発明は、大画面でのプラズマディスプレイの
スイッチングノイズを低減させ、ロジックの誤動作を発
生させない多出力の駆動用半導体集積回路装置を提供す
ることを課題する。
前記の課題を解決するために本発明の装置は、r直流電
源の正極端子(100など)と出力端子(500など)
との間を開閉する第1のNチャンネルFET(3など)
と、前記出力端子と前記直流電源の負極端子(接地端子
200など)との間を開閉する第2のNチャンネルFE
T (4など)と、前記直流電源の正極端子と前記第1
のNチャンネルFETのゲートとの間を開閉するPチャ
ンネルFET (2など)と、 一端が前記直流電源の正極端子に接続され、他端が第3
のNチャンネルFET (1など)を介して前記直流電
源の負極端子に接続され、かつ分圧点が前記Pチャンネ
ルFETのゲートに接続された分圧抵抗(レベルシフト
用抵抗Rl,R2など)と、を備え、 前記第2および第3のNチャンネルFETの各ゲートに
それぞれ互に逆相の駆動信号を人力し、前記出力端子と
前記直流電源の負極間に接続された負荷を駆動する単位
駆動回路を、さらに複数個備えてなる駆動用半導体集積
回路装置において、前記分圧抵抗の分圧比(ρなど)を
、前記単位駆動回路のlまたは複数個毎に変えるように
』するものとする。
源の正極端子(100など)と出力端子(500など)
との間を開閉する第1のNチャンネルFET(3など)
と、前記出力端子と前記直流電源の負極端子(接地端子
200など)との間を開閉する第2のNチャンネルFE
T (4など)と、前記直流電源の正極端子と前記第1
のNチャンネルFETのゲートとの間を開閉するPチャ
ンネルFET (2など)と、 一端が前記直流電源の正極端子に接続され、他端が第3
のNチャンネルFET (1など)を介して前記直流電
源の負極端子に接続され、かつ分圧点が前記Pチャンネ
ルFETのゲートに接続された分圧抵抗(レベルシフト
用抵抗Rl,R2など)と、を備え、 前記第2および第3のNチャンネルFETの各ゲートに
それぞれ互に逆相の駆動信号を人力し、前記出力端子と
前記直流電源の負極間に接続された負荷を駆動する単位
駆動回路を、さらに複数個備えてなる駆動用半導体集積
回路装置において、前記分圧抵抗の分圧比(ρなど)を
、前記単位駆動回路のlまたは複数個毎に変えるように
』するものとする。
分圧抵抗の分圧比によってPチャンネルFETのゲート
駆動電圧が変わり、これにより、このPチャンネルFE
Tによって駆動される第1のNチャンネルFETの立上
り速度が変化する。 従って1つのIC内の単位駆動回路別またはそのグルー
プ別に前記抵抗分圧比を分散設定することにより、この
ICの負荷への全駆動電流の立上りの峻度が緩和されス
イッチングノイズが抑制される。
駆動電圧が変わり、これにより、このPチャンネルFE
Tによって駆動される第1のNチャンネルFETの立上
り速度が変化する。 従って1つのIC内の単位駆動回路別またはそのグルー
プ別に前記抵抗分圧比を分散設定することにより、この
ICの負荷への全駆動電流の立上りの峻度が緩和されス
イッチングノイズが抑制される。
以下第1図ないし第3図を用いて本発明の実施例を説明
する。第1図は本発明を用いたプラズマ・ディスプレイ
駆動用ICの駆動出力回路の1bit分(つまり単位駆
動回路)の構或を示したものである。同図において1,
3.4はNチャンネルFET,2はPチャンネルFET
、5は電流制限抵抗、6はスピードアップ抵抗、7は短
絡電流防止用ダイオード、RLR2はレベルシフト用の
抵抗、100は直流電源正極端子としての電源端子、2
00は直流電源負極端子としての接地端子、300及び
400は入力端子、500は出力端子、600はプラズ
マディスプレイの放電管である。 ここで動作を簡単に説明すると、電源端子100及び接
地端子200の間に直流の高電圧100〜200■が加
えられる。入力端子300及び400には互に逆相の入
力信号電圧が加えられる。例えば入力端子300に高電
位,人力端子400に低電位の入力信号電圧が加えられ
た場合、NチャンネルFET4は導通し、Nチャンネル
FETIは、しゃ断する。 NチャンネルFETIがしゃ断すると、抵抗R2を介し
接続されたPチャンネルFET2のゲー1・電位は抵抗
R1によって電源端子100と同電位となり、Pチャン
ネルFET2はしゃ断する。このPチャンネルFET2
のしゃ断により、そのドレインに接続された抵抗5には
、電流は流れない。 他方、導通しているNチャンネルFET4のドレインは
Nチャン不ルFET3のゲートに接続されており、Nチ
ャンネルFET3のゲート電位は低電位となり、Nチャ
ンネルFET3はしゃ断する。 またNチャンネルFET4のドレインはグイオード7を
介し出力端子500に接続されている。この場合、Nチ
ャンネルFET3はしゃ断状態、NチャンネルFET4
は導通状態であるから、出力端子500は低電位となる
。 次に人力端子300が低電位,入力端子400が高電位
の場合、NチャンネルFET4はしゃ断し、Nチャンネ
ルFETIは導通ずる。この結果、PチャンネルFET
2は抵抗Rl,R2によって分圧比Rl / (Rl
+R2)で分圧された電源の電位がそのゲートに印加さ
れ、導通する。そして抵抗5および6を介してプラズマ
ディスプレイの放電管600に電流が流れる。この結果
、NチャンネルFET3のゲートとソース間に電圧が発
生し、NチャンネルFET3が導通し、さらに放電管6
00を充電し、出力端子500は高電位となる。以上が
第工図の回路動作の概要である。 第2図はレベルシフト回路の抵抗の比 ρ三Rl / (Rl +R2) を変えた場合のPチャンネルFET2の出力特性(即ち
ドレイン電流lDS対ドレイン・ソース電圧VDS特性
)を示したものであり、抵抗比ρを大きくするとドレイ
ン電流fDsは増大する。 次に第3図は、出力端子500の出力電圧Doの立上り
波形を第2図の抵抗比ρをパラメータとして示したもの
で抵抗比ρを大きくすると立上り時間は早くなり、逆に
抵抗比ρを小さくすると遅くなる。これはPチャンネル
FET2のドレイン電流IDSの大小によって抵抗6の
両端に発生する電圧、すなわちNチャンネルFET3の
しきい値電圧に到達する時間が異なるためである。 ここで例えば32〜80bit分の出力を1チップにし
た集積回路の場合、bit毎の駆動出力回路の抵抗比ρ
を変えることにより、各bit毎の出力電圧(電流)の
立上り時間を可変することが可能となる。
する。第1図は本発明を用いたプラズマ・ディスプレイ
駆動用ICの駆動出力回路の1bit分(つまり単位駆
動回路)の構或を示したものである。同図において1,
3.4はNチャンネルFET,2はPチャンネルFET
、5は電流制限抵抗、6はスピードアップ抵抗、7は短
絡電流防止用ダイオード、RLR2はレベルシフト用の
抵抗、100は直流電源正極端子としての電源端子、2
00は直流電源負極端子としての接地端子、300及び
400は入力端子、500は出力端子、600はプラズ
マディスプレイの放電管である。 ここで動作を簡単に説明すると、電源端子100及び接
地端子200の間に直流の高電圧100〜200■が加
えられる。入力端子300及び400には互に逆相の入
力信号電圧が加えられる。例えば入力端子300に高電
位,人力端子400に低電位の入力信号電圧が加えられ
た場合、NチャンネルFET4は導通し、Nチャンネル
FETIは、しゃ断する。 NチャンネルFETIがしゃ断すると、抵抗R2を介し
接続されたPチャンネルFET2のゲー1・電位は抵抗
R1によって電源端子100と同電位となり、Pチャン
ネルFET2はしゃ断する。このPチャンネルFET2
のしゃ断により、そのドレインに接続された抵抗5には
、電流は流れない。 他方、導通しているNチャンネルFET4のドレインは
Nチャン不ルFET3のゲートに接続されており、Nチ
ャンネルFET3のゲート電位は低電位となり、Nチャ
ンネルFET3はしゃ断する。 またNチャンネルFET4のドレインはグイオード7を
介し出力端子500に接続されている。この場合、Nチ
ャンネルFET3はしゃ断状態、NチャンネルFET4
は導通状態であるから、出力端子500は低電位となる
。 次に人力端子300が低電位,入力端子400が高電位
の場合、NチャンネルFET4はしゃ断し、Nチャンネ
ルFETIは導通ずる。この結果、PチャンネルFET
2は抵抗Rl,R2によって分圧比Rl / (Rl
+R2)で分圧された電源の電位がそのゲートに印加さ
れ、導通する。そして抵抗5および6を介してプラズマ
ディスプレイの放電管600に電流が流れる。この結果
、NチャンネルFET3のゲートとソース間に電圧が発
生し、NチャンネルFET3が導通し、さらに放電管6
00を充電し、出力端子500は高電位となる。以上が
第工図の回路動作の概要である。 第2図はレベルシフト回路の抵抗の比 ρ三Rl / (Rl +R2) を変えた場合のPチャンネルFET2の出力特性(即ち
ドレイン電流lDS対ドレイン・ソース電圧VDS特性
)を示したものであり、抵抗比ρを大きくするとドレイ
ン電流fDsは増大する。 次に第3図は、出力端子500の出力電圧Doの立上り
波形を第2図の抵抗比ρをパラメータとして示したもの
で抵抗比ρを大きくすると立上り時間は早くなり、逆に
抵抗比ρを小さくすると遅くなる。これはPチャンネル
FET2のドレイン電流IDSの大小によって抵抗6の
両端に発生する電圧、すなわちNチャンネルFET3の
しきい値電圧に到達する時間が異なるためである。 ここで例えば32〜80bit分の出力を1チップにし
た集積回路の場合、bit毎の駆動出力回路の抵抗比ρ
を変えることにより、各bit毎の出力電圧(電流)の
立上り時間を可変することが可能となる。
本発明によれば、直流電源の正極端子100と出力端子
500との間を開閉するNチャンネルFET3と、前記
出力端子500と前記直流電源の負極端子としての接地
端子200との間を開閉するNチャンネルFET4と、 前記直流電源の正極端子100と前記NチャンネルFE
T3のゲートとの間を開閉するPチャンネルFET2と
、 一端が前記直流電源の正極端子100に接続され、他端
がNチャンネルFE’[を介して前記直流電源の負極端
子200に接続され、かつ分圧点が前記PチャンネルF
E72のゲートに接続された分圧抵抗としてのレベルシ
フト用抵抗Rl,R2と、を備え、 前記NチャンネルFET4および1の各ゲートとしての
入力端子300および400にそれぞれ互に逆相の駆動
信号を入力し、前記出力端子500と前記直流電源の負
極200間に接続された負荷としての放電管600など
を駆動する単位駆動回路を、さらに複数個備えてなる駆
動用半導体集積回路装置において、 前記分圧抵抗Rl,R2の分圧比ρを、前記単位駆動回
路のlまたは複数個毎に変えるようにしたので、 ディスプレイ駆動出力電圧(電流)の立上り時間を分散
させ、このときに発生するスイッチングノイズを低減す
ることができる。
500との間を開閉するNチャンネルFET3と、前記
出力端子500と前記直流電源の負極端子としての接地
端子200との間を開閉するNチャンネルFET4と、 前記直流電源の正極端子100と前記NチャンネルFE
T3のゲートとの間を開閉するPチャンネルFET2と
、 一端が前記直流電源の正極端子100に接続され、他端
がNチャンネルFE’[を介して前記直流電源の負極端
子200に接続され、かつ分圧点が前記PチャンネルF
E72のゲートに接続された分圧抵抗としてのレベルシ
フト用抵抗Rl,R2と、を備え、 前記NチャンネルFET4および1の各ゲートとしての
入力端子300および400にそれぞれ互に逆相の駆動
信号を入力し、前記出力端子500と前記直流電源の負
極200間に接続された負荷としての放電管600など
を駆動する単位駆動回路を、さらに複数個備えてなる駆
動用半導体集積回路装置において、 前記分圧抵抗Rl,R2の分圧比ρを、前記単位駆動回
路のlまたは複数個毎に変えるようにしたので、 ディスプレイ駆動出力電圧(電流)の立上り時間を分散
させ、このときに発生するスイッチングノイズを低減す
ることができる。
第1図は、本発明の一実施例としての回路図、第2図は
第1図で用いたPチャンネルFETの出力特性図、 第3図は第1図のレヘルシフト抵抗の分圧比を変えた場
合の駆動出力電圧の立上り波形を示す図、第4図は、一
般的なプラズマディスプレイ駆動ICの概略構或を示す
ブロック図である。 1,3,47NチャンネルFET,2:PチャンネルF
ET、5:電流制限抵抗、6:スピードアップ抵抗、7
:ダイオード、Rl,R2 :レベルシフト用抵抗、
100:電源端子、200 :接地端子、300,4
00 :人力端子、500 :出力端子、600
:放電管、ρ:抵抗比、Do :ディスプレイ出力電
圧。 電源瑞子 ト゛レイン・ソース電,圧一 VDS オ 2 図
第1図で用いたPチャンネルFETの出力特性図、 第3図は第1図のレヘルシフト抵抗の分圧比を変えた場
合の駆動出力電圧の立上り波形を示す図、第4図は、一
般的なプラズマディスプレイ駆動ICの概略構或を示す
ブロック図である。 1,3,47NチャンネルFET,2:PチャンネルF
ET、5:電流制限抵抗、6:スピードアップ抵抗、7
:ダイオード、Rl,R2 :レベルシフト用抵抗、
100:電源端子、200 :接地端子、300,4
00 :人力端子、500 :出力端子、600
:放電管、ρ:抵抗比、Do :ディスプレイ出力電
圧。 電源瑞子 ト゛レイン・ソース電,圧一 VDS オ 2 図
Claims (1)
- 【特許請求の範囲】 1)直流電源の正極端子と出力端子との間を開閉する第
1のNチャンネルFETと、前記出力端子と前記直流電
源の負極端子との間を開閉する第2のNチャンネルFE
Tと、 前記直流電源の正極端子と前記第1のNチャンネルFE
Tのゲートとの間を開閉するPチャンネルFETと、 一端が前記直流電源の正極端子に接続され、他端が第3
のNチャンネルFETを介して前記直流電源の負極端子
に接続され、かつ分圧点が前記PチャンネルFETのゲ
ートに接続された分圧抵抗と、を備え、 前記第2および第3のNチャンネルFETの各ゲートに
それぞれ互に逆相の駆動信号を入力し、前記出力端子と
前記直流電源の負極間に接続された負荷を駆動する単位
駆動回路を、さらに複数個備えてなる駆動用半導体集積
回路装置において、前記分圧抵抗の分圧比を、前記単位
駆動回路の1または複数個毎に変えるようにしたことを
特徴とする駆動用半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19109689A JPH0354914A (ja) | 1989-07-24 | 1989-07-24 | 駆動用半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19109689A JPH0354914A (ja) | 1989-07-24 | 1989-07-24 | 駆動用半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0354914A true JPH0354914A (ja) | 1991-03-08 |
Family
ID=16268791
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19109689A Pending JPH0354914A (ja) | 1989-07-24 | 1989-07-24 | 駆動用半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0354914A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000307406A (ja) * | 1999-04-22 | 2000-11-02 | Denso Corp | 負荷駆動回路 |
JP2008512508A (ja) * | 2004-09-03 | 2008-04-24 | サン・コーク・カンパニー | コークス炉の回転クサビ式扉ラッチ |
-
1989
- 1989-07-24 JP JP19109689A patent/JPH0354914A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000307406A (ja) * | 1999-04-22 | 2000-11-02 | Denso Corp | 負荷駆動回路 |
JP2008512508A (ja) * | 2004-09-03 | 2008-04-24 | サン・コーク・カンパニー | コークス炉の回転クサビ式扉ラッチ |
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