JPH0353815B2

JPH0353815B2 -

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Publication number: JPH0353815B2
Application number: JP7770285A
Authority: JP
Priority date: 1985-04-12
Filing date: 1985-04-12
Publication date: 1991-08-16
Also published as: JPS61237521A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、情報をデジタル化して通信または
記録等を行う際に用いられる誤り訂正符号の符号
化・復号化回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an encoding/decoding circuit for error correction codes used when digitizing information for communication or recording.

〔従来の技術〕[Conventional technology]

デジタル情報を伝送したり記録する場合には必
ず受信または再生時に誤りが混入した情報が得ら
れると考えるのが一般的であり、混入した誤りで
システムが誤動作しないように送信、または記録
する際に誤り訂正符号を用いることが多い。 It is common to think that when transmitting or recording digital information, information containing errors will always be obtained during reception or playback. Error correction codes are often used.

従来のこの種装置として第５図に示すものがあ
つた。第５図は従来技術を用いた誤り訂正符号の
１つである２重誤り訂正BCH（ボーズ・チヨドー
リ・オツケンジム）符号の符号化・復号化回路の
ブロツク図で、図において、１は符号化される情
報入力端子、２は前記情報入力端子１から入力さ
れた情報が符号化回路１００において符号化され
て出力される符号語出力端子、３は前記符号語出
力端子２から出力された符号語が通信路または記
録された後に再生された受信語入力端子、４は受
信語入力端子３から入力された受信語が復号化回
路１１０で復号化された情報の出力端子、５は復
号化する際の遅延を吸収する遅延回路１２０への
遅延回路入力線、６は遅延回路出力線、７は受信
信号から生成されるシンドロームから誤り位置情
報の格納されているROM１３０，１４０を索表
するためのROMアドレス入力、８は前記ROM
アドレス入力７で入力されたROMアドレス（つ
まり、シンドローム）から索表により求められた
誤り位置情報のROMアドレス出力である。 A conventional device of this type is shown in FIG. Figure 5 is a block diagram of an encoding/decoding circuit for a double error correction BCH (Bose-Chiyodori-Otsukenjim) code, which is one of the error correction codes using conventional technology. 2 is a code word output terminal from which the information inputted from the information input terminal 1 is encoded in the encoding circuit 100 and outputted; 3 is a code word output terminal from which the code word output from the code word output terminal 2 is output. A communication channel or a received word input terminal which is reproduced after being recorded; 4 is an output terminal for information obtained by decoding the received word inputted from the received word input terminal 3 in the decoding circuit 110; 5 is an output terminal used for decoding; A delay circuit input line to the delay circuit 120 that absorbs the delay, 6 a delay circuit output line, 7 a ROM address for searching the ROMs 130 and 140 storing error position information from the syndrome generated from the received signal. Input, 8 is the ROM
This is the ROM address output of the error position information obtained from the ROM address (that is, the syndrome) input at the address input 7 using the lookup table.

また、第６図は前記第５図の従来の符号化回路
１００の具体的回路図の例で、図において、９は
１単位時間の遅延回路、１０は１ビツトの２を法
とする加算器（具体的には排他的論理和回路）、
１１は前記１単位時間の遅延回路９、加算器１０
によつて構成される線形帰還シフトレジスタ回路
の帰還路をゲート制御回路１５０によつて制御す
るゲート回路、１２は符号語出力端子２に出力す
る情報を選択するセレクト回路である。また、第
７図は第５図に示した従来の復号化回路１１０に
含まれるシンドローム生成回路の一部で、１３は
シンドロームを並列に出力する出力端子である。
復号化回路１１０には同様の回路がもう１つ存在
している。すなわち、第８図は、誤り位置を求め
る部分の概念図で、第７図および第７図と同様の
シンドローム生成回路の入力アドレスとして誤り
位置を格納しているROM１３０，１４０に与え
ることで、出力に誤り位置を得ている。 FIG. 6 is an example of a specific circuit diagram of the conventional encoding circuit 100 shown in FIG. (specifically exclusive OR circuit),
11 is the one unit time delay circuit 9 and an adder 10;
A gate control circuit 150 controls the feedback path of a linear feedback shift register circuit constituted by the following. 12 is a select circuit that selects information to be output to the code word output terminal 2. Further, FIG. 7 shows a part of a syndrome generation circuit included in the conventional decoding circuit 110 shown in FIG. 5, and 13 is an output terminal that outputs syndromes in parallel.
There is another similar circuit in decoding circuit 110. That is, FIG. 8 is a conceptual diagram of the part for determining the error location. By giving the error location as an input address to the ROM 130, 140 storing the error location as the input address of the syndrome generation circuit similar to FIGS. I am getting the wrong position.

次に符号化回路の動作について説明する。ま
ず、ゲート回路１１を閉じセレクタ回路１２をt₂
側に切り換えて情報入力端子１より符号化すべき
情報を所定のビツト数入力し、ゲート回路１１を
通して線形帰還シフトレジスタ回路２００（以
下、LFSR回路と略する。）に入力し検査ビツト
を生成しながら符号語出力端子２より出力する。
そして所定のビツト数の入力が終了するとゲート
回路１１を開きセレクト回路１２をt₁側に切り換
えて、LFSR回路２００中の検査ビツトを符号語
出力端子２より出力する。 Next, the operation of the encoding circuit will be explained. First, close the gate circuit 11 and switch the selector circuit 12 to t ₂
A predetermined number of bits of information to be encoded are input from the information input terminal 1, and inputted to the linear feedback shift register circuit 200 (hereinafter abbreviated as LFSR circuit) through the gate circuit 11, while generating check bits. Output from code word output terminal 2.
When a predetermined number of bits have been input, the gate circuit 11 is opened, the select circuit 12 is switched to the _t1 side, and the check bits in the LFSR circuit 200 are output from the code word output terminal 2.

続いて復号化回路１１０の動作について説明す
る。受信語を受信語入力端子３を通して、第６図
のLFSR回路２００よりなるシンドローム生成回
路に入力しシンドロームを生成しながら遅延回路
入力線５を通して遅延回路１２０に出力する。そ
して、受信語の全ビツトを入力し終ると出力端子
１３よりLFSR回路２００の内容を並列に取り出
す。ここで、一方のシンドローム生成回路のビツ
ト列をS〓₁とし、他のビツト列をS〓₃とする。次い
で、２組のビツト列S〓₁とS〓₃をアドレスとして
ROMアドレス入力７のアドレス線を通して誤り
位置情報を格納したROM１３０，１４０にビツ
ト列情報を与え格納されている誤り位置情報を
ROMアドレス出力線８を通して受信し、その情
報に基づいて遅延回路１２０に書き込まれた受信
語を入力線６を通じて逐次読み出しながら訂正し
情報出力端子４を通して出力する。 Next, the operation of the decoding circuit 110 will be explained. The received word is input through the received word input terminal 3 to a syndrome generation circuit consisting of the LFSR circuit 200 in FIG. 6, and is output to the delay circuit 120 through the delay circuit input line 5 while generating a syndrome. When all bits of the received word have been input, the contents of the LFSR circuit 200 are taken out in parallel from the output terminal 13. Here, let the bit string of one syndrome generation circuit be _S〓1 , and the other bit string be _S〓3 . Next, use the two bit strings S〓 ₁ and S〓 ₃ as addresses.
Bit string information is applied to the ROMs 130 and 140 that store the error position information through the address line of the ROM address input 7, and the stored error position information is read out.
The received words are received through the ROM address output line 8 and written into the delay circuit 120 based on the information, and are read out sequentially through the input line 6 and corrected, and then outputted through the information output terminal 4.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来の誤り訂正符号の符号化・復号化回路は以
上のように構成されているので、第６図および第
７図のLFSR回路の帰還路が固定されており、用
いる符号を変更すると新たにLFSR回路を作り直
すことが必要となる。また、第７図に示すシンド
ローム生成回路の段数をｂ段とすれば誤り位置情
報を格納するROMは2^2b×ｂビツトの容量の
ROMが２組必要となるなどの問題点があつた。 Since the conventional error correction code encoding/decoding circuit is configured as described above, the feedback path of the LFSR circuit in Figs. 6 and 7 is fixed, and when the code used is changed, a new LFSR is generated. It will be necessary to rebuild the circuit. Furthermore, if the number of stages of the syndrome generation circuit shown in Fig. 7 is b stages, the ROM for storing error position information has a capacity of ^22b × b bits.
There were problems such as the need for two sets of ROMs.

この発明は上記のような問題点を解消するため
になされたもので、符号長の異なる符号を符号
化・復号化できるようにするとともに、必要とす
るROMの容量も４×（2^b×ｂ）のROMが１組あ
れば誤り位置情報を求めることができる誤り訂正
符号の符号化・復号化回路を得ることを目的とす
る。 This invention was made in order to solve the above-mentioned problems. It enables codes with different code lengths to be encoded and decoded, and the required ROM capacity is reduced to 4 x (2 ^b x b ) The object of the present invention is to obtain an encoding/decoding circuit for an error correction code that can obtain error position information with one set of ROMs.

〔問題点を解決するための手段〕[Means for solving problems]

この発明に係る誤り訂正符号の符号化・復号化
回路は、用いる符号を選択するための入力手段を
設け、その入力手段に従つて符号化およびシンド
ローム生成のためのLFSR回路の帰還路を制御す
る機構を有し、生成されたシンドロームに関する
指数情報と誤り位置の情報を格納したROMを備
えるとともに、ROMのアドレス制御回路および
シンドロームに関する指数情報を扱う演算回路を
設けたものである。 The error correction code encoding/decoding circuit according to the present invention is provided with an input means for selecting the code to be used, and controls the feedback path of the LFSR circuit for encoding and syndrome generation according to the input means. The system is equipped with a ROM that stores index information regarding generated syndromes and error position information, as well as an address control circuit for the ROM and an arithmetic circuit that handles index information regarding the syndrome.

〔作用〕[Effect]

この発明においては、用いる符号を選択するた
めの入力信号によりLFSR回路の段数と帰還路の
位置が切り替えられるようにし、対応する符号の
符号語、あるいはシンドロームを生成する。ま
た、シンドロームのパターンを数値情報に変換
し、演算回路で演算を行なうことで必要とする
ROMの容量を小さくすることができる。 In this invention, the number of stages of the LFSR circuit and the position of the feedback path are switched by an input signal for selecting the code to be used, and a code word or syndrome of the corresponding code is generated. In addition, by converting the syndrome pattern into numerical information and performing calculations on the arithmetic circuit,
ROM capacity can be reduced.

〔実施例〕〔Example〕

以下、この発明の一実施例を図について説明す
る。図中、第５図と同一の部分は同一の符号をも
つて図示した第１図において、１４は符号選択信
号の入力端子である。また、第２図は前記第１図
の符号化回路１００の回路図であり、１５〜２７
は符号選択信号の入力端子１４から入力された符
号選択信号に従つてゲート制御回路１５０によつ
て制御されるセレクタ回路（段数及び帰還路を切
り換えるゲート）である。第３図は従来例の第７
図に相当するシンドローム生成回路の１つで、２
８〜３７は前記符号選択信号の入力端子１４から
入力される符号選択信号によりゲート制御回路１
５０から制御されるセレクト回路（段数及び帰還
路を切り換えるゲート）である。更に第４図は第
１図の復号化回路１００における誤り位置を求め
るための演算回路である。第４図において、３８
は前記第３図の出力端子１３から並列に出力され
るシンドロームのパターンをラツチするレジスタ
回路、３９は第３図と同様にして構成されるもう
１つのシンドローム生成回路により出力されるシ
ンドロームのパターンをラツチするレジスタ回
路、４０及び４１は誤り位置を計算する際にその
途中結果と最終結果を保持するレジスタ回路、４
２は法を2^b−１とする加算器、４３は複数器、４
４は正規化されたシンドロームをROM１３０の
ROMアドレス入力線７へ供給するための中継用
のレジスタ回路で、４５は前記の加算器４２、複
数器４３、レジスタ回路４０，４１，４４および
ROMアドレス出力８を相互に接続するためのデ
ータバス、４６は求められた誤り位置の情報を外
部へ出力するためのデータ線である。 An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, the same parts as in FIG. 5 are designated by the same reference numerals, and 14 is an input terminal for a code selection signal. FIG. 2 is a circuit diagram of the encoding circuit 100 shown in FIG.
is a selector circuit (a gate that switches the number of stages and the feedback path) controlled by the gate control circuit 150 in accordance with the code selection signal inputted from the code selection signal input terminal 14. Figure 3 shows the seventh example of the conventional example.
One of the syndrome generation circuits shown in the figure, 2
8 to 37, gate control circuits 1
50 (gate for switching the number of stages and feedback path). Furthermore, FIG. 4 shows an arithmetic circuit for determining the error position in the decoding circuit 100 of FIG. In Figure 4, 38
3 is a register circuit that latches the syndrome patterns output in parallel from the output terminal 13 in FIG. Register circuits 40 and 41 to latch, register circuits 40 and 41 to hold intermediate results and final results when calculating error positions;
2 is an adder whose modulus is 2 ^b −1, 43 is a plurality unit, 4
4 is the normalized syndrome of ROM130.
45 is a relay register circuit for supplying to the ROM address input line 7, and numeral 45 connects the adder 42, plurality unit 43, register circuits 40, 41, 44, and
A data bus 46 is used to connect the ROM address outputs 8 to each other, and a data line 46 is used to output information on the determined error position to the outside.

次にこの発明の動作について説明する。まず、
符号選択信号の入力端子１４より符号選択信号を
入力し、その入力信号をデコードすることで、ゲ
ート１５〜２７を制御し所定の符号に対する線形
帰還シフトレジスタ回路２００を形成する。例え
ば、255、239ビツトの２重誤り訂正BCH符号に
対しては、ゲート１５，２０，２２，２３，２
４，２６，２７を帰還路側へ、ゲート１６，１
７，１８，１９，２１，２２，２５は遅延回路側
へ切り換えて符号化回路が形成されている。ま
ず、データを符号化する際には、ゲート１１を閉
じ、ゲート１２をt₁側へ切り換え、情報入力端子
１より符号化すべき情報を入力し、符号語出力端
子２より出力すると同時に線形帰還シフトレジス
タへ入力する。次に2^b−（2b）−１ビツト分（例え
ば239ビツト）を読み込むと、その後でゲート１
１を開き、ゲート１２をt₂側へ倒し、シフトレジ
スタの内容を逐次端子１２より出力する。そし
て、全体として２重誤り訂正BCH符号の符号語
を生成する。 Next, the operation of this invention will be explained. first,
A code selection signal is inputted from the code selection signal input terminal 14 and the input signal is decoded to control the gates 15 to 27 and form a linear feedback shift register circuit 200 for a predetermined code. For example, for a 255, 239-bit double error correction BCH code, gates 15, 20, 22, 23, 2
4, 26, 27 to the return road side, gates 16, 1
7, 18, 19, 21, 22, and 25 are switched to the delay circuit side to form an encoding circuit. First, when encoding data, close the gate 11, switch the gate 12 to the _t1 side, input the information to be encoded from the information input terminal 1, output it from the code word output terminal 2, and at the same time shift the linear feedback shift. Input to register. Next, read 2 ^b - (2b) - 1 bits (for example, 239 bits), and then gate 1
1 is opened, the gate 12 is pushed to the _t2 side, and the contents of the shift register are sequentially output from the terminal 12. Then, a code word of a double error correction BCH code is generated as a whole.

次に復号化回路１１０の動作について説明す
る。まず、符号選択信号の入力端子１４から入力
される符号選択信号をデコードし、第３図および
第３図と同様にして構成されるシンドローム生成
回路のゲートを制御し、対応する符号のシンドロ
ーム生成回路を形成する。先述の例では、第３図
のゲート２８，２９，３０を帰還路側へ、ゲート
３１を遅延回路側へ、ゲート３２，３３を各々
t₃，t₅側へ、ゲート３４をt₈側へ切り換え、ゲー
ト３５，３６を閉じ、ゲート３７を開くことで対
応する符号のシンドローム生成回路を形成してお
き、受信語入力端子３から２つのシンドローム回
路および遅延用のRAMへデータを読み込む。受
信語を2^b−１ビツト分入力し終るとシンドローム
生成回路の各レジスタの内容がその受信語の状態
を示すシンドロームとして残る。そして、２つの
シンドロームの状態が共に全部零であれば誤りな
しと判定する。全部零でなければ第４図のシンド
ロームのレジスタ回路３８，３９へその内容をロ
ードする。シンドロームのパターンは各々有限体
の元をｂビツトの２進のベクトルで表現したもの
と考えることができ、しかも各元は有限体の原始
元を累乗したものとなつているので、各シンドロ
ームのパターンを原始元の累乗の形で表現したと
きの指数の形に変換（指数表現変換回路機構）す
る。つまり、各シンドロームのパターンをS〓₁，S〓₃
とすれば、各パターンは有限体の原始元αを用い
て、 S〓₁＝αⁱ S〓₃＝α^j と書くことができるので、レジスタ回路３８，３
９の内容をアドレスとして、ROM内にｉ、ｊを
格納しておくことにより、 S〓₁→ｉ S〓₃→ｊの形に変換し、データ線８を通して、各々レジス
タ回路４０，４１に格納する。次に、加算器４２
を用いて、レジスタ４０の内容を３倍し、補数器
４３により−3iを求め、再び加算器４２を用いて
レジスタ４１の内容を加えて、ｊ−3iを求め（演
算回路機構）、これを中継用のレジスタ回路４４
へ格納する。この中継用のレジスタ回路４４の内
容は、シンドロームを正規化したものと考えるこ
とができる。次にこのレジスタ４４の内容を
ROMのアドレスとしてアドレス線７を通して
ROMに与えあらかじめ格納しておいた正規化さ
れたシンドロームに対する誤り位置数の組（ｌ、
ｍ）をROMアドレス出力８を介してデータバス
４５へ与え加算器４２を用いてレジスタ回路４０
の内容ｉを加えて、真の誤り位置の組（ｌ＋ｉ、
ｍ＋ｉ）を求めこれを各々レジスタ４０，４１に
格納する。このレジスタ回路４０，４１の内容を
遅延用のRAMのアドレスとして該当するビツト
データを反転することにより、２ビツトまでの誤
りは訂正することができる。次いで、遅延用の
RAMの内容を情報出力端子４を通して索表出力
すれば復号化が完了する（索表回路機構）。 Next, the operation of the decoding circuit 110 will be explained. First, the code selection signal inputted from the code selection signal input terminal 14 is decoded, and the gates of the syndrome generation circuit configured in the same manner as in FIGS. 3 and 3 are controlled, and the syndrome generation circuit of the corresponding code is form. In the above example, gates 28, 29, and 30 in FIG. 3 are placed on the feedback path side, gate 31 is placed on the delay circuit side, and gates 32 and 33 are placed on each side.
By switching the gate 34 to the t ₃ and t ₅ sides, closing the gates 35 and ₃₆ , and opening the gate 37, a syndrome generation circuit for the corresponding code is formed, and the received word input terminal 3 is switched to the t 8 side. Load data into two syndrome circuits and delay RAM. After inputting 2 ^b -1 bits of the received word, the contents of each register in the syndrome generating circuit remain as a syndrome indicating the state of the received word. Then, if the states of the two syndromes are both zero, it is determined that there is no error. If all are not zero, the contents are loaded into the register circuits 38 and 39 of the syndrome shown in FIG. Each syndrome pattern can be thought of as an element of a finite field expressed as a b-bit binary vector, and since each element is a power of the primitive element of the finite field, each syndrome pattern is converted into the form of an exponent when expressed in the form of a power of a primitive element (exponential expression conversion circuit mechanism). In other words, the pattern of each syndrome is S〓 ₁ , S〓 ₃
Then, each pattern can be written as S〓 ₁ = α ⁱ S〓 ₃ = α ^j using the primitive element α of a finite field, so the register circuits 38, 3
By storing i and j in the ROM using the contents of 9 as an address, they are converted into the form S〓 ₁ →i S〓 ₃ →j, and stored in the register circuits 40 and 41, respectively, through the data line 8. do. Next, adder 42
Using , the contents of the register 40 are multiplied by 3, the complementer 43 calculates -3i, the adder 42 is used again to add the contents of the register 41 to find j-3i (arithmetic circuit mechanism), and this is Relay register circuit 44
Store in. The contents of this relay register circuit 44 can be considered to be a normalized version of the syndrome. Next, the contents of this register 44 are
Pass address line 7 as the ROM address.
A set of error positions (l,
m) is applied to the data bus 45 via the ROM address output 8 and is added to the register circuit 40 using the adder 42.
by adding the content i of the set of true error positions (l+i,
m+i) and store them in registers 40 and 41, respectively. Errors of up to 2 bits can be corrected by using the contents of the register circuits 40 and 41 as addresses of the delay RAM and inverting the corresponding bit data. Then, for the delay
Decoding is completed by outputting the contents of the RAM as a table through the information output terminal 4 (table circuit mechanism).

この発明で用いるROMは、シンドロームの１
つのビツト数をｂとすれば、シンドロームの表現
を変形するのに各々2^b×ｂの容量が、また誤り位
置を格納するためにも同じく2^b×ｂ×２の容量が
必要で、合計４×（2^b×ｂ）の容量のROMが１つ
あればよく、従来の方法に比べ必要とするROM
の容量を1/2^b-1に減らすことができる。 The ROM used in this invention is one of the syndromes.
If the number of bits in each is b, then a capacity of 2 ^b × b is required to transform the expression of the syndrome, and a capacity of 2 ^b × b × 2 is also required to store the error position, for a total of 4 Only one ROM with a capacity of × (2 ^b × b) is required, which requires less ROM than the conventional method.
capacity can be reduced to 1/2 ^b-1 .

なお、上記実施例では、符号長を2^b−１ビツト
とした場合について説明したが、符号化開始位置
信号を符号化回路に入力信号として与えることに
より、符号長を短縮してもよく、上記実施例とま
つたく同一の回路で同様の効果を得ることができ
るのはいうまでもない。また、上記実施例では２
重誤り訂正符号のみを用いる場合について説明し
たが、若干の回路（符号語付加回路機構）を追加
し、その回路に対して拡張指示信号を入力として
与えることで、符号語の前、または後に任意の値
（０又は１）をもつ１ビツトを付加するか、又は
奇偶検査ビツトを符号語の後に付加することがで
きる。 In the above embodiment, the case where the code length is 2 ^b −1 bits has been explained, but the code length may be shortened by giving the encoding start position signal to the encoding circuit as an input signal. It goes without saying that the same effect can be obtained with the same circuit as in the embodiment. In addition, in the above embodiment, 2
Although we have explained the case where only the heavy error correction code is used, by adding some circuits (code word addition circuit mechanism) and giving an expansion instruction signal to that circuit as input, it is possible to add arbitrary code words before or after the code word. A bit with the value (0 or 1) can be added or an even-even check bit can be added after the codeword.

〔発明の効果〕〔Effect of the invention〕

以上のように、この発明によれば複数の符号に
対し用いる符号を選択するため入力手段を設け、
その入力手段によつて符号化及びシンドローム生
成のためのLFSR回路の帰還路を制御する機構を
備え、符号語、あるいはシンドロームを生成する
ようにしたので、必要とするROMの容量が少な
くてすむ効果がある。 As described above, according to the present invention, an input means is provided for selecting a code to be used for a plurality of codes,
Since the input means is equipped with a mechanism to control the return path of the LFSR circuit for encoding and syndrome generation, and generates code words or syndromes, the required ROM capacity is reduced. There is.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の一実施例を示す符号化・復
号化回路のブロツク図、第２図は符号化回路図、
第３図は復号化回路のうちシンドローム生成回路
図、第４図は誤り位置を求める演算回路図、第５
図は従来の符号化・復号化回路のブロツク図、第
６図は従来の符号化回路図、第７図は従来のシン
ドローム生成回路図、第８図は従来の誤り位置を
求める回路図である。図において、１は符号化情報の入力端子、２は
符号語の出力端子、３は受信語の入力端子、４は
復号後の情報の出力端子、７はアドレス線、８は
データの出力線、９は１単位時間の遅延回路、１
０は２を法とする加算器、１４は符号選択信号の
入力端子、１５〜３７は切替えゲート、４２は法
を2^b−１とする加算器、４３は補数器、１００は
符号化回路、１１０は復号化回路、１５０はゲー
ト制御回路、１２０は遅延回路、２００は線形帰
還シフトレジスタ回路。 FIG. 1 is a block diagram of an encoding/decoding circuit showing an embodiment of the present invention, FIG. 2 is an encoding circuit diagram,
Figure 3 is a syndrome generation circuit diagram of the decoding circuit, Figure 4 is an arithmetic circuit diagram for determining the error position, and Figure 5 is a circuit diagram of the syndrome generation circuit in the decoding circuit.
The figure is a block diagram of a conventional encoding/decoding circuit, Figure 6 is a conventional encoding circuit diagram, Figure 7 is a conventional syndrome generation circuit diagram, and Figure 8 is a conventional error position determination circuit diagram. . In the figure, 1 is an input terminal for encoded information, 2 is an output terminal for code words, 3 is an input terminal for received words, 4 is an output terminal for decoded information, 7 is an address line, 8 is an output line for data, 9 is a delay circuit of 1 unit time, 1
0 is an adder modulo 2, 14 is an input terminal for a code selection signal, 15 to 37 are switching gates, 42 is an adder modulo 2 ^b -1, 43 is a complementer, 100 is an encoding circuit, 110 is a decoding circuit, 150 is a gate control circuit, 120 is a delay circuit, and 200 is a linear feedback shift register circuit.

Claims

【特許請求の範囲】１符号化すべき情報を入力し、検査ビツトを生
成しながらボーズ・チヨドーリ・オツケンジム符
号の符号語を発生するか、あるいは該符号語を入
力し、シンドロームを生成する線形帰還シフトレ
ジスタ回路を備えた誤り訂正符号の符号化・復号
化回路において、前記線形帰還シフトレジスタ回
路は、段数及び帰還路を切り換える複数のゲート
を有し、入力された符号選択信号を解読するゲー
ト制御回路の指示に従つて、該ゲートを制御する
ことで次数の異なる生成多項式を選定し、複数の
符号長の前記ボーズ・チヨドーリ・オツケンジム
符号の符号語を発生することを特徴とする誤り訂
正符号の符号化・復号化回路。２前記制御回路のゲート制御信号によつて段数
および帰還路を切り換えるゲートを有する線形帰
還シフトレジスタ回路の該ゲートを制御して次数
の異なる既約多項式を選定し複数の符号長のボー
ズ・チヨドーリ・オツケンジム符号の符号語に対
するシンドローム生成をすることを特徴とする特
許請求の範囲第１項記載の誤り訂正符号の符号
化・復号化回路。３ボーズ・チヨドーリ・オツケンジム符号の前
記復号化回路において、シンドロームのパターン
から、誤り位置を演算するため、該シンドローム
のパターンを有限体の原始元の指数表現に変換す
る指数表現変換回路機構と、前記変換された指数
表現を扱える演算回路機構と、前記演算の結果か
ら正規化誤り位置テーブルを索表する索表回路機
構とを有し、前記変換された指数表現に対して演
算を施してシンドロームを正規化し、該正規化さ
れた誤り位置を索表にて求めさらに正規化された
誤り位置から真の誤り位置を求めて訂正すること
を特徴とする特許請求の範囲第２項記載の誤り訂
正符号の符号化・復号化回路。４前記符号化及び復号化を行なう際に符号化開
始位置信号を符号化回路に入力信号として与える
ことで符号長を短縮化可能とするようにしたこと
を特徴とする特許請求の範囲第１項、第２項、第
３項いずれか記載の誤り訂正符号の符号化・復号
化回路。５前記符号化及び復号化を行う際に拡張指示信
号を前記符号化回路に与えることにより任意の値
（０又は１）を持つ１ビツトを符号語の前または
後に付加するか、又は奇偶検査ビツトを符号語の
後に付加する符号語付加回路機構を備えたことを
特徴とする特許請求の範囲第１項、第２項、第３
項、第４項いずれか記載の誤り訂正符号の符号
化・復号化回路。[Claims] 1. A linear feedback shift that inputs information to be encoded and generates a code word of a Bose-Chiyodori-Otsukenjim code while generating check bits, or inputs the code word and generates a syndrome. In an error correction code encoding/decoding circuit including a register circuit, the linear feedback shift register circuit has a plurality of gates for switching the number of stages and feedback paths, and a gate control circuit for decoding an input code selection signal. An error correction code characterized in that generating polynomials of different orders are selected by controlling the gate according to instructions of the above, and code words of the Bose-Chiyodori-Otsukenjim code having a plurality of code lengths are generated. encoding/decoding circuit. 2. Control the gate of a linear feedback shift register circuit having a gate for switching the number of stages and feedback path by the gate control signal of the control circuit to select irreducible polynomials of different degrees, and perform Bose-Chiyodori polynomials of a plurality of code lengths. 2. The error correction code encoding/decoding circuit according to claim 1, wherein the error correction code encoding/decoding circuit generates a syndrome for a code word of an Otsukenjim code. 3. In the decoding circuit for the Bose-Chiyodori-Otsukenjim code, an exponential representation conversion circuit mechanism for converting the syndrome pattern into an exponential representation of a primitive element of a finite field in order to calculate an error position from the syndrome pattern; It has an arithmetic circuit mechanism that can handle the converted exponential expression, and a search circuit mechanism that searches a normalized error position table from the result of the operation, and performs an operation on the converted exponential expression to eliminate the syndrome. Error correcting code according to claim 2, characterized in that the normalized error position is normalized, the normalized error position is found in a lookup table, and the true error position is found from the normalized error position and corrected. encoding/decoding circuit. 4. Claim 1, characterized in that the code length can be shortened by giving an encoding start position signal to the encoding circuit as an input signal when performing the encoding and decoding. , an error correction code encoding/decoding circuit according to any one of paragraphs 2 and 3. 5. When performing the encoding and decoding, an extension instruction signal is given to the encoding circuit to add one bit with an arbitrary value (0 or 1) before or after the code word, or to add an odd-even check bit. Claims 1, 2, and 3 include a code word addition circuit mechanism that adds the code word after the code word.
4. An encoding/decoding circuit for the error correction code according to any one of paragraphs 1 and 4.