JPH0352328A - Logic circuit - Google Patents
Logic circuitInfo
- Publication number
- JPH0352328A JPH0352328A JP1186599A JP18659989A JPH0352328A JP H0352328 A JPH0352328 A JP H0352328A JP 1186599 A JP1186599 A JP 1186599A JP 18659989 A JP18659989 A JP 18659989A JP H0352328 A JPH0352328 A JP H0352328A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- terminal
- reference voltage
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000009499 grossing Methods 0.000 claims description 8
- 230000000630 rising effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はＭＯＳトランジスタによって構成された論理回
路に関し、特にアナログ●ディジタル混在ＬＳＩ（大規
模集積回路）に好適の論理回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a logic circuit constituted by MOS transistors, and particularly to a logic circuit suitable for an analog/digital mixed LSI (Large Scale Integrated Circuit).
［従来の技術コ
第３図は従来のＭＯＳトランジスタによ’Ｏ’ｒＦ４成
されたインバータ回路の一例を示す回路図である。[Conventional Technology] FIG. 3 is a circuit diagram showing an example of an inverter circuit formed by conventional MOS transistors.
一対のＰチャネルＭＯＳトランジスタ１及びＮチャネル
ＭＯＳトランジスタ２はそのゲート同士及びドレイン同
士が相互に接続されている。そして、これらトランジス
タ１及び２の各ゲートは入力端子７に接続されており、
各ドレインは出力端子８に接続されている。また、Ｐチ
ャネルＭＯＳトランジスタ１のソースは正電位側の電源
端子１１に接続されており、ＮチャネルＭＯＳトランジ
スタ８のソースは負電位側の電源端子１２に接続されて
いる。A pair of P channel MOS transistor 1 and N channel MOS transistor 2 have their gates and drains connected to each other. Each gate of these transistors 1 and 2 is connected to an input terminal 7,
Each drain is connected to an output terminal 8. Further, the source of the P-channel MOS transistor 1 is connected to the power supply terminal 11 on the positive potential side, and the source of the N-channel MOS transistor 8 is connected to the power supply terminal 12 on the negative potential side.
このようなインバータ回路は、入力端子７から入力した
信号を反転し、この反転した信号を出力端子８から出力
する。Such an inverter circuit inverts a signal input from the input terminal 7 and outputs this inverted signal from the output terminal 8.
［発明が解決しようとする課題コ
しかしながら、上述のインバータ回路においては、出力
信号が立ち上がるときに、出力信号がオーバーシュート
及びアンダーシュートするという難点がある。以下にそ
の詳細を示す。[Problems to be Solved by the Invention] However, the above-mentioned inverter circuit has a problem in that the output signal overshoots and undershoots when the output signal rises. The details are shown below.
第４図は、横軸に時間をとり、縦軸に電圧をとって従来
のインバータ回路の応答波形を示すグラフ図である。FIG. 4 is a graph showing the response waveform of a conventional inverter circuit, with time plotted on the horizontal axis and voltage plotted on the vertical axis.
出力信号が立ち上がるときには急峻な立ち上がりを示す
。そして、出力信号は所定の電圧まで到達した後、一旦
この所定の電圧を超えてオーバーシュートシ、次に所定
の電圧以下にアンダーシュートする。このオーバーシュ
ート及びアンダーシュートを繰り返した後、所定の電圧
に安定する。When the output signal rises, it shows a steep rise. After the output signal reaches a predetermined voltage, it once exceeds this predetermined voltage and overshoots, and then undershoots below the predetermined voltage. After repeating this overshoot and undershoot, the voltage stabilizes at a predetermined level.
通常、この論理振幅はほぼ電源電圧に等しく、インバー
タ回路のスレッシロルド電圧Ｖアよりも大きい。Usually, this logic amplitude is approximately equal to the power supply voltage and is larger than the threshold voltage Va of the inverter circuit.
このように、従来の論理回路の出力信号は振幅が大きく
、またオーバーシュート及びアンダーシュートを有して
いる。そして、このオーバーシュート及びアンダーシュ
ートが高周波のディジタル雑音の原因となっている。こ
のため、例えば同一の半導体基板にアナログ回路とディ
ジタル回路とを集積化した場合には、集積回路のアナロ
グ特性が劣化してしまうという問題点がある。As described above, the output signal of the conventional logic circuit has a large amplitude and has overshoot and undershoot. This overshoot and undershoot cause high frequency digital noise. For this reason, for example, when an analog circuit and a digital circuit are integrated on the same semiconductor substrate, there is a problem that the analog characteristics of the integrated circuit deteriorate.
本発明はかかる問題点に鑑みてなされたものであって、
高周波のディジタル雑音の発生を抑制することができる
論理回路を提供することを目的とする。The present invention has been made in view of such problems, and includes:
An object of the present invention is to provide a logic circuit that can suppress the generation of high-frequency digital noise.
［課題を解決するための手段コ
本発明に係る論理回路は、そのソースが第１の電源端子
に接続されそのドレインが出力端子に接続されそのゲー
トが入力端子に接続された第１のＭＯＳトランジスタと
、前記出力端子から出力信号を入力し基準電圧と比較し
て比較信号を発生する比較器と、この比較器の出力を平
滑化する平滑化フィルタと、そのドレインが前記出力端
子と接続されそのソースが第２の電源端子に接続されそ
のゲートが前記平滑化フィルタに接続された第２のＭＯ
Ｓトランジスタと、そのソースが前記第２の電源端子に
接続されそのドレインが前記出力端子に接続された電流
源トランジスタとを有することを特徴とする。[Means for Solving the Problems] A logic circuit according to the present invention includes a first MOS transistor whose source is connected to a first power supply terminal, whose drain is connected to an output terminal, and whose gate is connected to an input terminal. a comparator that receives an output signal from the output terminal and compares it with a reference voltage to generate a comparison signal; a smoothing filter that smoothes the output of the comparator; and a smoothing filter whose drain is connected to the output terminal. a second MO whose source is connected to the second power supply terminal and whose gate is connected to the smoothing filter;
The device is characterized in that it includes an S transistor and a current source transistor whose source is connected to the second power supply terminal and whose drain is connected to the output terminal.
［作用コ
本発明においては、電源端子間に第１のＭＯＳトランジ
スタ及び電流源トランジスタが直列に接続されている。[Operations] In the present invention, the first MOS transistor and the current source transistor are connected in series between the power supply terminals.
そして、入力端子に入力された信号は、この第１のＭＯ
Ｓトランジスタ及び電流源トランジスタにより構成され
るソース接地回路により反転されて、出力端子に出力さ
れる。比較器はこの出力信号を基準電圧と比較しており
、出力信号がこの基準電圧を超えた場合は比較器から所
定の比較信号が出力される。この比較信号は平滑化フィ
ルタを介して第２のＭＯＳトランジスタに入力され、こ
の第２のＭＯＳトランジスタを駆動する。この第２のＭ
ＯＳトランジスタは前記第１のＭＯＳトランジスタによ
る出力端子の電位変化を抑制するように作用し、前記出
力信号の立ち上がり速度及び振幅を制限する。これによ
り、論理回路の出力信号の立ち上がり時のオーバーシュ
ート及びアンダーシュートの発生が防止されると共に、
論理振幅が抑制され、この結果、出カ変化時の高周波デ
ィジタル雑音の発生が防止されることになる。Then, the signal input to the input terminal is transmitted to this first MO
The signal is inverted by a common source circuit composed of an S transistor and a current source transistor, and is output to an output terminal. The comparator compares this output signal with a reference voltage, and if the output signal exceeds this reference voltage, a predetermined comparison signal is output from the comparator. This comparison signal is input to the second MOS transistor via a smoothing filter and drives this second MOS transistor. This second M
The OS transistor acts to suppress a potential change at the output terminal caused by the first MOS transistor, and limits the rising speed and amplitude of the output signal. This prevents overshoot and undershoot from occurring at the rise of the output signal of the logic circuit, and
The logic amplitude is suppressed, and as a result, high frequency digital noise is prevented from occurring when the output changes.
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。[Embodiments] Next, embodiments of the present invention will be described with reference to the accompanying drawings.
第１図は本発明をインバータ回路に適用した実施例を示
す回路図である。ＰチャネルＭＯＳトランジスタ１のソ
ースは正電位側の電源端子１１に接続されており、ゲー
トは入力端子７に接続されている。また、このトランジ
スタ１のドレインはＮチャネルＭＯＳトランジスタ２及
び３の各ドレインに接続されていると共に、出力端子８
に接続されている。また、この出力端子８には比較器６
の２つの入力部のうちの一方が接続されている。FIG. 1 is a circuit diagram showing an embodiment in which the present invention is applied to an inverter circuit. The source of the P-channel MOS transistor 1 is connected to the power supply terminal 11 on the positive potential side, and the gate is connected to the input terminal 7. Further, the drain of this transistor 1 is connected to each drain of N-channel MOS transistors 2 and 3, and the output terminal 8
It is connected to the. Also, a comparator 6 is connected to this output terminal 8.
One of the two input parts of is connected.
比較器８の他方の入力部は基準電圧端子１ｏに接続され
ている。この比較器６は出力端子８の電位と基準電圧と
を比較している。比較器６の出力部には、抵抗４及びこ
の抵抗４と接地との間に接続されたコンデンサ５により
構成された平滑化フィルタが接続されている。そして、
この平滑化フィルタの出力端はトランジスタ３のゲート
に接続されている。このトランジスタ３は出力端子８と
負電位側の電源端子１２との間に接続されている。The other input of comparator 8 is connected to reference voltage terminal 1o. This comparator 6 compares the potential of the output terminal 8 with a reference voltage. A smoothing filter composed of a resistor 4 and a capacitor 5 connected between the resistor 4 and ground is connected to the output part of the comparator 6. and,
The output end of this smoothing filter is connected to the gate of transistor 3. This transistor 3 is connected between the output terminal 8 and the power supply terminal 12 on the negative potential side.
また、電流源ＭＯＳトランジスタ２も出力端子８と電源
端子１２との間に接続されており、そのゲートはバイア
ス端子９に接続されている。電流源ＭＯＳトランジスタ
２はＰチャネルＭＯＳトランジスタ１と共にソース接地
回路を構成している。Further, a current source MOS transistor 2 is also connected between the output terminal 8 and the power supply terminal 12, and its gate is connected to the bias terminal 9. Current source MOS transistor 2 and P channel MOS transistor 1 constitute a common source circuit.
次に、本実施例のインバータの動作について説明する。Next, the operation of the inverter of this embodiment will be explained.
入力端子７に入力される入力信号が高レベルから低レベ
ルへと立ち下がると、ＭＯＳトランジスタ１が導通し、
出力端子８の電位が低レベルから高レベルへと上昇する
。比較器６はこの信号を入力し、基準入力端子１０に印
加されている基準電圧と比較する。この基準電圧は、例
えばインバータ回路のスレッシロルド電圧ｖＴと等しい
電圧に設定されている。出力信号がこの基準電圧を超え
ると、比較器６からの比較信号は低レベルから高レベル
に反転する。この比較器６の出力がフィルタにより平滑
化されてＭＯＳトランジスタ３のゲートに印加される。When the input signal input to the input terminal 7 falls from a high level to a low level, the MOS transistor 1 becomes conductive.
The potential of the output terminal 8 rises from a low level to a high level. The comparator 6 receives this signal and compares it with the reference voltage applied to the reference input terminal 10. This reference voltage is set, for example, to a voltage equal to the threshold voltage vT of the inverter circuit. When the output signal exceeds this reference voltage, the comparison signal from comparator 6 inverts from low level to high level. The output of the comparator 6 is smoothed by a filter and applied to the gate of the MOS transistor 3.
そうすると、そのゲート電圧の上昇に伴って、ＭＯＳト
ランジスタ３のソース●ドレイン間を流れる電流が増加
する。これにより、出力端子８の電位上昇が抑制され、
出力信号の振幅及び応答速度が制限される。Then, as the gate voltage increases, the current flowing between the source and the drain of the MOS transistor 3 increases. This suppresses the potential rise of the output terminal 8,
The amplitude and response speed of the output signal are limited.
上述の如く、本実施例においては、基準電圧をインバー
タ回路のスレッショルド電圧に設定することにより正常
な論理動作が得られると共に、出力振幅並びにオーバー
シュート及びアンダーシュートを制限することができる
。これにより、インバータ回路から発生するディジタル
雑音を抑制することができる。As described above, in this embodiment, by setting the reference voltage to the threshold voltage of the inverter circuit, normal logic operation can be obtained, and the output amplitude and overshoot and undershoot can be limited. Thereby, digital noise generated from the inverter circuit can be suppressed.
第２図は横軸に時間をとり、縦軸に電圧をとって、本実
施例に係るインバータ回路の出力信号の応答波形の一例
を示すグラフ図である。上述の如く、本実施例のインバ
ータ回路は、比較器６に印加する基準電圧をインバータ
回路のスレッシａルド電圧Ｖアとすることにより、出力
信号の電位がこのスレッシθルド電圧を超えると比較器
６からの信号によりＭＯＳトランジスタ３がオン状態に
なって出力信号の電圧を抑制する。これにより、オーバ
ーシュート及びアンダーシュートの発生が回避できる。FIG. 2 is a graph showing an example of the response waveform of the output signal of the inverter circuit according to the present embodiment, with time on the horizontal axis and voltage on the vertical axis. As mentioned above, in the inverter circuit of this embodiment, by setting the reference voltage applied to the comparator 6 as the threshold voltage Va of the inverter circuit, when the potential of the output signal exceeds this threshold θ voltage, the comparator A signal from MOS transistor 6 turns on the MOS transistor 3 to suppress the voltage of the output signal. This makes it possible to avoid overshoot and undershoot.
［発明の効果コ
以上説明したように本発明によれば、比較器が論理回路
の出力信号を基準電圧と比較し、出力信号が基準電圧を
超えた場合は比較信号を発生し、この比較信号に基づい
て出力信号の振幅及び応答速度を制限するから、出力信
号のレベル変化の際のオーバーシュート及びアンダーシ
ュートの発生を回避することができる。このため、本発
明の論理回路によればディジタル雑音の発生を抑制でき
る。従って、この回路をアナログ●ディジタル混在ＬＳ
Ｉ等に搭載した場合、アナログ特性が向上するという効
果を奏する。[Effects of the Invention] As explained above, according to the present invention, the comparator compares the output signal of the logic circuit with the reference voltage, generates a comparison signal when the output signal exceeds the reference voltage, and generates a comparison signal. Since the amplitude and response speed of the output signal are limited based on the above, overshoot and undershoot can be avoided when the level of the output signal changes. Therefore, according to the logic circuit of the present invention, generation of digital noise can be suppressed. Therefore, this circuit can be converted into an analog/digital mixed LS.
When installed in I etc., it has the effect of improving analog characteristics.
第１図は本発明の実施例に係るインバータ回路を示す回
路図、第２図は同じくその出力応答波形を示すグラフ図
、第３図は従来のインバータ回路の一例を示す回路図、
第４図は同じくその出力応答波形図を示すグラフ図であ
る。
１，２，３；ＭＯＳトランジスタ、４；抵抗、５；コン
デンサ、６；比較器、７；入力端子、８；出力端子、９
；バイアス端子、ｌＯ；基準電圧端子、１１．１２；電
源端子FIG. 1 is a circuit diagram showing an inverter circuit according to an embodiment of the present invention, FIG. 2 is a graph diagram showing the output response waveform thereof, and FIG. 3 is a circuit diagram showing an example of a conventional inverter circuit.
FIG. 4 is a graph diagram similarly showing the output response waveform diagram. 1, 2, 3; MOS transistor, 4; resistor, 5; capacitor, 6; comparator, 7; input terminal, 8; output terminal, 9
; bias terminal, lO; reference voltage terminal, 11.12; power supply terminal
Claims (1)
インが出力端子に接続されそのゲートが入力端子に接続
された第１のＭＯＳトランジスタと、前記出力端子から
出力信号を入力し基準電圧と比較して比較信号を発生す
る比較器と、この比較器の出力を平滑化する平滑化フィ
ルタと、そのドレインが前記出力端子に接続されそのソ
ースが第２の電源端子に接続されそのゲートが前記平滑
化フィルタに接続された第２のＭＯＳトランジスタと、
そのソースが前記第２の電源端子に接続されそのドレイ
ンが前記出力端子に接続された電流源トランジスタとを
有することを特徴とする論理回路。(1) A first MOS transistor whose source is connected to a first power supply terminal, whose drain is connected to an output terminal, and whose gate is connected to an input terminal; a comparator that compares and generates a comparison signal; a smoothing filter that smoothes the output of the comparator; its drain is connected to the output terminal, its source is connected to the second power supply terminal, and its gate is connected to the second power supply terminal; a second MOS transistor connected to the smoothing filter;
a current source transistor whose source is connected to the second power supply terminal and whose drain is connected to the output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186599A JPH0352328A (en) | 1989-07-19 | 1989-07-19 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186599A JPH0352328A (en) | 1989-07-19 | 1989-07-19 | Logic circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0352328A true JPH0352328A (en) | 1991-03-06 |
Family
ID=16191380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1186599A Pending JPH0352328A (en) | 1989-07-19 | 1989-07-19 | Logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0352328A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH066207A (en) * | 1992-03-09 | 1994-01-14 | Internatl Business Mach Corp <Ibm> | Metal semiconductor field-effect transistor logic circuit |
| JP2006074086A (en) * | 2004-08-31 | 2006-03-16 | Nec Compound Semiconductor Devices Ltd | Photoelectric current/voltage conversion circuit |
-
1989
- 1989-07-19 JP JP1186599A patent/JPH0352328A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH066207A (en) * | 1992-03-09 | 1994-01-14 | Internatl Business Mach Corp <Ibm> | Metal semiconductor field-effect transistor logic circuit |
| JP2006074086A (en) * | 2004-08-31 | 2006-03-16 | Nec Compound Semiconductor Devices Ltd | Photoelectric current/voltage conversion circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6236144Y2 (en) | ||
| US20190312575A1 (en) | Biasing cascode transistors of an output buffer circuit for operation over a wide range of supply voltages | |
| JPH0257734B2 (en) | ||
| JPS58151124A (en) | Level converting circuit | |
| US5986463A (en) | Differential signal generating circuit having current spike suppressing circuit | |
| US4267501A (en) | NMOS Voltage reference generator | |
| JPH0352328A (en) | Logic circuit | |
| JPH0258806B2 (en) | ||
| JPS58162130A (en) | Semiconductor inputting circuit | |
| JPH04154207A (en) | Schmitt trigger circuit | |
| US6075382A (en) | Buffer for integrated circuit pads | |
| JP2000194432A (en) | Power source circuit for cmos logic | |
| JPH0555905A (en) | Cmos logic gate | |
| KR100259466B1 (en) | Booster circuit | |
| US5774009A (en) | RTC oscillator amplifier circuit with improved noise immunity | |
| US7944266B2 (en) | Low-voltage down converter | |
| KR100714013B1 (en) | Input buffer having variable input levels | |
| JPS58108820A (en) | Schmitt circuit | |
| JPH0529910A (en) | Logic circuit | |
| KR100186345B1 (en) | Level shift circuit | |
| CN117434340A (en) | Voltage detection circuit and chip | |
| JPS61145924A (en) | Schmitt trigger circuit | |
| JPH05268054A (en) | Integrated circuit device | |
| Aw | Inconsistency in power down current caused by voltage control oscillator (VCO) of EPROM wordline charge pump | |
| JPH0555896A (en) | Input circuit |