KR100186345B1 - Level shift circuit - Google Patents

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KR100186345B1 KR1019960047885A KR19960047885A KR100186345B1 KR 100186345 B1 KR100186345 B1 KR 100186345B1 KR 1019960047885 A KR1019960047885 A KR 1019960047885A KR 19960047885 A KR19960047885 A KR 19960047885A KR 100186345 B1 KR100186345 B1 KR 100186345B1
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Abstract

본 레벨시프트 회로에 관한 것으로, 종래의 회로는 입력전압을 반전시키는 인버터에 의해 입력전압고 반전입력전압이 모두 같은 전압이 되는 영역이 발생하게 되어 제1전원전압과 접지전압 사이에 누설전류가 흐르게 되는 문제점이 있었고, 또한 그 인버터의 구동전압이 제2전원전압이므로 구동능력이 떨어지는 문제점이 있었다. 본 발명은 이러한 종래의 문제점을 해결하기 위해 드레인은 접지단자(GND)에 연결되고 게이트로는 입력전압(in)을 인가받는 엔모스트랜지스터(MN1)와; 소스는 제1전원전압(Vpp)단에 연결되고 게이트로는 상기 입력전압(in)을 인가받는 피모스트랜지스터(MPS)와; 소스는 상기 피모스트랜지스터(MPS)의 드레인에 연결되고 드레인은 상기 엔모스트랜지스터(MN1)의 소스에 연결되며 게이트로는 상기 입력전압(in)을 인가받는 피모스트랜지스터(MP1)와; 소스는 제2전원 전압(Vcc)단에 연결되고 드레인은 상기 피모스트랜지스터(MPS)의 드레인에 연결되며 게이트로는 반전입력전압(inb)을 인가받는 피모스트랜지스터(MP2)와; 상기 피모스트랜지스터(MP2)의 드레인과 상기 인버터(X1)의 출력단자 사이에 연결된 모스커패시터(MC)와; 상기 엔모스트랜지스터(MNI)의 소스출력전압(X)에 따라 온/오프되어 그에 따른 전압을 출력하는 인버터부로 구성한 레벨시프트 회로를 창안한 것으로, 이와같이 제1전원전압(Vpp)단으로부터 접지(GND)측으로 흐르는 누설전류패스를 최소화 함으로써 소비전류의 절검효과가 있고, 출력 인버터(The present invention relates to a level shift circuit. In a conventional circuit, an inverter that inverts an input voltage generates an area in which both the input voltage and the inverted input voltage become the same voltage so that a leakage current flows between the first power supply voltage and the ground voltage. There was a problem that the drive voltage is lower because the drive voltage of the inverter is the second power supply voltage. In order to solve the above-mentioned problems, the present invention includes an en-MOS transistor (MN1) having a drain connected to a ground terminal (GND) and receiving an input voltage (in) as a gate; A source connected to a first power supply voltage (Vpp) terminal and a gate to which the input voltage (In) is applied; A source connected to the drain of the PMOS transistor (MPS), a drain connected to the source of the NMOS transistor (MN1), and a gate to the PMOS transistor (MP1) to receive the input voltage (in); A source connected to a second power supply voltage (Vcc) terminal, a drain connected to a drain of the PMOS transistor (MPS), and a gate to which the inverted input voltage (inb) is applied; A MOS capacitor (MC) connected between the drain of the PMOS transistor (MP2) and the output terminal of the inverter (X1); Invented a level shift circuit composed of an inverter unit which is turned on / off according to the source output voltage X of the NMOS transistor MNI and outputs a voltage according to the NMOS transistor MNI. By minimizing the leakage current path flowing to the

X)의 구동전압을 제1전원전압레벨(Vpp)로 크게하여 구동능력을 향상시킬 수 있는 효과가 있다.The driving voltage of X) is increased to the first power supply voltage level Vpp to improve the driving capability.

Description

레벨시프트 회로Level shift circuit

제1도는 종래 레벨시프트 회로도.1 is a conventional level shift circuit diagram.

제2도는 제1도에 있어서, 인버터의 상세 회로도.2 is a detailed circuit diagram of the inverter in FIG.

제3도는 제1도에 있어서, 입력전압과 반전입력전압의 타이밍도.3 is a timing diagram of an input voltage and an inverted input voltage in FIG.

제4도는 본 발명의 일 실시예시도.4 is an embodiment of the present invention.

제5도 제4도에 있어서, 각 부 출력 파형도.5 and 4, each sub output waveform diagram.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 인버터부 Vpp : 제1전원전압100: inverter Vpp: first power supply voltage

Vcc : 제2전원전압 GND : 접지전압Vcc: Second supply voltage GND: Ground voltage

본 발명은 전압레벨의 변환에 관한 것으로, 특히 제1전원전압(Vpp)단으로부터 접지(GND)측으로 흐르는 누설전류패스를 최소화 하고, 출력 인버터의 구동능력을 향상 시키는데 적당 하도록 한 레벨시프트 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the conversion of voltage levels, and more particularly to a level shift circuit suitable for minimizing the leakage current path flowing from the first power supply voltage (Vpp) terminal to the ground (GND) side and improving the driving capability of the output inverter. will be.

종래의 레벨시프트 회로는 제1도에 도시된 바와같이 소스는 제1전원전압(Vpp)단에 연결되고 게이트는 서로의 드레인에 연결된 피모스트랜지스터(MP1, MP2)와; 소스는 접지측(GND)에 연결되고 드레인은 상기 피모스트랜지스터(MP1)의 드레인에 연결되며 게이트로는 입력전압(in)을 인가받는 엔모스트랜지스터(MN1)와; 상기 입력신호를 반전하여 소정전압 레벨(GND-Vcc)로 출력하는 인버터(X1)와; 소스는 접지측(GND)에 연결되며 게이트로는 상기 인버터(X1)의 출력전압(inb)을 인가받는 엔모스트랜지스터(MN2)로 구성된다.In the conventional level shift circuit, as shown in FIG. 1, PMOS transistors MP1 and MP2 having a source connected to a first power supply voltage Vpp and a gate connected to drains of each other; A source is connected to ground (GND), a drain is connected to a drain of the PMOS transistor MP1, and a gate is provided with an MOS transistor (MN1) for receiving an input voltage (in); An inverter (X1) for inverting the input signal to output at a predetermined voltage level (GND-Vcc); The source is connected to the ground side (GND) and the gate is composed of the NMOS transistor (MN2) to receive the output voltage (inb) of the inverter (X1).

이와같이 구성된 종래 회로의 동작을 살펴보면 다음과 같다.Looking at the operation of the conventional circuit configured as described above are as follows.

먼저, 입력전압(in)은 접지전압(GND)과 제2전원전압(Vcc) 사이의 구형과 펄스이고, 풀업 피모스트랜지스터(MP1, MP2)의 소스는 더 높은 전압인 제1전원전압(Vpp)에 연결되어 있다. 그리고 인버터(X1)의 출력 전압레벨은 제2도에 도시된 바와같이 접지전압(GND)과 제2전원전압(Vcc) 사이의 전압이다.First, the input voltage in is a sphere and a pulse between the ground voltage GND and the second power supply voltage Vcc, and the source of the pull-up PMOS transistors MP1 and MP2 is the first voltage Vpp, which is a higher voltage. ) The output voltage level of the inverter X1 is a voltage between the ground voltage GND and the second power supply voltage Vcc as shown in FIG.

이와같은 상태에서 입력전압(in)이 '하이'레벨(Vcc)이면, 이는 엔모스트랜지스터(MN1)의 게이트에 인가됨과 아울러 인버터(X1)를 통해 '로우'레벨(GND)로 반전되어 엔모스트랜지스터(MN2)의 게이트에 인가된다.In this state, if the input voltage in is at the 'high' level (Vcc), it is applied to the gate of the NMOS transistor MN1 and is inverted to the 'low' level (GND) through the inverter (X1). It is applied to the gate of transistor MN2.

이로인해 엔모스트랜지스터(MN1)는 온되고, 엔모스트랜지스터(MN2)는 오프되어, 접점(outb)의 전위는 '로우'레벨(GND)이 된다.As a result, the NMOS transistor MN1 is turned on, the NMOS transistor MN2 is turned off, and the potential of the contact outb becomes the 'low' level GND.

이에따라 피모스트랜지스터(MP2)가 온되어 제1전원전압(Vpp)이 출력전압(OUT)이 된다. 이때, 풀업 피모스트랜지스터(MP1, MP2)는 래치형태의 동작이 일어난다.As a result, the PMOS transistor MP2 is turned on so that the first power supply voltage Vpp becomes the output voltage OUT. At this time, the latch-up operation of the pull-up PMOS transistors MP1 and MP2 occurs.

반대로 입력전압(in)이 '로우'레벨(GND)이면 엔모스트랜지스터(MN1) 오프되고, 엔모스트랜지스터(MN2)는 온되어 접점(outb)의 전위는 '하이'레벨(Vpp)이 되고, 출력전압(OUT)는 '로우'레벨(GND)이 된다.On the contrary, when the input voltage in is 'low' level (GND), the NMOS transistor MN1 is turned off, the NMOS transistor MN2 is turned on, and the potential of the contact outb becomes the 'high' level (Vpp). The output voltage OUT is at the low level GND.

그러나 이때, 입력전압(in)이 인버터(X1)를 통해 반전입력전압(inb)를 형성하기 때문에, 그 인버터(X1)로 인한 지연시간으로 인해 제3도의 (a)(b)에 도시된 바와같이 입력전압(in)과 반전입력전압(inb)이 모두 '하이' 또는 모두 '로우'인 영역이 발생하게 된다.However, at this time, since the input voltage in forms the inverted input voltage inb through the inverter X1, the delay time caused by the inverter X1 causes the delay voltage due to the inverter X1 to be as shown in FIG. Likewise, an area in which both the input voltage in and the inverting input voltage inb are 'high' or 'low' is generated.

이와같이 입력전압(in)과 반전입력전압(inb)이 모두 '하이'가 되면 제1전원전압(Vpp)과 접지전압(GND) 사이에 누설전류가 흐르게 된다.As such, when both the input voltage in and the inverting input voltage inb become high, a leakage current flows between the first power supply voltage Vpp and the ground voltage GND.

이상에서 설명한 바와같이 종래의 회로는 입력전압을 반전시키는 인버터에 의해 입력전압과 반전입력전압이 모두 같은 전압이 되는 영역이 발생하게 되어 제1전원전압과 접지전압 사이에 누설전류가 흐르게 되는 문제점이 있었고, 또한 그 인버터의 구동전압이 제2전원전압이므로 구동능력이 떨어지는 문제점이 있었다.As described above, the conventional circuit generates an area in which both the input voltage and the inverted input voltage become the same voltage by the inverter inverting the input voltage, so that a leakage current flows between the first power supply voltage and the ground voltage. In addition, since the drive voltage of the inverter is the second power supply voltage, there was a problem in that the drive capability was lowered.

본 발명의 목적은 이러한 종래의 문제점을 해결하기 위해 제1전원전압단으로부터 접지측으로 흐르는 누설전류패스를 최소화 하고, 출력 인버터의 구동전압을 높게하여 구동능력을 향상 시키도록 한 레벨시프트 회로를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a level shift circuit which minimizes the leakage current path flowing from the first power supply voltage terminal to the ground side to solve the conventional problems, and improves the driving capability by increasing the driving voltage of the output inverter. have.

상기 본 발명의 목적을 달성하기 위한 레벨시프트 회로는 드레인은 접지단자(GND)에 연결되고 게이트로는 입력전압(in)을 인가받는 엔모스트랜지스터(MN1)와; 소스는 제1전원전압(Vpp)단에 연결되고 게이트로는 상기 입력전압(in)을 인가받는 피모스트랜지스터(MPS)와; 소스는 상기 피모스트랜지스터(MPS)의 드레인에 연결되고 드레인은 상기 엔모스트랜지스터(MN1)의 소스에 연결되며 게이트로는 상기 입력전압(in)을 인가받는 피모스트랜지스터(MP1)와; 소스는 제2전원전압(Vcc)단에 연결되고 드레인은 상기 피모스트랜지스터(MPS)의 드레인에 연결되며 게이트로는 반전입력전압(inb)을 인가받는 피모스트랜지스터(MP2)와; 상기 피모스트랜지스터(MP2)의 드레인과 상기 인버터(X1)의 출력단자 사이에 연결된 모스커패시터(MC)와; 상기 엔모스트랜지스터(MN1)의 소스출력전압(X)에 따라 온/오프되어 그에따른 전압을 출력하는 인버터부로 구성한다.The level shift circuit for achieving the object of the present invention comprises: an MOS transistor (MN1) having a drain connected to a ground terminal (GND) and receiving an input voltage (in) as a gate; A source connected to a first power supply voltage (Vpp) terminal and a gate to which the input voltage (In) is applied; A source connected to the drain of the PMOS transistor (MPS), a drain connected to the source of the NMOS transistor (MN1), and a gate to the PMOS transistor (MP1) to receive the input voltage (in); A source connected to a second source voltage (Vcc) terminal, a drain connected to a drain of the PMOS transistor (MPS), and a gate to which the inverted input voltage (inb) is applied; A MOS capacitor (MC) connected between the drain of the PMOS transistor (MP2) and the output terminal of the inverter (X1); An inverter unit is configured to be turned on / off according to the source output voltage X of the NMOS transistor MN1 and output a corresponding voltage.

이와같이 구성한 본 발명의 작용 및 효과에 관하여 일 실시예를 들어 설명하면 다음과 같다.Referring to the embodiment and the operation and effects of the present invention configured as described above are as follows.

제4도는 본 발명의 일 실시예시도로서, 이에 도시한 바와 같이 드레인은 접지단자(GND)에 연결되고 게이트로는 입력전압(in)을 인가받는 엔모스트랜지스터(MN1)와; 소스는 제1전원전압(Vpp)단에 연결되고 게이트로는 상기 입력전압(in)을 인가받는 피모스트랜지스터(MPS)와; 소스는 상기 피모스트랜지스터(MPS)의 드레인에 연결되고 드레인은 상기 엔모스트랜지스터(MN1)의 소스에 연결되며 게이트로는 상기 입력전압(in)을 인가받는 피모스트랜지스터(MP1)와; 입력전압(in)를 반전하는 인버터(X1)와; 소스는 제2전원전압(Vcc)단에 연결되고 드레인은 상기 피모스트랜지스터(MPS)의 드레인에 연결되며 게이트로는 상기 인버터(X1)의 출력신호를 인가받는 피모스트랜지스터(MP2)와; 상기 피모스트랜지스터(MP2)의 드레인과 상기 인버터(X1)의 출력단자 사이에 연결된 모스커패시터(MC)와; 상기 엔모스트랜지스터(MN1)의 소스출력전압(X)에 따라 온/오프되어 그에 따른 전압을 출력하는 인버터부(100)로 구성한다.4 is an exemplary view of an embodiment of the present invention, in which a drain is connected to a ground terminal (GND) and an gate is applied with an input voltage (in), an MOS transistor (MN1); A source connected to a first power supply voltage (Vpp) terminal and a gate to which the input voltage (In) is applied; A source connected to the drain of the PMOS transistor (MPS), a drain connected to the source of the NMOS transistor (MN1), and a gate to the PMOS transistor (MP1) to receive the input voltage (in); An inverter X1 for inverting the input voltage in; A source connected to a second power supply voltage (Vcc) terminal, a drain connected to a drain of the PMOS transistor (MPS), and a gate to which the output signal of the inverter (X1) is applied; A MOS capacitor (MC) connected between the drain of the PMOS transistor (MP2) and the output terminal of the inverter (X1); The inverter unit 100 is turned on / off according to the source output voltage X of the NMOS transistor MN1 and outputs a voltage according thereto.

상기 인버터부(100)는 드레인은 제1전원전압(Vpp)단에 연결되고 게이트로는 상기 엔모스트랜지스터(MN1)의 드레인은 출력전압(X)을 인가받아 온/오프되는 피모스트랜지스터(MP3)와; 소스는 접지단자(GND)에 연결되고 드레인은 상기 피모스트랜지스터(MP3)의 드레인에 연결되며 게이트로는 상기 엔모스트랜지스터(MN1)의 드레인 출력전압(X)을 인가받아 온/오프되는 엔모스트랜지스터(MN2)로 구성한다.The inverter unit 100 has a drain connected to a first power supply voltage Vpp terminal, and a drain of the NMOS transistor MN1 is turned on / off by receiving an output voltage X as a gate. )Wow; A source is connected to the ground terminal (GND), the drain is connected to the drain of the PMOS transistor (MP3), the gate is an NMOS that is turned on / off by receiving the drain output voltage (X) of the NMOS transistor (MN1) It consists of the transistor MN2.

이와같이 구성한 본 발명의 일 실시예의 동작을 살펴보면 다음과 같다.Looking at the operation of an embodiment of the present invention configured as described above are as follows.

먼저, 전원전압은 제5도의 (b)에 도시한 바와 같은 제1전원전압(Vpp)과 제5도의 (a)에 도시한 바와같은 제2전원전압(Vcc)의 두 가지 종류가 있다. 제1전원전압(Vpp)이 제2전원전압(Vcc)보다 높게 설정한다.First, there are two kinds of power supply voltages: the first power supply voltage Vpp as shown in FIG. 5B and the second power supply voltage Vcc as shown in FIG. 5A. The first power supply voltage Vpp is set higher than the second power supply voltage Vcc.

그리고 입력전압(in)은 접지전압(GND)과 제2전원전압(Vcc) 사이의 구형과 펄스이고, 인버터(X1)의 출력 전압레벨은 접지전압(GND)과 제2전원전압(Vcc) 사이의 전압이다.The input voltage in is a rectangle and a pulse between the ground voltage GND and the second power supply voltage Vcc, and the output voltage level of the inverter X1 is between the ground voltage GND and the second power supply voltage Vcc. Is the voltage.

이와같은 상태에서 예를들어 입력전압(in)이 '하이'레벨(Vcc)이면, 피모스트랜지스터(MPS, MP1)는 오프되고, 엔모스트랜지스터(MN1)가 온되어 접점(X)의 전위는 제5도의 (d)에 도시한 바와같이 접지레벨(GND)이 된다.In such a state, for example, when the input voltage in is at the 'high' level Vcc, the PMOS transistors MPS and MP1 are turned off and the NMOS transistor MN1 is turned on so that the potential of the contact point X is reduced. As shown in Fig. 5D, the ground level GND is reached.

이로인해 엔모스트랜지스터(MN2)는 오프되고, 피모스트랜지스터(MP3)가 온되어 출력전압(OUT)은 제5도의 (b)에 도시한 바와같이 제1전원전압(Vpp)레벨이 된다.As a result, the NMOS transistor MN2 is turned off, the PMOS transistor MP3 is turned on, and the output voltage OUT becomes the first power supply voltage Vpp level as shown in FIG. 5B.

즉, 제2전원전압(Vcc)레벨의 입력전압(in)이 인가되면 제1전원전압(Vpp) 레벨의 전압이 출력된다.That is, when the input voltage in of the second power supply voltage Vcc level is applied, the voltage of the first power supply voltage Vpp level is output.

이때, 상기 입력전압(in)은 인버터(X1)를 통해 반전(inb)되어 접지전압(GND)레벨로 피모스트랜지스터(MP2)의 게이트에 인가된다. 이로인해 접점(P)의 전위는 제2전원전압(Vcc)레벨이 되고,At this time, the input voltage in is inverted through the inverter X1 and applied to the gate of the PMOS transistor MP2 at the ground voltage GND level. As a result, the potential of the contact point P becomes the second power supply voltage Vcc level.

모스커패시터(MC)는 제2전원전압(Vcc)과 접지전압(GND) 사이에서 충전되어 제5도의 (c)에 도시한 바와같은 전압이 된다.The MOS capacitor MC is charged between the second power supply voltage Vcc and the ground voltage GND to become a voltage as shown in Fig. 5C.

그리고 피모스트랜지스터(MPS)의 소스-게이트 사이에는 제1전원전압(Vpp)-제2전원전압(Vcc)이 형성되어 약간의 누설전류가 있으나 피모스트랜지스터(MPS)의 W/L비가 작기 때문에 무시할 수 있다.In addition, since the first power supply voltage Vpp and the second power supply voltage Vcc are formed between the source and the gate of the PMOS transistor MPS, there is a slight leakage current, but the W / L ratio of the PMOS transistor MPS is small. Can be ignored.

반대로 입력전압(in)이 '로우'레벨(GND)로 변하면, 반전입력전압(inb)은 '하이'레벨(Vcc)이 되어 피모스트랜지스터(MP2)는 오프된다.On the contrary, when the input voltage in is changed to the 'low' level GND, the inverted input voltage inb becomes the 'high' level Vcc and the PMOS transistor MP2 is turned off.

그리고 엔모스트랜지스터(MN1)는 오프되고, 피모스트랜지스터(MPS, MP1)는 온되어 접점(P)의 전위가 상승하는데, 이때, 모스커패시터(MC) 양단의 전압에 의해 제5도의 (c)에 도시한 바와같이 제2전원전압(Vcc)보다 훨씬 높은 전압으로 부스팅(boosting)된다.Then, the NMOS transistor MN1 is turned off, and the PMOS transistors MPS and MP1 are turned on to increase the potential of the contact point P. At this time, the voltage across the MOS capacitor MC is increased by the voltage across the MOS capacitor MC. As shown in FIG. 2, the boost is boosted to a voltage much higher than the second power supply voltage Vcc.

상기 접점(P)의 전위는 모스커패시터(MC)의 커패시턴스와 접점(X)의 커패시턴스의 비에 의해 그 값이 형성되므로 그 비율을 조절하여 접점(X)의 전위가 제1전원전압(Vpp)레벨이 되도록 한다.Since the value of the potential of the contact point P is formed by the ratio of the capacitance of the MOS capacitor MC to the capacitance of the contact point X, the potential of the contact point X is adjusted by adjusting the ratio so that the potential of the contact point X is the first power supply voltage Vpp. Level.

이와같이 접점(X)의 전위가 제5도의 (d)에 도시한 바와같이 상승하면 피모스트랜지스터(MP3)는 오프되고, 엔모스트랜지스터(MN2)는 온되어 출력전압(OUT)은 '로우'레벨이 된다.As such, when the potential of the contact point X rises as shown in (d) of FIG. 5, the PMOS transistor MP3 is turned off, and the MOS transistor MN2 is turned on so that the output voltage OUT is at a low level. Becomes

이때, 상기 엔모스트랜지스터(MN2)의 게이트-소스간 전압은 제1전원전압(Vpp)-접지전압(GND)이 되어 엔모스트랜지스터(MN2)를 강하게 구동한다.At this time, the gate-source voltage of the NMOS transistor MN2 becomes the first power voltage Vpp-ground voltage GND to strongly drive the NMOS transistor MN2.

한편, 입력전압(in)이 오랜시간 동안 '로우'레벨을 유지하면 접점(P)의 전압이 전하누설(charge leakage) 떨어질 우려가 있는데, 피모스트랜지스터(MPS)가 누설보상용으로 온되어 있어 항상 제1전원전압(Vpp)레벨을 유지할 수 있다.On the other hand, if the input voltage (in) is maintained at a 'low' level for a long time, the voltage of the contact point P may drop charge leakage, and the PMOS transistor MPS is turned on for leakage compensation. The first power supply voltage Vpp level may be maintained at all times.

이상에서 상세히 설명한 바와같이 본 발명은 제1전원전압단으로부터 접지측으로 흐르는 누설전류패스를 최소화 함으로써 소비전류의 절검효과가 있고, 출력 인버터의 구동전압을 제1전원전압레벨로 크게하여 구동능력을 향상시킬 수 있는 효과가 있다.As described in detail above, the present invention has an effect of cutting current consumption by minimizing a leakage current path flowing from the first power supply voltage terminal to the ground side, and increasing the driving voltage of the output inverter to the first power supply voltage level to improve driving capability. It can be effected.

Claims (2)

드레인은 접지단자(GND)에 연결되고 게이트로는 입력전압(in)을 인가받는 엔모스트랜지스터(MN1)와; 소스는 제1전원전압(Vpp)단에 연결되고 게이트로는 상기 입력전압(in)을 인가받는 피모스트랜지스터(MPS)와; 소스는 상기 피모스트랜지스터(MPS)의 드레인에 연결되고 드레인은 상기 엔모스트랜지스터(MN1)의 소스에 연결되며 게이트로는 상기 입력전압(in)을 인가받는 피모스트랜지스터(MP1)와; 소스는 제2전원전압(Vcc)단에 연결되고 드레인은 상기 피모스트랜지스터(MPS)의 드레인에 연결되며 게이트로는 반전입력전압(inb)을 인가받는 피모스트랜지스터(MP2)와; 상기 피모스트랜지스터(MP2)의 드레인과 상기 인버터(X1)의 출력단자 사이에 연결된 모스커패시터(MC)와; 상기 엔모스트랜지스터(MN1)의 소스출력전압(X)에 따라 온/오프되어 그에따른 전압을 출력하는 인버터부로 구성한 것을 특징으로 하는 레벨시프트 회로.A drain is connected to the ground terminal GND, and an gate NMOS transistor MN1 receiving an input voltage in; A source connected to a first power supply voltage (Vpp) terminal and a gate to which the input voltage (In) is applied; A source connected to the drain of the PMOS transistor (MPS), a drain connected to the source of the NMOS transistor (MN1), and a gate to the PMOS transistor (MP1) to receive the input voltage (in); A source connected to a second source voltage (Vcc) terminal, a drain connected to a drain of the PMOS transistor (MPS), and a gate to which the inverted input voltage (inb) is applied; A MOS capacitor (MC) connected between the drain of the PMOS transistor (MP2) and the output terminal of the inverter (X1); And an inverter unit which is turned on / off according to the source output voltage (X) of the NMOS transistor (MN1) and outputs a corresponding voltage. 제1항에 있어서, 인버터부는 드레인은 제1전원전압(Vpp)단에 연결되고 게이트로는 상기 엔모스트랜지스터(MN1)의 드레인 출력전압(X)을 인가받아 온/오프되는 피모스트랜지스터(MP3)와; 소스는 접지단자(GND)에 연결되고 드레인은 상기 피모스트랜지스터(MP3)의 드레인에 연결되며 게이트로는 상기 엔모스트랜지스터(MN1)의 드레인 출력전압(X)을 인가받아 온/오프되는 엔모스트랜지스터(MN2)로 구성한 것을 특징으로 하는 레벨시프트 회로.The PMOS transistor MP3 of claim 1, wherein a drain is connected to a first power supply voltage Vpp and a gate is applied to a drain output voltage X of the NMOS transistor MN1. )Wow; A source is connected to the ground terminal (GND), the drain is connected to the drain of the PMOS transistor (MP3), the gate is an NMOS that is turned on / off by receiving the drain output voltage (X) of the NMOS transistor (MN1) A level shift circuit comprising a transistor (MN2).
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