JPH0351913A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0351913A JPH0351913A JP18714289A JP18714289A JPH0351913A JP H0351913 A JPH0351913 A JP H0351913A JP 18714289 A JP18714289 A JP 18714289A JP 18714289 A JP18714289 A JP 18714289A JP H0351913 A JPH0351913 A JP H0351913A
- Authority
- JP
- Japan
- Prior art keywords
- data processing
- unit
- processing
- instruction
- microinstruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 12
- 230000010365 information processing Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000002401 inhibitory effect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は情報処理装置に関し、特にデータの処理形式に
対応して複数のデータ処理部を有し、これらデータ処理
部各々に対応して設けられたコントロールストア内のマ
イクロ命令によって各データ処理部が制御される情報処
理装置に関する。
対応して複数のデータ処理部を有し、これらデータ処理
部各々に対応して設けられたコントロールストア内のマ
イクロ命令によって各データ処理部が制御される情報処
理装置に関する。
従来技術
従来、情報処理装置においては、複数のデータ処理部が
一つのコントロールストア内のマイクロ命令によって制
御されていた。
一つのコントロールストア内のマイクロ命令によって制
御されていた。
ところが、システムクロックが短くなるにしたがって、
一つのマイクロ命令からの制御信号を1クロックで各デ
ータ処理部に分配することが不可能となってくるととも
に、各データ処理部からコントロールストアへの分岐条
件の伝達も不可能となってきた。
一つのマイクロ命令からの制御信号を1クロックで各デ
ータ処理部に分配することが不可能となってくるととも
に、各データ処理部からコントロールストアへの分岐条
件の伝達も不可能となってきた。
そのため、各データ処理部独自にコントロールストアを
設けることにより、マイクロ命令からの制御信号を1ク
ロックでデータ処理部に供給して制御可能とするととも
に、データ処理部からの分岐条件の伝達も1クロックで
可能となるようにしている。
設けることにより、マイクロ命令からの制御信号を1ク
ロックでデータ処理部に供給して制御可能とするととも
に、データ処理部からの分岐条件の伝達も1クロックで
可能となるようにしている。
しかしながら、上記のような制御方式を採用すると、今
まで同時に動作できた複数のデータ処理部の処理動作が
そのままでは不可能となった。
まで同時に動作できた複数のデータ処理部の処理動作が
そのままでは不可能となった。
そこで、基本命令系を制御する演算処理部のコントロー
ルストアを優先的に動作するコントロールストアとし、
基本命令以外(たとえば、浮動小数点演算や可変長命令
演算など)の命令系を制御する演算処理部のコントロー
ルストアを従属的に動作するコントロールストアとして
いた。
ルストアを優先的に動作するコントロールストアとし、
基本命令以外(たとえば、浮動小数点演算や可変長命令
演算など)の命令系を制御する演算処理部のコントロー
ルストアを従属的に動作するコントロールストアとして
いた。
すなわち、第3図に示すように、基本命令系を制御する
演算処理部がその命令列[ステップAt〜A (ni1
)]内で基本命令以外の命令系を制御する演算処理部に
対して制御を起動すると(ステップA2)、基本命令以
外の命令系を制御する演算処理部では命令列(ステップ
81〜Bm)の処理が終了したことを分岐条件として通
知するので、基本命令系を制御する演算処理部ではその
分岐条件によって基本命令以外の命令系を制御する演算
処理部の処理が終了したことを知ることができた。
演算処理部がその命令列[ステップAt〜A (ni1
)]内で基本命令以外の命令系を制御する演算処理部に
対して制御を起動すると(ステップA2)、基本命令以
外の命令系を制御する演算処理部では命令列(ステップ
81〜Bm)の処理が終了したことを分岐条件として通
知するので、基本命令系を制御する演算処理部ではその
分岐条件によって基本命令以外の命令系を制御する演算
処理部の処理が終了したことを知ることができた。
このような従来の情報処理装置では、各データ処理部独
自にコントロールストアを設けており、基本命令系を制
御する演算処理部のコントロールストアが基本命令以外
の命令系を制御する演算処理部のコントロールストアに
対して常に優位な関係にあるように設定されていたので
、基本命令以外の命令系を制御する演算処理部を主に使
用する命令(浮動小数点演算命令や可変長演算命令)を
実行すると、基本命令系を制御する演算処理部における
マイクロ命令処理が基本命令以外の命令系を制御する演
算処理部の実行を待合わせることが多いという欠点があ
る。
自にコントロールストアを設けており、基本命令系を制
御する演算処理部のコントロールストアが基本命令以外
の命令系を制御する演算処理部のコントロールストアに
対して常に優位な関係にあるように設定されていたので
、基本命令以外の命令系を制御する演算処理部を主に使
用する命令(浮動小数点演算命令や可変長演算命令)を
実行すると、基本命令系を制御する演算処理部における
マイクロ命令処理が基本命令以外の命令系を制御する演
算処理部の実行を待合わせることが多いという欠点があ
る。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、データ処理の終了の待合わせ回数を削減
することができる情報処理装置の提供を目的とする。
されたもので、データ処理の終了の待合わせ回数を削減
することができる情報処理装置の提供を目的とする。
発明の構或
本発明による情報処理装置は、マイクロ命令を格納スる
コントロールストアと、前記コントロールストアから読
出された前記マイクロ命令によって制御されるデータ処
理手段とを含む複数のユニットを有する情報処理装置で
あって、メモリからの命令により設定され、自ユニット
が他のユニットより優先的にデータ処理を行っているこ
とを示す優先情報を保持する第1の保持手段と、前記第
1の保持手段に保持された前記優先情報に応じて前記デ
ータ処理手段のデータ処理を抑止する抑止手段と、前記
マイクロ命令によって設定され、前記自ユニットのマイ
クロ命令によって指定される処理を前記他のユニットが
実行していることを示す他ユニット状態情報を保持する
第2の保持手段と、前記第2の保持手段に保持される前
記他ユニット状態情報に応じて前記自ユニットのマイク
ロ命令によって指定される処理情報を前記他のユニット
に送出する送出手段と、前記他のユニットから送られて
きた前記処理情報の処理が終了したことを前記他のユニ
ットに通知する通知手段とを前記複数のユニット各々に
設けたことを特徴とする。
コントロールストアと、前記コントロールストアから読
出された前記マイクロ命令によって制御されるデータ処
理手段とを含む複数のユニットを有する情報処理装置で
あって、メモリからの命令により設定され、自ユニット
が他のユニットより優先的にデータ処理を行っているこ
とを示す優先情報を保持する第1の保持手段と、前記第
1の保持手段に保持された前記優先情報に応じて前記デ
ータ処理手段のデータ処理を抑止する抑止手段と、前記
マイクロ命令によって設定され、前記自ユニットのマイ
クロ命令によって指定される処理を前記他のユニットが
実行していることを示す他ユニット状態情報を保持する
第2の保持手段と、前記第2の保持手段に保持される前
記他ユニット状態情報に応じて前記自ユニットのマイク
ロ命令によって指定される処理情報を前記他のユニット
に送出する送出手段と、前記他のユニットから送られて
きた前記処理情報の処理が終了したことを前記他のユニ
ットに通知する通知手段とを前記複数のユニット各々に
設けたことを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第1図は本発明の一実施例を示すブロック図である。図
において、情報処理装置1は2つのデータ処理部2.3
と、命令取出し部4とからなり、データ処理部2,3に
は夫々コントロールストア(CS)20.30が設けら
れている。
において、情報処理装置1は2つのデータ処理部2.3
と、命令取出し部4とからなり、データ処理部2,3に
は夫々コントロールストア(CS)20.30が設けら
れている。
データ処理部2,3のコントロールストア20,30に
はマイクロ命令が格納されており、アドレスレジスタ2
1.31で指定されるマイクロアドレスにしたがってマ
イクロ命令が読出されてコントロールストアレジスタ(
CSR)22.32に保持される。
はマイクロ命令が格納されており、アドレスレジスタ2
1.31で指定されるマイクロアドレスにしたがってマ
イクロ命令が読出されてコントロールストアレジスタ(
CSR)22.32に保持される。
このコントロールストアレジスタ22.32に保持され
たマイクロ命令によって演算処理部23,33の制御や
次に読出されるマイクロ命令のアドレスの決定、および
他のデータ処理部のコントロールストアに関する制御が
実行される。
たマイクロ命令によって演算処理部23,33の制御や
次に読出されるマイクロ命令のアドレスの決定、および
他のデータ処理部のコントロールストアに関する制御が
実行される。
アドレス生成部24.34はコントロールストアレジス
タ22.32に保持されたマイクロ命令の一部を人力と
し、次に読出されるマイクロ命令のアドレスを生威し、
該アドレスをセレクタ26,36を介してアドレスレジ
スタ21.31に出力する。
タ22.32に保持されたマイクロ命令の一部を人力と
し、次に読出されるマイクロ命令のアドレスを生威し、
該アドレスをセレクタ26,36を介してアドレスレジ
スタ21.31に出力する。
情報処理装置1では命令取出し部4によってメモリ5か
ら命令が取出され、該命令は命令語レジスタ41に格納
される。
ら命令が取出され、該命令は命令語レジスタ41に格納
される。
命令語レジスタ41に格納された命令は命令解読部42
で解読され、その命令の実行のために最初に読出される
マイクロ命令のアドレスがセレクタ26.36を介して
アドレスレジスタ21,31に設定される。
で解読され、その命令の実行のために最初に読出される
マイクロ命令のアドレスがセレクタ26.36を介して
アドレスレジスタ21,31に設定される。
また、その命令が命令解読部42で解読されると、主に
使用するデータ処理部2,3のM (Master)フ
ラグ25a,35aがオンにセットされる。
使用するデータ処理部2,3のM (Master)フ
ラグ25a,35aがオンにセットされる。
このMフラグ25a,35aは一度オンにセットされる
と、その命令の終了までオフにされない。
と、その命令の終了までオフにされない。
3 (Slave )フラグ25b,35bはコントロ
ールストアレジスタ22.32に保持されたマイクロ命
令により、他のデータ処理部3,2に対して処理の実行
をさせようとするときにオンにセットされる。
ールストアレジスタ22.32に保持されたマイクロ命
令により、他のデータ処理部3,2に対して処理の実行
をさせようとするときにオンにセットされる。
E ([End )フラグ25c,35cは他のデータ
処理部3,2によって実行させられる処理が終了したと
きにオンにセットされる。
処理部3,2によって実行させられる処理が終了したと
きにオンにセットされる。
アンドゲート27,37はMフラグ25a,35aの内
容と、コントロールストアレジスタ22,32からSフ
ラグ25b.35bおよびEフラグ25c,35cへの
セット信号との論理積をとり、その結果をオアゲー}2
8.38に出力する。
容と、コントロールストアレジスタ22,32からSフ
ラグ25b.35bおよびEフラグ25c,35cへの
セット信号との論理積をとり、その結果をオアゲー}2
8.38に出力する。
オアゲート28.38はEフラグ25c,35Cの内容
と、アンドゲート27.37からの出力信号との論理和
をとり、その結果をゲート28a,38aに出力する。
と、アンドゲート27.37からの出力信号との論理和
をとり、その結果をゲート28a,38aに出力する。
すなわち、ゲート28a.38aはオアゲート28.3
8からの出力信号に応して、アドレス生或部24.34
からのデータを他ノテータ処理部3,2のアドレス生成
部34,24に送出したり、あるいは遮断したりする。
8からの出力信号に応して、アドレス生或部24.34
からのデータを他ノテータ処理部3,2のアドレス生成
部34,24に送出したり、あるいは遮断したりする。
オアゲート29.39はMフラグ25a.35aの内容
と、Sフラグ25b.35bの内容と、他のデータ処理
部3.2のSフラグ35b,25bの内容との論理和を
とり、その結果をゲート29a,39aに出力する。す
なわち、ゲート29a,39aはオアゲート29,39
からの出力信号に応じて、アドレス生戊部24.34か
らのデータをアドレスレジスタ21.31に送出したり
、あるいは遮断したりする。
と、Sフラグ25b.35bの内容と、他のデータ処理
部3.2のSフラグ35b,25bの内容との論理和を
とり、その結果をゲート29a,39aに出力する。す
なわち、ゲート29a,39aはオアゲート29,39
からの出力信号に応じて、アドレス生戊部24.34か
らのデータをアドレスレジスタ21.31に送出したり
、あるいは遮断したりする。
第2図は本発明の一実施例において使用されるマイクロ
命令のフォーマットを示す図である。図において、ブラ
ンチフィールド50は次に実行するマイクロ命令の読出
しアドレスの決定の原に無条件分岐を行うか、条件分岐
を行うかを指定する。
命令のフォーマットを示す図である。図において、ブラ
ンチフィールド50は次に実行するマイクロ命令の読出
しアドレスの決定の原に無条件分岐を行うか、条件分岐
を行うかを指定する。
ブランチテストフィールド51は条件分岐のときの条件
判断の方法を指定し、ハードウェアコントロールフィー
ルド52は演算処理部23.33の制御を指定する。
判断の方法を指定し、ハードウェアコントロールフィー
ルド52は演算処理部23.33の制御を指定する。
アドレスフィールド53は次に読出されるマイクロ命令
のアドレスを生戊するために使用され、フラグフィール
ド54はSフラグ25b,35bを制御するために使用
される。
のアドレスを生戊するために使用され、フラグフィール
ド54はSフラグ25b,35bを制御するために使用
される。
第1図および第2図を用いて本発明の一実施例の動作に
ついて説明する。
ついて説明する。
命令取出し部4によってメモリ5から取出された命令が
命令解読部42で解読され、Mフラグ25aがオンにセ
ットされているときに、他のデータ処理部3に対して処
理の実行をさせようとする場合には、コントロールスト
アレジスタ22に格納されたマイクロ命令のフラグフィ
ールド54によってSフラグ25bがオンにセットされ
る。
命令解読部42で解読され、Mフラグ25aがオンにセ
ットされているときに、他のデータ処理部3に対して処
理の実行をさせようとする場合には、コントロールスト
アレジスタ22に格納されたマイクロ命令のフラグフィ
ールド54によってSフラグ25bがオンにセットされ
る。
Sフラグ25bがオンにセットされるとき、同時にアン
ドゲート27からの出力信号が″1″となるので、オア
ゲート28を介して“1”が出力されることによりゲー
ト28aが開き、アドレス生或部24から他のデータ処
理部3のアドレス生成部34にブランチテストフィール
ド51が送出される。
ドゲート27からの出力信号が″1″となるので、オア
ゲート28を介して“1”が出力されることによりゲー
ト28aが開き、アドレス生或部24から他のデータ処
理部3のアドレス生成部34にブランチテストフィール
ド51が送出される。
これにより、アドレス生成部34はブランチテストフィ
ールド51からコントロールストア30の読出しアドレ
スを生成する。
ールド51からコントロールストア30の読出しアドレ
スを生成する。
よって、データ処理部2のアドレス生成部24がブラン
チテストフィールド51をアドレスと解釈して送出する
ことにより、アドレス生成部34からアドレスレジスタ
31にアドレスが設定される。したがって、Sフラグ2
5bをオンにするときには無条件分岐だけしか許されな
い。
チテストフィールド51をアドレスと解釈して送出する
ことにより、アドレス生成部34からアドレスレジスタ
31にアドレスが設定される。したがって、Sフラグ2
5bをオンにするときには無条件分岐だけしか許されな
い。
Sフラグ25bがオンとなった次のタイミングで、デー
タ処理部3のオアゲート39からゲート39aへの出力
信号が“1”となってゲート39aが開かれ、アドレス
生成部34で生戒された読出しアドレスがセレクタ36
を介してアドレスレジスタ31にセットされる。
タ処理部3のオアゲート39からゲート39aへの出力
信号が“1”となってゲート39aが開かれ、アドレス
生成部34で生戒された読出しアドレスがセレクタ36
を介してアドレスレジスタ31にセットされる。
尚、Mフラグ25aがオンであるデータ処理部2内のゲ
ート29aは命令実行中、常時開かれたままである。
ート29aは命令実行中、常時開かれたままである。
アドレス生成部24からのブランチテストフィールド5
1によってアドレス生成部34で生成された読出しアド
レスにより開始されたデータ処理部3内での一連の処理
が終了すると、コントロールストアレジスタ32に格納
されたマイクロ命令のフラグフィールド54によってE
フラグ35Cがオンにされる。
1によってアドレス生成部34で生成された読出しアド
レスにより開始されたデータ処理部3内での一連の処理
が終了すると、コントロールストアレジスタ32に格納
されたマイクロ命令のフラグフィールド54によってE
フラグ35Cがオンにされる。
Eフラグ35cがオンになると、オアゲート38からゲ
ート38aへの出力信号が“1”となってゲート38a
が開かれ、アドレス生成部34からデータ処理部2のア
ドレス生或部24に処理終了信号が送出される。
ート38aへの出力信号が“1”となってゲート38a
が開かれ、アドレス生成部34からデータ処理部2のア
ドレス生或部24に処理終了信号が送出される。
アドレス生成部24はデータ処理部3のアドレス生成部
34からの処理終了信号を受取ると、この処理終了信号
をマイクロ命令読出しの分岐条件として使用する。
34からの処理終了信号を受取ると、この処理終了信号
をマイクロ命令読出しの分岐条件として使用する。
すなわち、データ処理部2はこの処理終了信号をデータ
処理部3の処理が終了したかどうかを刊定するために使
用している。たとえば、データ処理部2の処理がデータ
処理部3の処理よりも早く終了していれば、この処理終
了信号がファームウェアループの脱出条件となる。
処理部3の処理が終了したかどうかを刊定するために使
用している。たとえば、データ処理部2の処理がデータ
処理部3の処理よりも早く終了していれば、この処理終
了信号がファームウェアループの脱出条件となる。
データ処理部3においてMフラグ35aがオンとなった
場合にも、上述の処理動作と同様にして処理される。
場合にも、上述の処理動作と同様にして処理される。
上述のように、2つのコントロールストア20,30が
ある場合に、どちらのコントロールストア20.30で
も優位な状態となれることによって、他のデータ処理部
3.2への処理の依頼の回数および他のデータ処理部3
,2からの処理終了の待合わせの回数を減らすことがで
きる。
ある場合に、どちらのコントロールストア20.30で
も優位な状態となれることによって、他のデータ処理部
3.2への処理の依頼の回数および他のデータ処理部3
,2からの処理終了の待合わせの回数を減らすことがで
きる。
すなわち、命令語レジスタ41に格納された命令の処理
は、その命令の処理に都合のよいハードウェアを有する
演算処理部を使用することにより、一つの演算処理部だ
けで十分性能を上げることができる。
は、その命令の処理に都合のよいハードウェアを有する
演算処理部を使用することにより、一つの演算処理部だ
けで十分性能を上げることができる。
たとえば、基本命令系のハードウエアを使用して可変長
命令の処理を実現しようとした場合、可変長命令系で使
用するキャラクタ単位でシフトを行うシフタや、キャラ
クタ単位のシフトカウントを生威するハードウエアが必
要になる。このシフタなしにキャラクタ単位のシフトを
実行しようとしても性能が低下するので、結局上記のよ
うなハードウェアが必要になる。
命令の処理を実現しようとした場合、可変長命令系で使
用するキャラクタ単位でシフトを行うシフタや、キャラ
クタ単位のシフトカウントを生威するハードウエアが必
要になる。このシフタなしにキャラクタ単位のシフトを
実行しようとしても性能が低下するので、結局上記のよ
うなハードウェアが必要になる。
しかしながら、基本命令系の演算処理部にキャラクタ単
位でシフト可能なシックを設けることは、ハードウエア
の実装面からみて不可能である。このような場合に、基
本命令系の演算処理部から可変長命令系の演算処理部に
処理の依頼が発生する。
位でシフト可能なシックを設けることは、ハードウエア
の実装面からみて不可能である。このような場合に、基
本命令系の演算処理部から可変長命令系の演算処理部に
処理の依頼が発生する。
この可変長命令を実行するときにその命令によってMフ
ラグ25a,35aをオンとすることにより、可変長命
令系のコントロールストアを優位な状態とし、できる限
り可変長命令系の演算処理部を使用するようにして、基
本命令系の演算処理部から可変長命令系の演算処理部へ
のアクセスを減らし、つまり基本命令系の演算処理部と
可変長命令系の演算処理部との間の通信回数を減らすこ
とにより性能低下を防いでいる。
ラグ25a,35aをオンとすることにより、可変長命
令系のコントロールストアを優位な状態とし、できる限
り可変長命令系の演算処理部を使用するようにして、基
本命令系の演算処理部から可変長命令系の演算処理部へ
のアクセスを減らし、つまり基本命令系の演算処理部と
可変長命令系の演算処理部との間の通信回数を減らすこ
とにより性能低下を防いでいる。
このように、メモリ5から取出された命令を実行すると
きに、主に使用するデータ処理部2,3のMフラグ25
a,35aをオンとし、このとき他のデータ処理部3.
2も使用するのであれば、Sフラグ25b,35bをセ
ットして、実行してほしい処理のアドレス情報を他のデ
ータ処理部3,2のアドレス生成部34.24に送出し
、該アドレス情報による処理が終了したことを示す他の
データ処理部3,2からの処理終了信号をデータ処理部
2,3の分岐条件とすることによって、データ処理部2
,3に対応するコントロールストア20.30のどちら
でも優位な状態とすることができるので、他のデータ処
理部3,2への処理の依頼の回数および他のデータ処理
部3,2からの処理終了の待合わせの回数を減らすこと
ができる。
きに、主に使用するデータ処理部2,3のMフラグ25
a,35aをオンとし、このとき他のデータ処理部3.
2も使用するのであれば、Sフラグ25b,35bをセ
ットして、実行してほしい処理のアドレス情報を他のデ
ータ処理部3,2のアドレス生成部34.24に送出し
、該アドレス情報による処理が終了したことを示す他の
データ処理部3,2からの処理終了信号をデータ処理部
2,3の分岐条件とすることによって、データ処理部2
,3に対応するコントロールストア20.30のどちら
でも優位な状態とすることができるので、他のデータ処
理部3,2への処理の依頼の回数および他のデータ処理
部3,2からの処理終了の待合わせの回数を減らすこと
ができる。
よって、基本命令系の演算処理部におけるマイクロ命令
処理が基本命令以外の命令系の演算処理部の実行を待合
わせることが少なくなるので、性能低下を防止すること
ができる。
処理が基本命令以外の命令系の演算処理部の実行を待合
わせることが少なくなるので、性能低下を防止すること
ができる。
発明の効果
以上説明(,たように本発明によれば、他のユニットよ
り優先的にデータ処理を行っていることを示す情報に応
じて自ユニットにおけるデータ処理を制御し、自ユニッ
トのマイクロ命令によって指定される処理を他のユニッ
トが実行していることを示す情報に応じて該マイクロ命
令によって指定される処理情報を他のユニットに送出す
るとともに、自ユニットにおいて他のユニットのマイク
ロ命令によって指定される処理が終了したとき、その終
了情報を他のユニットに通知するようにすることによっ
て、データ処理の終了の待合わせ回数を削減することが
できるという効果がある。
り優先的にデータ処理を行っていることを示す情報に応
じて自ユニットにおけるデータ処理を制御し、自ユニッ
トのマイクロ命令によって指定される処理を他のユニッ
トが実行していることを示す情報に応じて該マイクロ命
令によって指定される処理情報を他のユニットに送出す
るとともに、自ユニットにおいて他のユニットのマイク
ロ命令によって指定される処理が終了したとき、その終
了情報を他のユニットに通知するようにすることによっ
て、データ処理の終了の待合わせ回数を削減することが
できるという効果がある。
第1図は本発明の一実施例を示すブロック図、第2図は
本発明の一実施例において使用されるマイクロ命令のフ
ォーマットを示す図、第3図は従来例の命令列を示す図
である。 主要部分の符号の説明 2.3・・・・・・データ処理部 20.30・・・・・・コントロールストア22.32
・・・・・・コントロールストアレジスタ24.34・
・・・・・アドレス生成部25a,35a・・・・・・
Mフラグ 25b,35b・・・・・・Sフラグ 25c,35c・・・・・・Eフラグ 27.37・・・・・・アンドゲート 28,29, 38.39・・・・・・オアゲート 28a,29a, 38a,39a・・・・・・ゲート
本発明の一実施例において使用されるマイクロ命令のフ
ォーマットを示す図、第3図は従来例の命令列を示す図
である。 主要部分の符号の説明 2.3・・・・・・データ処理部 20.30・・・・・・コントロールストア22.32
・・・・・・コントロールストアレジスタ24.34・
・・・・・アドレス生成部25a,35a・・・・・・
Mフラグ 25b,35b・・・・・・Sフラグ 25c,35c・・・・・・Eフラグ 27.37・・・・・・アンドゲート 28,29, 38.39・・・・・・オアゲート 28a,29a, 38a,39a・・・・・・ゲート
Claims (1)
- (1)マイクロ命令を格納するコントロールストアと、
前記コントロールストアから読出された前記マイクロ命
令によって制御されるデータ処理手段とを含む複数のユ
ニットを有する情報処理装置であって、メモリからの命
令により設定され、自ユニットが他のユニットより優先
的にデータ処理を行っていることを示す優先情報を保持
する第1の保持手段と、前記第1の保持手段に保持され
た前記優先情報に応じて前記データ処理手段のデータ処
理を抑止する抑止手段と、前記マイクロ命令によって設
定され、前記自ユニットのマイクロ命令によって指定さ
れる処理を前記他のユニットが実行していることを示す
他ユニット状態情報を保持する第2の保持手段と、前記
第2の保持手段に保持される前記他ユニット状態情報に
応じて前記自ユニットのマイクロ命令によって指定され
る処理情報を前記他のユニットに送出する送出手段と、
前記他のユニットから送られてきた前記処理情報の処理
が終了したことを前記他のユニットに通知する通知手段
とを前記複数のユニット各々に設けたことを特徴とする
情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18714289A JPH0351913A (ja) | 1989-07-19 | 1989-07-19 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18714289A JPH0351913A (ja) | 1989-07-19 | 1989-07-19 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0351913A true JPH0351913A (ja) | 1991-03-06 |
Family
ID=16200858
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18714289A Pending JPH0351913A (ja) | 1989-07-19 | 1989-07-19 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0351913A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05257681A (ja) * | 1992-03-16 | 1993-10-08 | Nec Corp | マイクロプログラム制御装置群 |
-
1989
- 1989-07-19 JP JP18714289A patent/JPH0351913A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05257681A (ja) * | 1992-03-16 | 1993-10-08 | Nec Corp | マイクロプログラム制御装置群 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4409654A (en) | Data processor adapted for interruption to an instruction stream | |
US4179731A (en) | Microprogrammed control system | |
US5446849A (en) | Electronic computer which executes squash branching | |
EP0378415A2 (en) | Multiple instruction dispatch mechanism | |
US4758949A (en) | Information processing apparatus | |
JPH0351913A (ja) | 情報処理装置 | |
JP2577023B2 (ja) | 情報処理装置のアドレス拡張制御方式 | |
JP2817524B2 (ja) | 命令キャッシュ制御方式 | |
JPS60250438A (ja) | 情報処理装置 | |
JPS63314644A (ja) | デ−タ処理装置 | |
JPS588011B2 (ja) | マイクロプログラムセイギヨホウシキ | |
JP2825315B2 (ja) | 情報処理装置 | |
JPH03164945A (ja) | データ処理装置 | |
JPH0557614B2 (ja) | ||
JPH0375904B2 (ja) | ||
JPH01224870A (ja) | 情報処理装置における主記憶アクセス命令実行制御方式 | |
JPH0133852B2 (ja) | ||
JPH0424731B2 (ja) | ||
JPH04256058A (ja) | 情報処理装置 | |
JPS59223846A (ja) | 演算処理装置 | |
JPH0136198B2 (ja) | ||
JPS63229526A (ja) | 情報処理装置 | |
JPS63254531A (ja) | 電子計算機の命令読み出し制御方式 | |
JPH0630062B2 (ja) | デ−タ処理装置 | |
JPS58169247A (ja) | 高速命令読出し方式 |