JPH03500459A - セル型アドレス用置換ビットマップラスターグラフィックスアーキテクチャ - Google Patents
セル型アドレス用置換ビットマップラスターグラフィックスアーキテクチャInfo
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- JPH03500459A JPH03500459A JP63502737A JP50273788A JPH03500459A JP H03500459 A JPH03500459 A JP H03500459A JP 63502737 A JP63502737 A JP 63502737A JP 50273788 A JP50273788 A JP 50273788A JP H03500459 A JPH03500459 A JP H03500459A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
セル型アドレス用置換ビットマツプラスターグラフィックスアーキテクチャ
技術分野
本発明は、ラスターグラフィックス装置用の新たなコンピュータグラフィックス
画像形成方式、フレームバッファメモリコントローラ、及びフレキシブルなフレ
ームバッファアドレス用アーキテクチャに関するものである。本発明は、性能及
び効率を増加させるために、異なったワード及びセル形態アドレスモードでフレ
ームバッファメモリ位置をアクセスするためのラスターバッファアドレス発生器
及びアドレス回路を提供している。本発明は、アドレス発生器の複数個のアドレ
スモードワード及びセル形態に゛よってアクセスされるフレームバッファメモリ
位置内のグラフィックス画像データを形成し、修正し、且つアップデートするた
めの新たなグラフィックス画像データ発生器を提供している。このグラフィック
ス画像データ発生器は、例えばベクトル作図、多角形埋め込み、rBi t B
ll t’ sJ即ちビットブロック転送、及びラスター観察表面のディスプレ
イリフレッシュなどを与える。本発明は、更に、フレームバッファメモリ位置に
おけるグラフィックス画像データの新たな且つ珍しい置換型ビットマツプ組織に
関するものである。このフレームバッファアドレス回路は、標準のビットマツプ
を複数個のワード及びセルアドレスモードを収容する置換型ビットマツプで置換
えるためにユーザのX、Y又はx、y。
2座標アドレスを置換する直線置換回路を組み込んでいる。アクセスされたデー
タの並行処理は、複数個のメモリバンクからなるフレームバッファを使用して達
成される。本発明は、更に、各画素を画定するビット数を変化させるため第三即
ちZ次元において可変数の複数個の面を具備する新たな三次元置換型ビットマツ
プ組織を有している。
従来技術
]ンビュータラスターグラフィックス装置において、画像は、通常、CRTディ
スプレイスクリーン又はその他のラスターディスプレイ観察表面上にラスタース
キャニングによって表示される。ディスプレイスクリーン又は観察表面位置にお
ける各最小の画像要素は、画素即ちビクセルとして呼称され、且つ各画素は画像
データメモリの1個又はそれ以上のメモリ位置において1個又はそれ以上のビッ
トによって画定される。最も簡単なラスターグラフィックスディスプレイにおい
て、各ディスプレイ位置における画素は、画像データメモリの対応するメモリ位
置における1個のビットによって画定される。
グラフィックス画像データメモリは、画像フレームバッファ、画像リフレッシュ
バッファ、又は画像ビットマツプとして呼称される。フレームバッファは、通常
、ソリッドステートのランダムアクセスメモリ(RA M ’)集積回路(IC
)チップによって実現され、該チップは、又、複数個のメモリバンクを構成する
場合がある。フレームバッファがリフレッシュバッファと呼ばれるのは、CRT
ディスプレイスクリーン上の画像フレームが、典型的に毎秒30又は60ラスタ
ーサイクルであるフレームバッファの内容でリフレッシュされるからである。フ
レームバッファは、更に、ビットマツプとも呼ばれるのは、フレームバッファの
メモリ位置における内容即ちビットが、ラスタースキャン発生器によってディス
プレイスクリーン又は観察表面上にマツプされるからである。フレームバッファ
の内容は、ビデオスキャンライン発生器によって直線的なストリームに組織化さ
れ、CRTビーム強度を制御する。
フレームバッファにおけるメモリアドレス位置と、ディスプレイスクリーン又は
ユーザ/観察者X、Y座標系として識別される観察表面上の画素位置との間に一
定の1対1の対応が存在している。ラスターディスプレイ観察表面の各画素が、
例えば、1,2゜4.8.又は16ビツトなどの1個を越えたビットによって画
定され゛る場合、フレームバッファメモリ位置は、画素毎の複数個のビットに対
応する例えば1・ 2,4,8.16個の面などの面内へ空間的に組織化される
ものと考えられる。これらの面は、ビットマツプに対し3番目の次元を付加する
ものと考えることが可能である。画素毎の複数個のビットは、ユーザX、Y座標
系観察表面の画素位置と多数対1の対応を担ってお、す、且つカラートーン、中
間調、分解能などを画定し、且つより大きな明確性を持った画像を提供するため
に使用される。
フレームバッファの内容は、逐次的なメモリサイクルによって直線的なシーケン
スでビデオディスプレイセクションへ搬送される。逐次的メモリサイクルは・フ
レームバッファを構成する複数個のRAM又はメモリバンクの標準的なビットマ
ツプワードモードアドレッシング又はワード形態アドレッシングでフレームバッ
ファをアクセスする。各メモリサイクル又はメモリアクセスサイクルは、メモリ
バンクの各々を順番にアクセスし、且つ水平ワード又は標準的なビットマツプの
1行の一部及び水平ワード又はユーザX、Y座標系観察表面上の1行の画素の一
部として可視化することが可能な連続的なRAM又はメモリバンクから一連のビ
ットを引き出す。ラスターパターンの各スキャンラインは、観察表面に渡って完
全な幾つかの行即ちスキャンラインを形成するビットマツプから検索された一連
のこの様なワードから構成されている。典型的に、フレームバッファのメモリ帯
域幅即ちメモリサイクル時間の約半分はりフレッシニメモリアクセスのために使
用される。
メモリ帯域幅即ちメモリサイクル時間の他の部分は、フレームバッファ即ちリフ
レッシュバッファ画像メモリをアップデートするために使用することが可能であ
る。これは、又、フレームバッファにおける新たな画像、画像部分、又は画像要
素の書込み、作図、又は絵画として呼称される。CRTディスプレイの場合、ア
ップデート動作は、リフレッシュ期間中のインターリーブによって達成される。
新たな内容は、ディスプレイスクリーン又は観察表面上に画像のリフレッシュに
よって表示される。従来のラスターグラフィックスワードモードアーキテクチャ
及び標準的ビットマツプの欠点は、「作図」及び「絵画」によるフレームバッフ
ァのアップデートは、複数個のRAM又はメモリバンクをアクセスするための同
一のワードモードアドレッシング及び水平ワード形態を使用して達成されている
ということである。これは、全スクリーンをリフレッシュするためにフレームバ
ッファの内容を効率的にアクセスするように適合されてはいるが、−次元水平ワ
ードモード即ちワード形態アドレッシングは、作図すべきベクトルのより小さな
二次元区域の簡単な幾何学的形状を使用することができないので不利益である。
ベクトル作図及び絵画において、観察表面区域の小さな部分を作図するか、絵画
するか、又は修正するためにフレームバッファの画定した部分のみがアクセスす
ることが必要であるに過ぎない。ワードモードアドレッシングは、例えば、ベク
トルを作図するために特定のフレームバッファのアップデートのために必要とさ
れるものをはるかに越えた数のメモリ位置をアクセスするための拘束をラスター
グラフィックス装置に課している。これは、従来のワードモードアーキテクチャ
及びアドレッシングは、逐次的なメモリサイクルにおいてビットマツプの長い水
平ワードシーケンス即ち行部分のみを検査するからである。作図すべきベクトル
乃至は文字は、小さな垂直方向に配向した二次元矩形に一層現実的に適合するこ
とが可能である。従って、作図及び絵画にお・けるフレームバッファのアップデ
ートのために多数のメモリサイクルの過剰な時間が必要とされ、且つ使用可能な
フレームバッファメモリ帯域幅即ち使用可能なメモリサイクル時間は非効率的に
使用されている。
ラスターグラフィックス装置の性能の効率は、各メモリサイクル毎に実際に変化
され即ちアップデートされるスクリーン上の画素を構成するビット数の関数とし
て測定することが可能である。例えば、各メモリサイクルが641ツトの水平ア
ドレス用ワードの形態でメモリバンクの64個のメモリ位置における64個のビ
ットをアクセスする場合、16ビツト即ち16個の画素垂直又は対角線ベクトル
がフレームバッファ内において非効率的に作図され又はアップデートされる。単
一面フレームバッファにおいては、多分、スクリーンの単一の画素に対応する単
一のビットのみが各メモリワードアクセスサイクル毎にアップデートされる。従
って、各64ビツトワードメモリアクセスサイクルにおいて1ビツトのみをアッ
プデートして垂直又は対角線ベクトルの作図を完成するために、最大で16個の
ワードメモリアクセスサイクルが必要とされる場合がある。
ラスタースキャン型フレームバッファディスプレイ用のセル型アーキテクチャは
、5atish Gupta及びRobert F、 5proullj(カー
ネギーメoン大学)及びIvan E、 5utherland著の「ラスター
スキャンディスプレイをアップデートするためのVLSIアーキテクチャ(A
VLSI Architecturefor Updating Raster
−5can Dispgays)J、コンピュータグラフィックス、Voll、
15、N003.33B−340頁、1981年8月、に記載されており、更に
、プロシーディングズ・オブ・5IGGRAPH81,71−78頁、アソシエ
イション・オブ・コンピユーテイング・マシナリ、1981、において発表され
ている。この方式は、更に、AatfshGuptaの博士論文であり1981
年12月にカーネギ−メロン大学のコンピュータサイエンス部へ提出されており
且つ1982年の日付の著作権を有する「ラスタースキャンディスプレイの並列
アップデート用アーキテクチャ及びアルゴリズム(A r chitectur
es and Ailgortthms for Paraflll el U
pdatesof Ra5ter−Scan Disp、Q ays)Jという
題名の論文に記載されている。GuptaSSproulRs及びSuther
gandは、単一の二次元8X8ビツトセル形態アドレスモードによってフレー
ムバッファをアクセスするための従来の水平ワード指向型メモリ組織の代わりに
フレームバッファメモリの8×8ビツトセル組織を開ッファアドレッシング及び
#制御回路及びビットマツプは、観察表面又はディスプレイスクリーン上の画素
からなる正方形のセルに対応するセル形態内のメモリバンクの逐次的なメモリア
ドレス位置をアクセスすることを可能とすべく構成されている。セル形態矩形は
、例えば64ビツトからなる水平ワードモードアドレス用ワードとして同様の数
のビット乃至は画素から構成されている。しかしながら、ディスプレイスクリー
ン又は観察表面上において観察されるセルアドレス用形態は二次元である。その
結果、フレームバッファをアップデートすることが可能であり、且つ所要のビッ
ト及び画素をアップデートし又は作図するために減少した数のメモリアクセスサ
イクルで垂直又は対角線ベクトル又は二次元文字を描くことが可能である。従来
はメモリサイクル毎に変化され又はアップデートされる1個のビット又は画素へ
制限されることがあったベクトル作図性能は、メモリアクセスサイクル毎に複数
個のビット又は画素を変化するか又はアップデートすることにアップグレードさ
れている。
8×8セルアドレス用モードは、二次元ベクトル、文字及びビットブロック転送
を作図するためにフレームバッファをアップデートする場合に、各メモリアクセ
スサイクル毎にアップデートされる画素数においてより大きな性能を可能として
いる。しかしながら%Gupta、5proujljl、及びSutherga
nd方式の欠点は、観察表面に渡ってのフレームバッファの内容のリフレッシュ
又はディスプレイのために矩形状アドレス用モードセルを使用せねばならないの
で、ディスプレイのリフレッシュは水平ワードモードアドレッシングの場合より
も効率が悪いということである。特定のリフレッシュスキャンラインを組み立て
るために、各メモリアクセスサイクルから8×8ビツトセルの1ラインのみが使
用される。Guptaなどの方式のアーキテクチャは、単に1個のアドレッシン
グモードを達成することが可能であり、且つ選択したセル形態及び1個のアドレ
ッシングモードのみを許容するビットマツプ組織によって拘束されている。
単一の8X8画素セルを有する別のセル組織化ラスターディスプレイアーキテク
チャは、Jordan及びBarrett著の「ライン作図用セル組織化ラスタ
ーディスプレイ(A Ceflfl Organized Ra5ter DL
sp、Q ay f。
r Line Drawings)J、CACM%Vop、17 (2)、70
.1974年2月、及び「格納条件を減少させたスキャン変換アルゴリズム(A
5can Conversion Aflg。
rithm with Reduced Storage Requireme
nts)J 、CACM。
16 (11)、676.1973年11月に記載されている。コンビニ−タグ
ラフイックスラスタ−ディスプレイフレームバッファアーキテクチャに関するそ
の他のバックグラウンドは、Fo(ley及びVan Dam著の「対話的コン
ピュータグラフィックスの基礎(Fundamental s of 1nte
ractive Computer Graphics)J、アジソンーウエズ
リー社、リーディング、マサチニーセッツ、1982年、3,10゜12章以下
、及びN e w m a n及び5prou、Q、Q著の「対話的コンピュー
タグラフィックスの原理(PrincipjJ es of Interact
ive 、Computer Graphics)J、第2版、マクグローヒル
出版社、ニューヨーク、ニューヨーク、1979年、15−19童、によって与
えられている。Fogey及びvan Damによれば、テキトロニクス402
5及び4027 (商標)ディスプレイは、8×10画素のセルを格納すること
によってメモリが割り当てられるセル符号化を使用している。これらの従来の文
献においては、そのアーキテクチャは、フレームバッファメモリアクセスサイク
ルの期間中単に一つのアドレス用モードセル形態を受付けることが可能な概略簡
単な又は−見明白な標準的乃至は従来のビットマツプ組織を有する一つのアドレ
ッシングモードへ制限されている。
テキサスインストルメントのTl34010グラフィックシステムプロセサ即ち
GSPにおいては、例えば1,2,4.8又は16個の面などの異な7た数の面
を選択することが可能である。従って、このラスターグラフィックス方式は、異
なった選択しり数の複数個のビットによって画素を画定することが可能である。
異なった水平アドレス用ワードは、面数の6異なった選択と関連している。従っ
て、そこには異なったアドレス用ワードが存在している。
異なっているが標準的なタイプのビットマツプが、異なった数の面の各選択と関
連している。しかしながら、面数及び対応する標準的なビットマツプが一度選択
されると、1個のアドレス用ワード又はモードが使用可能であるに過ぎない。
いわゆる「画素キャッシュ(Pixel) Cache)Jは、ヒユーレット−
パラカード社のAndy Goris、Bob Fredericks。
ml及びHarol)d L、 Baeverstad著の「高速画像発生用の
構成可能画素キャッシユ(A Configurable Pixel) Ca
che for Fast Image Generation)J 、 IE
EE CG&A、1987年3月、24−32頁、の文献において一般的なブロ
ック線図レベルで記載されている。「画素キャッシュ」は画素データビットを直
列的に組立て且つフレームバッファメモリ画素データビットの矩形状アレイ又は
「タイル」を保持することが記載されている。このGorisなどの刊行物にお
ける実施化を可能とする開示が欠如していることは、この文献の重要性を厳しく
限定している。どの様にして画素キャッシュを使用するか又はどの様にして回路
内に実現させるかということについての開示又は説明は全くない。「画素キャッ
シユ」が、従来のアドレス用回路又はシーケンシャルメモリアクセスによってス
タンダードなビットマツプ(SBM)上で動作する発生器以外の何ものかである
かの説明は何もない。
このGorisなどの文献の第6図のビットマツプテーブルは、実際、画素又は
画素データビットの異なった「タイル」組織を達成するためのシーケンシャルメ
モリアクセスによるスタンダードなビットマツプをどの様にしてアクセスするか
ということの説明以外の何ものでもないように思われる。第6図のテーブルが物
理的なフレームバッファビットマツプを表わすことを意図する説明もないし、又
それが物理的なビットマツプであるのか又はどの様にしてこの様なフレームバッ
ファビットマツプを達成することが可能であるかについての説明もない。
ラスターグラフィックスアーキテクチャ、ビットマツプ及びアドレッシングモー
ドにおける従来技術及び技術水準に関するその他の説明は、本発明の独特な且つ
対照的な特徴の説明と共に、出願人の情報開示説明に見出だされる。出願人の情
報開示説明及び引用文献はここに引用によって導入する。
発明の目的
従って、本発明の目的とするところは、ラスターディスプレイフレームバッファ
メモリ位置をアクセスするために複数個の異なったセル及びワードアドレッシン
グモード又は複数個のセル及びワード形態を受付ける新規な且つフレキシブルな
ラスターグラフィックスアーキテクチャ及びフレームバッファビットマツプを提
供することである。
本発明の別の目的とするところは、性能を最適化するために特定の画像作図条件
とマツチすべくある範囲のセル又はワード形態アドレス用モードから選択するこ
とを可能とするフレームバッファアドレッシング及び制御回路を提供することで
ある。本発明は、フレームバッファをアドレスする場合に、作図されるべき又は
アップデートされるべきベクトル及び文字の簡単な幾何学的形状を使用する。即
ち、本発明の新規なアーキテクチャは、フレームバッファビットマツプの関連す
るビットの数及び各メモリサイクル毎に作図されるか又はアップデートされる対
応する画素の数を最適化し且つ最大とするために、複数個の択一的なセル型アド
レッシングモードから適宜のモードを選択することを可能とすることを意図して
いる。この構成によって、メモリアクセスサイクルの数は最小とされ、グラフィ
ックス作図動作のために必要とされる時間を減少させる。ディスプレイスクリー
ンリフレッシュのために必要とされることがない使用可能なメモリ帯域幅及びメ
モリサイクル時間の最適な使用がなされる。
本発明の別の目的とするところは、択一的な二次元セル及び水平ワードの両方を
有するマルチセル型アドレッシングモードを提供することである。このフレキシ
ブルなアーキテクチャの特徴及び利点は、ラスターディスプレイのリフレッシュ
用のフレームバッファに対する水平ワードアクセスの高い効率を保持する一方、
ベクトル作図性能が二次元セル型アドレッシングによって著しく改善されている
。
本発明の更に別の目的とするところは、面数の各選択に対しマルチセル型及びワ
ードアドレッシングモードを保持する一方、フレームバッファメモリアドレス位
置を単−及び複数個の面内へ入れフレキシプルな3番目の次元を付加するフレキ
シブルな組織を提供することである。この特徴によれば、フレームバッファアー
キテクチャは、カラー調、中間調、分解能などにおいて画像画素表示鮮明度を選
択的に変化させるために、マルチプル三次元アドレッシングモードセル及びワー
ド形態を効果的に受付ける。
本発明の関連する目的は、新しいフレキシブルなアドレス用ラスターグラフィッ
クスフレームバッファアーキテクチャ及びビットマツプにおいて動作可能なラス
ターグラフィックス用の画像形成方式及び画像データ発生器を提供することであ
る。該データ発生器は、複数個のアドレス用モードの何れかに従ってアクセスさ
れるグラフィックス画像データに関するラスター操作が可能である。
発明の開示
これらの結果を達成し且つマルチプルセル及びワードアドレス用モードを受付け
るために、本発明によって極めて珍しいビットマツプ組織が提供されている。こ
のために、フレームバッファメモリバンクのメモリ位置及び対応するメモリアド
レスは、ユーザ/観察者X、Y座標系との簡単な演算的又は同一性ビットマツプ
関係に対応するスタンダードなビットマツプ即ちSBMの従来の行及び列の配列
で組織されるものではない。むしろ、本フレームバッファのアドレス即ちメモリ
位置は通常ではない順番で置換される。画像データフレームバッファビットマツ
プは、ディスプレイスクリーン乃至は観察表面上の簡単な行及び列のユーザX、
Y座標アドレス配列がら直線的な置換乃至は変換を構成する。この置換した順番
の結果を可視化するために、観察表面上の画素の列の秩序圧しいシーケンスを制
御する代わりに、各メモリバンクが、ユーザ(観察者X、Y座標系における画素
の元の従来の列及び行の複雑な直線的置換を有するスクリーンに渡って画素の複
雑な分布を制御する。
本発明によれば、フレームバッファ用のアドレス及び制御回路は、論理直線置換
回路又はこの通常でない組織を達成し且つ実現するためのオペレータを組み込ん
でいる。ビットマツプそれ自身は、ディスプレイ表面上の画像画素アドレス位置
のユーザX。
Y座標系組織の複雑な論理直線置換として組織されている。このフレームバッフ
ァアドレス及び制御回路内に組み込まれている直線置換オペレータは、択一的な
複数個のセル形態及びワードモードにおいてアドレス用アクセスを受付ける新規
な置換ビットマツプ(permutation bit map)即ちPBMを
構成する置換型即ち「撓曲型」順番でフレームバッファ内に画像データビットを
格納する。
画像データ発生器回路も設けられており、それは、フレームバッファから検索さ
れた画像データに関してプール演算を実行するためにマルチプルアクセスモード
でフレームバッファから検索した画像データを正規化するために論理直線置換回
路及び直線置換オペレータを組み込んでいる。通常でない置換型乃至は撓曲型順
番は、フレームバッファ置換ビットマツプへ帰還するために処理した画像データ
内に再度形成される。
関連するアドレス回路を具備するアドレス発生回路即ちAGENは、ホストコン
ピュータ、CPU。
マイクロプロセサ、又はプログラムしたグラフィックスプロセサなどから命令信
号を受取る。AGENは、更に、元のユーザX、Y座標系即ちスタンダードな座
標空間に対応する空間において画像データアドレス座標情報を受取る。AGEN
及び関連するアドレス回路は、画像データアドレスを置換型即ち「撓曲型コアド
レス空間へ変換し、フレームバッファの置換したビットマツプ又は新規なPBM
座標空間を確立する。次いで、AGENは、命令ワード乃至はオペレーションコ
ードをフレームバッファ画像データ発生回路乃至はDGENへ供給し、それはフ
レームバッファメモリをアップデートし且つラスターディスプセイをリフレッシ
ュするために置換したビットマツプから検索したグラフィックス画像データを処
理する。
この新規なラスターグラフィックスアーキテクチャを実施する上で、自己対称的
反転論理関数乃至はゲートを組み込んだ論理的直線置換回路(LPN)は、ユー
ザX、Y座標空間からのアドレス用シーケンスを、置換したフレームバッファ即
ちPBMメモリバンク及びバンクアドレス空間、B、A、ヘパミュードウ即ち置
換させる。このLPNは、アドレス回路及びデータ発生器即ち画像形成回路の両
方に組み込まれている。これらのLPN回路は、論理的又はプール直線置換オペ
レータ、又は例えば交換及び循環又は回転LPNオペレータなどのプリミティブ
を実行する。いわゆるワイヤ直線置換回路オペレータ又はプリミティブ又は例え
ば逆転、バタフライ、及び混ぜ合わせLPNオペレータなどのワイヤLPNも論
理LPNと結合されている。
本発明は、フレキシブルなアドレス用アーキテクチャ内へ、3番目のZ座標に沿
ってフレームバッファの組織のフレキシブルな数のビット面の形態で3番目の次
元を組み込んでいる。2座標に沿って選択される面数は、各画素を画定するビッ
ト数と一致しており、且つビットマツプ及びユーザ座標系ヘフレキシブルな3番
目の次元即ちビット深さZを実効的に付加している。従って、三次元ユーザx、
y、z座標系即ちSBM空間は、本発明に従って置換即ち撓曲されており、新規
な三次元PBM空間即ち置換(permutation、即ちバーミウテーシジ
ン)ビットマツプ内において複数個の三次元アドレス用モードセルを受入れてい
る。
アドレス発生器において受取られ且つx、y、zユーザ座標空間内の回路に関連
するアドレスは、二つの置換ステップにおいて物理的なメモリバンク及びバンク
アドレスPBM座標空間へ好適な例において変換されている。最初に、ユーザx
、y、z座標空間内のアドレスが、複数個の面における三次元アドレスビットマ
ツプの再分化及びビット深さ次元を包含するラスター観察表面の対応する再分化
を表わす三次元ブロックセクションアドレスSから構成される抽象的な置換した
C、U、Sアドレス空間即ちビットマツプへ変換される。次いで、これらのブロ
ックセクションは、セルアドレスCを有する三次元セルへ再分化され、各セルは
1個のメモリアクセスサイクルでアクセスされるフレームバッファの逐次的なメ
モリバンクの各々からのメモリ位置を有している。次いで、これらのセルは画像
データの単位Uへ再分化され、それは、好適実施形態においては、クワッド画素
として呼称される4個のビットの単位であり、それは、メモリアクセスサイクル
においてフレームバッファメモリの各メモリバンクから1個のユニットが派生さ
れる。
このユーザx、y、z座標空間から抽象的なC9U、S組織座標空間への変換は
、1個を越えたインデックスに関して演算すべく構成されており且つSBM、P
BM、及び中間アドレス空間の二次元又はそれ以上の次元をミキシング即ち混合
乃至はマルチブレキシング即ち多重化することが可能な論理LPNである新規な
マルチブレクス動作即ちスイッチLPN Qpを使用して達成される。次いで、
中間のC,U、Sビットマツプアドレス空間は、論理LPNを組み込む別のアド
レス回路によって、具体的なメモリバンク指定B1及びメモリバンクアドレス座
標A、及びA、へ翻訳される。A、座標アドレス部分は、単一面モードに対して
の垂直アクセスを制御し、且つA、座標アドレス部分は、後に更に完全に展開さ
れる如く、1単位の垂直高さを有するアドレスモードに対しての面選択を制御す
る。通常でない置換した順番を有しており且つ三次元の置換したフレーム、バッ
ファメモリ即ち置換ビットマツプを構成するB、A、、A、を指定する物理的メ
モリバンクアドレス座標空間は、所望のアドレス用セル形態モードの任意のもの
においてメモリアクセス動作を許容する。
例をあげると、64ビツトに選択され且つ配列されたセル乃至はワード寸法を有
する単一面のビットマツプにおいて、アドレス用モードセル及びワード形態は、
スクリーンリフレッシュサイクル及び選択したラスター操作の間フレームバッフ
ァをアクセスするために使用する水平の64×1リフレツシユワードから、垂直
方向及び水平方向に配向された二次元ベクトル及び文字を作図する一方フレーム
バツファをアップデートするために、例えば32×2ビツト、16X4ビツト、
及び4×16ビツトセルなどの水平方向及び垂直方向に配向されたセル矩形の範
囲に渡っている。正方形セル8X8ビツトアドレスモードも設けられている。更
に、ブロック内のセル形態がマルチビット画素の各ビットに対して1個の面の如
く各画素を画定するために必要とされるビット数に従って2個、4個、8個、及
び16個の面の深さの組織に渡って三次元において再配列させ且つ実現させるこ
とが可能である。
画像データ発生回路即ちDGENを実現する場合、例えば、交換又は循環置換回
路などの論理的又はプール直線置換オペレータプリミティブなどを実行する論理
直線置換回路が再度必要とされる。例えば、逆転、バタフライ、及び混ぜ合わせ
直線置換回路などのワイヤLPNも、論理LPNと結合されている。
ラスターops又はBit Blt”sを包含するラスクー動作の場合、Bit
B、9を即ちビットブロック転送用のフレームバッファメモリから検索された
ソースデータが、適宜のマスキングの後にフレームバッファメモリ内に再書込み
を行なうために、フレームバッファから検索された宛て先データと合体される。
一つの例示的な実施例によれば、フレームバッファから検索されたデータが正規
化され、即ちこの様なラスター動作を実行するためにユーザX。
Y、Z座標系即ち標準座標空間へ置換乃至は変換される。従って、予備置換操作
が、論理LPNを包含する予備置換回路によって実施され、従ってソースデータ
及び宛て先データが同一の座標空間において表現される。一方、データは、正規
化したx、y。
Z座標空間におけるか、又は置換したC、U、S又はB、A、、A、座標空間の
何れかにおいて論理演算のためにマツチさせることが可能である。アライメント
(位置合わせ)ステップ及びマスキングステップが所要により組み込まれる。
最後に、マツチさせ且つアライメントさせたソース及び宛て先データを論理関数
又はプール論理回路において合体させた後に、ポスト置換(即ち、置換後)即ち
「ポストネット(postnet)J動作が実施され、メモリ内に再書込みを行
なうために、任意の正規化したデータをフレームバッファメモリ位置アドレスの
通常でない置換した即ちPBMアドレス空間組織へ帰還させる。全体的に見ると
、物理的メモリバンクアドレス座標空間B、A、、A□からユーザx、y、z座
標空間へのDGEN変換は、論理LPN関数予備置換即ちプレネット(pren
et)変換X、Y、Z−f (B、A、、A、)によって表わされ、一方、ポス
ト置換即ちポストネット論理LPN操作はその逆、即ちB、A、、A、−f(X
、Y、Z)である。
好適な三次元方式アーキテクチャにおいて、初期的ユーザx、y、z座標系と置
換した物理的メモリバンク座標系B、A、、A、の間の中間座標系を介しての中
間変換は、画像データビット又は画素又はメモリ位置アドレスのブロック、セル
、及びユニットへの組織化を表わしている。この組織化モードは、本ラスターグ
ラフィックス方式発明の重要な新規で顕著な特徴を構成している。常に少なくと
も2個の異なったセル又はワードアドレスモードが存在するので、別のセル又は
ワードは新しいレベルの組織即ち「ブロック」として呼称されるビットマツプ及
び観察表面の再分化を発生する。ブロック幅は、使用可能なセル又はワードアド
レスモードの最大の水平寸法と同一である。ブロック高さは、使用可能なセル又
はワードアドレスモードの最大の垂直寸法と同一である。ビットにおけるセル寸
法は、二次元実施形態における各セル及びワードのビットにおける垂直寸法v1
とビットにおける水平寸法HIとの積によって画定され、且つ全ての使用可能な
アドレス用モードセル又はセル形態及びワードに対して同一である。二次元にお
けるビットにおけるセル寸法は、従って、H+ X V +と等しく、各ワード
及びセル形な性能に基づいて選択され、即ち多数のビットにおけるより大きなセ
ル寸法はより良い性能を与える。
更に、各アドレスモードに対する同一の数のセルは、オーバーラツプなしで各ブ
ロックを埋めつくし、且つ二次元におけるブロック寸法はHsaw x V m
awであり、尚H1,,は最大水平寸法であり、例えば64×1ビツトデイスプ
レイワードに対して64ビツトであり、且つv6.8は最大垂直寸法であり、例
えば4×16ビツト垂直配向セルに対して16ビツトである。マルチブレーン(
複数個の面)三次元アーキテクチャにおいて、面の数Pはセル寸法H+ X V
+x P +及びブロック寸法H−,,xv、、、、xpにおけるファクタと
して付加されている。各場合におけるブロックは、全てのアドレスモードが一組
の等しい数のセルで収容されており且つ各アドレスモードからの一組の同一の数
のセルが境界サブセット(副組)を形成する境界を画定する。
本発明においては、フレームバッファメモリが、並列処理のために複数個の別々
にアドレス可能なメモリバンクを有している。アドレス回路が、メモリアクセス
サイクルにおいてフレームバッファメモリの各メモリバンクBをアドレスする。
各・メモリアクセスサイクルは、単一のセルをアクセスし又は発生し、且つ各メ
モリバンクは1ユニット即ち1単位の画像データ、例えば各セルに対しクワッド
ピット即ち四組ビット乃至はクワッド画素を発生する。従って、セル寸法は使用
可能なメモリバンクの数に関連している。ブロック寸法は異なったアドレスモー
ドセル又はワード形態の数及びセル寸法に関連している。例えばクワッドビット
などの各メモリバンクから検索される画像データのユニット即ち単位は、寸法が
、例えば4ビット幅メモリバンクなどのメモリバンク構成要素のビット幅に関連
している。
本発明の直線置換ビットマツプ、置換型ビットマツプ即ちPBMは、少なくとも
二つの異なったアドレスモードセル即ちワード形態においてフレームバッファア
ドレス回路によってアドレス可能である。
アドレスモードセル即ちワード形態の少なくとも一つは、ユーザX、Y座標系に
おける二次元セルに対応し、ユーザX、Z座標系における二次元セルに対応し、
又はユーザx、y、z座標系における三次元セルに対応する。本発明の一特徴は
、垂直寸法であるYがゼロにセットされる場合、置換したビットマツプ即ちPB
MがX、z座標系における複数個の面において複数個のワードアドレスモードで
動作することが可能であるということである。本発明は、同一のビットマツプに
おける面の数を変化させ且つ水平アドレス及びディスプレイワードの水平寸法を
変化させることによって、X、Z座標系における置換したビットマツプをアドレ
スするマルチプルワードを提供する。この本発明の特徴は、ユーザのX、Y座標
系、X、z座標系、又はx、y、z座標系の何れかに関連してマルチプルワード
及びマルチプルセルアドレスモードに対しての置換型ビットマツプを提供してい
る。
好適実施例において、直線置換回路は、自己対称的反転プール論理関数又はゲー
トを組み込んだ少なくとも1個のプール又は論理直線置換回路(LPN)を有し
ている。この配列の特徴及び利点は、入力と出力との間に反転的な1対1の関係
があり、従ってグラフィックス画像データが失われることがないということであ
る。B、A、、A、座標系における指定されたメモリバンクBは、次式の関数関
係を持ったx、y、z座標系におけるx、y、zの関数である。
B−fl (X、f2 (Y、Z))
尚、fl及びf2は、例えば交換直線置換回路E、などの論理直線置換回路を有
する関数である。
最適な柔軟性を与えるために、f2は交換LPN。
即ちE、及び反転LPN即ちR2を有している。特に、好適実施例において、B
はx、y、zの次式の関数である。
B−E、(X、E、(Y、、Z、))
尚、Z、−R,(Z)であり、且つ
Y、−S、(sm、R,(Y))
尚、S、は混ぜ合わせワイヤLPNであり、R2は反転ワイヤLPNであり、且
つsmは以下に説明し且つ定義する静的アドレスモードセット即ち静的モードと
して呼称される選択した置換ビットマツプ即ちPBMに関係している。
B、A、、A、座標系におけるメモリバンクセルアドレス位置A、は、大略、次
式の関数関係を持ったx、y、z座標系におけるYの関数である。
A、−ts (Y)
尚、f、は、例えば反転LPNであるR1などのワイヤ直線置換回路を有してい
る。特に、好適実施例p−yにおいて、Yの関数は次式の形態である。
A、−Y。
フレームバッファビット面アドレスA、は、次式の形態の関数関係を持ったx、
y、z座標系におけるZの関数とすることが可能である。
A、−Z。
x、y、zからB、A、、Ax へ即ち画像画素空間からPBMへの論理直線置
換のこれらの関数関係は、フレームバッファアドレス回路AGENにおいて及び
DGENの「ポストネット」即ちポスト置換回路において実行される。逆に、P
BMのB、A、。
A、座標空間からx、y、z座標空間への置換及び正規化の逆関数関係は、以下
の如< DGENの「ブレネット」即ち予備置換回路において実行される。
X−E、(B、E、(A、、A、))
ユーザx、y、z座標系ビットマツプからフレームバッファメモリアドレスB、
A、、A、座標系置換型ビットマツプへの直線置換変換は、上に説明した如く、
直線変換の二つのステップで達成することが可能である。最初の直線置換回路関
数は、ユーザx、y、z座標系におけるグラフィックス画像データアドレスを、
三次元マルチプレーンブロックセフシランS1アドレスモードセルに対応するブ
ロックセクシタンのセル再分化C1及びグラフィックス画像データユニットUか
らなる抽象的C,U、S座標系におけるアドレスへ変換し且つ置換し、尚各セル
は等しい数のデータユニットを有している。C,U。
S座標系は、第一の直線置換ビットマツプ即ち第一置換ビットマツプを形成する
。第一直線置換回路関数関係は次式の形態である。
C,U、 S−f (X、 Y、 Z)尚、fはスイッチ直線置換回路Q、を有
している。
特に、セルアドレスC1ユニットアドレスU1及び第三次元ブロックセクシジン
アドレスSは、スイッチ乃至はマルチプレクス用LPN Q、の以下の関数によ
って与えられる。
C−Q、(X、h、Y、)
U”’Qp (Qp (Z 、、L p、Y−) 、h。
X)
S−Q、(Y、、L−1)、Z、)
尚、h及びpはアドレスモード選択パラメータであり、hは4ビツト、クワッド
ビット、又はクワッドの単位におけるセルアドレスモード又は選択したワードの
垂直寸法Hの2を底とする対数であり、pは選択したプレーン(面)の数の2を
底とした対数であり、■はビット単位におけるセルアドレスモード又は選択した
ワードの垂直寸法Vの2を底とする対数であり、選択したアドレスモードに対し
てはL−h+v+pである。Lは論理メモリバンクの数及びセルC内におけるユ
ニットUの数の2を底とした対数即ちLog、である。
第二の直線置換回路は、抽象的C,U、S座標系におけるグラフィックス画像デ
ータアドレスを、指定したメモリバンクB1メモリバンクアドレス位置A7、及
びフレームバッファメモリの3番目の次元のメモリバンクビットブレーンアドレ
スA、のB。
A、、A、座標系におけるメモリバンクアドレスへ変換し且つ置換する。2番目
の変換及び直線置換の関数関係は次式の形態である。
B、A、、A、−g (C,U、S)
尚、gもBへの最終的変換のための論理LPN及びA、及びA、への最終的変換
のためのスイッチ直線置換回路Q、を有している。この2ステツププロセスの1
番目及び2番目の直線置換回路変換の各々は、更に、ワイヤLPNを有している
。特に、メモリバンク指定B及びバンクセルアドレス位置A、及びA、は、以下
の直線置換演算によりて与えられ、尚Bはそれがx、y、zにおけるのと基本的
に同一なC,U、Sの関数的置換である。
B−E、(U、E、(C,S))
尚、A、及びA1はスイッチ乃至はマルチブレクスLPN、Q、の関数である。
A、smQ、CQe (S、L p、U)h、CA1− Q t (U、 L
p 、S )データ発生回路は、フレームバッファをベクトル作図、多角形埋め
込み、及びラスター操作でアップデートシ、且つフレームバッファメモリのグラ
フィックス画像データの内容を有するラスターディスプレイ又は観察表面のリフ
レッシュ及びディスプレイのために、フレームバッファアドレス回路及びフレー
ムバッファメモリに動作結合されている。本発明のアドレス発生器及びアドレス
回路によってフレームバッファメモリバンクアドレス位置内に置換したビットマ
ツプが確立されているので、データ発生器回路は1番目のプレネット即ち予備置
換線形置換回路が設けられている。予備置換LPNは、置換したB、A、、A、
座標系におけるフレームバッファメモリからアクセスされたグラフィックス画像
データの選択した変換及び直線置換を二−ザx、y、z座機系即ち標準空間へ与
え、その際にラスター動作用にフレームバッファからアクセスされたグラフィッ
クス画像データを正規化する。2番目のポストネット即ちポスト置換直線置換回
路もデータ発生器回路に設けられている。このポスト置換LPNは、正規化した
ユーザX、Y座標系即ち標準空間内に残存する処理したグラフィックス画像デー
タのフレームバ) ラフアメモリバンクアドレス位置の置換したB。
A、、A、座標系即ちPBM空間への変換及び直線置換を与え、フレームバッフ
ァメモリ置換ビットマツプへ帰還させる。
予備置換即ちプレネット及びポスト置換即ちポストネットLPNは、アドレス発
生器及び関連するアドレス回路において使用される基本的に同一の論理直線置換
回路である。該論理LPNは自己対称的であり且つXOR及びXNORゲートな
どの可逆プール論理ゲートを組み込んでおり可逆的である。これらのゲートが組
み立てられて、アドレス発生器及び関連するアドレス回路及びデータ発生器回路
に使用する場合について後述する如く、例えば、交換直線置換回路E、及び反転
交換回路E、R,を形成する。
論理LPNの自己対称的特性及び可逆的動作特性は、正規化したユーザX、Y、
Z座標空間及び標準ビットマツプ及び通常でない置換したB、A、、A、座標空
間及び置換したビットマツプとの間において交互に可逆的変換及び置換を行なう
ことを可能とする。
基本的に同一の論理直線置換回路がAGEN及び関連するアドレス回路及びDG
ENの両方において組み込まれている。アドレス回路LPNはインデックス即ち
アドレスのみに関して動作するが、DGENLPNは、ラスター操作、Bit
Blt’s、及び置換したビットマツプのPBM空間がら検索したグラフィック
ス画像データに関する多角形埋め込みを実施するためのデータに関して直接的に
且つ選択的に動作する。
従って、本発明は、ラスターグラフィックス装置特にラスター動作用のフレーム
バッファメモリのメモリバンクBにおけるフレームバッファメモリバンクアドレ
ス位置Aをアップデートするためのグラフィックス画像データ発生のための新し
い方法を意図するものである。一般的な二次元実施例を参照すると、本方法のス
テップは以下の如くである。ユーザX、Y座標系におけるグラフィックス画像デ
ータアドレスを受取り且つユーザX、Y座標系からのアドレスを直線置換回路を
介して指定したメモリバンクB及びメモリバンクアドレス位置Aの置換したB。
へ座標系即ちPBM空間へ変換し且つ置換することによりフレームバッファメモ
リバンクアドレス位置を置換した即ち撓曲したビットマツプ内へ組織化し、ラス
ター操作における処理のために置換したB、 A座標系即ちPBM空間における
フレームバッファメモリバンクアドレス位置からグラフィックス画像データを検
索し、置換したB、A座標系からの検索したグラフィックス画像データの順番を
ラスター操作期間中ソースデータと宛て先データとをマツチングするために予備
置換直線置換回路手段を介して正規化したユーザX、Y座標系即ち標準空間へ予
備置換及び正規化し、ポスト置換直線置換回路手段を介して置換したB、A座標
系即ちPBM空間ヘラスター操作で処理した後に正規化したユーザX、Y座標に
残存するグラフィックス画像データをポスト置換し、該置換したB、A座標系に
おけるグラフィックス画像データをフレームバッファメモリバンクアドレス位置
へ復帰させて、置換したビットマツプ即ちPBM空間におけるラスター操作を完
了する。
本発明は、更に、置換ビットマツプのPBM空間におけるベクトル作図及びフレ
ームバッファ置換ビットマツプから検索したディスプレイワードを使用してのラ
スターディスプレイのリフレッシュのための新たな方法を意図している。そのデ
ータバスセクション、ベクトル及びマスクセクション、ビデオセクションを包含
するDGENを具備するAGEN及び関連するアドレス回路の動作は、SBM及
びPBM座標空間乃至は座標系の間の動作のために完全に集積化されている。本
発明は、更に、該新たな方法を、マルチプレーンビットマツプのユーザx、y。
Z座標系へ拡張し且つ三次元におけるx、y、z標準ビットマツプを多様な三次
元ワード及びセル形態アドレスモードによってアドレス可能であり且つアクセス
可能な三次元置換ビットマツプ即ちPBMへ論理的に置換することを意図してい
る。データ経路操作は、水平及び垂直ビット寸法においてのみならず、ビットブ
レーン深さ寸法、即ちブレーン(面)の数における変数、においてもアドレス用
モード変数によってアクセスされるマルチブレーンPBMから検索されたグラフ
ィックス画像データに関して実施される。
この新たなフレキシブルなアドレス用フレームバッファアーキテクチャ、画像デ
ータ形成及び発生方式、及びフレームバッファアドレス及び制御回路を実施する
ために、多様な別の方法及びバードウニア実施例が本発明によって意図されてい
る。本発明のこれら実施例の特徴及び利点は、以下の説明及び添付図面及び表に
記載されている。
図面の簡単な説明
第1図はデータ発生器即ちDGEN、アドレス発生器即ちAGEN、及び別のフ
レームバッファメモリアドレス回路を包含する本発明の画像形成方式及びフレー
ムバッフ7コントローラを組み込んだラスターグラフィックス装置の概略ブロッ
ク図である。
第2図は複数個のブレーン即ち面の形で組織化されたフレームバッファメモリを
具備するラスターグラフィックス装置の別の概略ブロック図形態である・第3図
はフレームバッファメモリバンクアドレス位置をアクセスするためのマルチプル
アドレスモードセル乃至はセル形態を有する観察表面のブロック再分化に対応す
る本発明の一実施例に基づくフレームバッファメモリバンクアドレス位置のブロ
ック及びセル組織の図である。
第4A図、第4B図及び第4C図は三つの異なったアドレスモードセル乃至はセ
ル形態に従ってブロックへのアクセスを示しt;フレームバッファメモリバンク
アドレス位置のブロックの図である。
第5図はアドレス空間におけるアドレス乃至はインデックスビットに関する操作
のための循環的論理LPNオペレータC,を実行するための回路図である。
第6図はマルチプレクス用スイッチハイブリッドLPNオペレータQ、を実施す
るための回路図であり、一方第6A図は2対1セレクタスイツチの詳細である。
第7図はアドレス空間におけるアドレス乃至はインデックスビットに関する操作
のための交換論理LPNオペレータE、を実施するための回路図である。
第8図はアドレス空間におけるアドレス乃至はインデックスビットに関する操作
のための反転ワイヤLPNオペレータR,を実施するための回路図である。
第9A図、第9B図、第9C図は混ぜ合わせワイヤLPNオペレータS、を実施
するための回路図を表わしており、一方第9D図はR2及びS、の組合せ実現の
だめの回路図である。
第10図及び第10A図はx、y、zと、C,U。
Sと、B、A、、A、座標空間の間における二次元での及びX、Yと、C,Uと
、B、A座標空間の間の二次元での相互の派生可能性及び変換及び線形置換回路
理論の基本的な理論を示した図である。
第11図及び第12図はアドレス発生器即ちAGEN、アドレス論理回路、フレ
ームバッファメモリバンク、及びデータ発生器即ちDGENの間のアドレスデー
タ及びグラフィックス画像データのマツピングの流れを示したアドレス及びデー
タ経路構成要素の概略ブロック図及びフローチャートを与えている。
第13図はアドレス発生器即ちAGENのセルアドレス発生セクションのブロッ
ク図である。
第14図はAGENのリフレッシュワードセルアドレス発生セクションのブロッ
ク図及びフローチャートである。
第15図はデータ発生器即ちDGENのブロック図及びフローチャートである。
第16図はデータ空間におけるDGENにおけるデータに関して演算をし且つ最
良の態様のPBMの基本的方程式を実施するための交換論理直線置換オペレータ
E、を組み込んだ論理直線置換回路の一般化したブロック図である。
第17図はデータ空間におけるデータビットに関して演算を行なうための第16
図の直線置換交換要素の詳細な論理回路である。
第18図は、AGEN及びアドレス論理回路、フレームバッファメモリバンク、
及びDGEN及びデータ経路構成要素の間のアドレスデータ及びグラフィックス
画像データのマツピングの流れを示したアドレス及びデータ経路構成要素の別の
概略ブロック図及びフローチャートである。
表の簡単な説明と識別
表1はマルチプルアドレスモードワード乃至はセル形態を受入れる一例のアーキ
テクチャを達成するために循環的直線置換回路乃至はロテータを使用してユーザ
X、Y座標系における観察表面画素位置に対する置換したB、A座標系における
メモリバンクの置換及び割当てを示した循環的置換ビットマツプの一つのブロッ
クの表である。
表2.3.4は、例えば本発明の循環的置換ビットマツプ及び循環的PBM実施
例を確立するために直線置換演算を実行する場合にそれぞれ使用される循環的論
理直線置換回路C,、マルチプレクス用スイッチハイブリッド直線置換回路Q2
、及び交換論理直線置換回路E、を画定する表である。
表5乃至8は、交換及び反転置換ビットマツプブロックのそれぞれの区画として
それぞれのセル形態アドレスモードを示した本発明に基づく反転交換又は交換及
び反転置換ビットマツプのブロックの表である。
表9は、例えば本発明の反転交換又は交換及び反転置換ビットマツプを確立する
ための交換論理LPN E、と結合して使用される反転ワイヤLPN。
R2を画定する表である。
表10は、少なくとも二つの交換論理LPNE、及び二つのワイヤLPN、即ち
混ぜ合わせLPN S、及び反転LPN R,によるアドレスビット乃至はイン
デックスビットに関する組合せ直線置換演算によって実現される最適二重交換混
ぜ合わせ及び反転置換ビットマツプに対するそれぞれの静的モードのマルチセル
型アドレスモードの要約である。
表11乃至25は、選択した静的モードに対するマルチプル三次元セル形態アド
レスモードの選択した一つを示すために区画した本発明に基づく三次元二重交換
混ぜ合わせ及び反転置換ビットマツプのブロックの表である。表11乃至15は
、各々、静的モードsm=0に対しての一つのブレーン(面)における異なった
選択したセル形態アドレスモードAMを示した単一の区画したブロックである。
表16乃至19は、各々、静的モード5mw1に対しての二つのブレーンにおい
ての選択した異なった三次元セル形態アドレスモードA Mを示した区画したブ
ロックである。表20乃至24は、各々、静的モード5m−2に対する四つのブ
レーンにおける選択した異なった三次元セル形態アドレスモードAMを示したマ
ルチプル区画化したブロックである。表25は、静的モード5m−3に対する八
つのブレーンにおける選択した三次元セル形態アドレスモードAMを示したマル
チプル区画化したブロックである。
表26は、ユーザx、y、z座標系、抽象的セル、ユニット及びブロックセクシ
ョンC,U、S座標系、及びメモリバンクアドレスB、A、、A、座標系の間の
変換に対するフレームバッファアーキテクチャ、アドレス回路、データ発生回路
、及び直線置換回路を画定する基本的方程式の表であり、表26Aは別の記号を
使用した基本的方程式の表である。
表27は本発明の最良形態の三次元二重交換混ぜ合わせ及び反転置換ビットマツ
プを確立するための交換論理LPN、E、及び反転ワイヤLPN、R。
と結合して使用される混ぜ合わせワイヤLPN。
S、を画定する表である。
表28は本発明の三次元不変的実施例におけるフレームバッファメモリバンクア
ドレス方程式及びアドレス接続の表である。
表29は容具なったマルチプルブレーン静的アドレスモードsmに対しての有効
なダイナミックセル型アドレスモードAMの表である。
表30は静的モードsm−Qにおける異なったダイナミックアドレスモードAM
に対してのC,U。
Sアドレス乃至はインデックスビット及びX、Y。
2インデツクスビツトの間の関数的置換及び相関の表である。
表31は静的モード5m−0における異なったアドレスモードセル形態に対して
の7レ一ムバツフアメモリバンクアドレス位置の対応する外部アドレスライン方
程式の表である。
表32は静的モードs m −1における異なったアドレスモードAMに対して
のC,U、Sアドレス乃至はインデックスビットとx、y、zインデックスビッ
トとの間の関数的置換及び相関の表である。
表33は静的モード5m−1における異なったアドレスモードセル形態に対する
メモリバンクアドレス位置の対応する外部アドレスライン方程式の表である。
表34は静的モード5m−2における異なったアドレスモードAMに対するC、
U、Sアドレス乃至はインデックスビットとx、y、zインデックスビットとの
間の関数的置換及び相関の表である。
表35は静的モードsm−:2における異なったアドレスモードセル形態に対す
るメモリバンクアドレス位置の対応する外部アドレスライン方程式の表である。
表36は静的モード5mm3における異なったダ、イナミックアドレスモードA
Mに対するC、U、Sアドレスビット乃至インデックスビットとx、y。
Zインデックスビットとの間の関数的置換及び相関の表である。
表37は静的モード5m−3における異なったアドレスモードセル形態に対する
メモリバンクアドレス位置の対応する外部アドレスライン方程式の表である。
表38は静的モード5m−4における異なったダイナミックアドレスモードAM
に対するC、U、Sアドレス乃至はインデックスビットとx、y、zインデック
スビットとの間の関数的置換及び相関の表である。
表39は静的モード5m−4に対する異なったアドレスモードセル形態に対する
メモリバンクアドレス位置の対応する外部アドレスライン方程式の表である。
表40は表24のセルアドレスラインCAに対応するセルアドレスライン、回路
及び接続を公式化するためのプール形式におけるセルアドレス方程式の表である
。
本発明の好適実施例及び最良形態の説明本発明のグラフィックスアーキテクチャ
を実施化するラスターグラフィックス方式10の概略システムブロック図を第1
図に示しである。フレームバッファメモリ12は、新規な置換ビットマツプをサ
ポートするために例えば4ビツトのビット幅を有する例えば少なくとも8個の物
理的メモリバンクからなる物理的メモリバンク乃至はコンポーネントのアレイに
よって設けられている。
以下に記載する詳細な例においては、フレームバッファメモリは、各メモリアク
セスサイクル毎に2回「時間スライス」される8個の物理的メモリバンクによっ
て与えられている。各メモリサイクルにおいて各物理的メモリバンクからの二つ
の「プル」は、その際に、16個の実効的乃至は論理的メモリバンクを与える。
これら16個の実効的メモリバンクは、アドレス及びデータ経路回路内に組み込
まれている新規な論理線形置換オペレータ乃至は回路用の16個の置換「主体」
を構成している。
例トして、各メモリバンクは、四つの集積回路RAMチップから構成されており
、同一のアドレスを有する4本の入出カラインを有する4ビツト幅のメモリバン
クを与えている。メモリアクセスサイクルの期間中、クワッド、クワッドビット
、又はクワッド画素と呼称される四つのビットからなるグラフィックス画像デー
タユニットUがメモリバンクからプル即ち引き出される。時間スライス動作によ
り、8個の物理的メモリバンクの各々から2個のクワッド、又は各メモリアクセ
スサイクルにおいて16個の実効的又は論理メモリバンクの各々から1個のクワ
ッドから引き出される。従って、メモリアドレスワード乃至はセルは、16個の
クワッド乃至は64ビツトが構成されている。データ経路方式コンポーネントは
、例えば、マルチプレクス動作される32ビツトデータ経路によって64ビツト
ワードを受付けるべく構成されている。従って、各64ビツトワードは、2個の
インターリーブされた32ビツトワード乃至は「プル」から構成されている。
フレームバッファはダイナミックRAM即ちDRAMから構成されている場合に
は、ダイナミックRAMコントローラ即ちDRAMC14がDRAMセルリフレ
ッシニのために必要とされることがある。
一方、アドレス発生器トレースがこの機能を達成する場合がある。
アドレス発生器即ちAGEN15は、ホスト又はシステムCPUとすることも可
能なプログラマブル即ち書込み可能のグラフィックスプロセサ即ちPSG16か
らI C0DEライン上に受取られたグラフィックス命令を実行し、且っBUS
CODEライン上の命令要求をアクノレツジする。付加的なアドレス論理回路2
0を介してフレームバッファ12をアドレスするために例えば32ビツトの双方
向性バスであるアドレスバス即ちADBUS18上及びアドレスライン即ちAD
ライン上の命令要求に応答して、AGEN15は、フレームバッファに対し適宜
のアドレスを発生する。アドレス論理回路20は、16個の論理メモリバンク(
8個の物理メモリバンクで2回時間スライスされている)への4本の独特なバン
クアドレスラインを駆動するためにアドレスバッファラッチ及び論理ゲートを有
している。AGEN15及び関連するアドレス論理20は、共に、後述する如く
、置換ビットマツプを確立し且つ実行する。
AGEN15は、更に、データ発生器即ちDGEN22へのDOPライン上にデ
ータオペレーションコード即ちDOPコードの形態で命令シーケンスを供給する
。
データ発生器22は、AGEN15からの命令シーケンスを受取り且つアドレス
発生器によって発生されたアドレスシーケンスに対応するフレームバッファから
アクセスされたグラフィックス画像データに関してのグラフィックス操作をする
ためのビットブロック転送チップ即ちBit B11tチツプと同等のデータ経
路コンポーネントである。AGENI5と結合してDGEN22によって実行さ
れるグラフィックス操作は、ベクトル作図即ち相対的又は絶対的位置からのベク
トルアドレス動作、ラスターOps又はBit BfIt’sとして知られるビ
ットブロック転送、多角形埋め込み(pCI)’gonfiJ71))、文字作
図、ストライブシーケンス動作など及びラスターディスプレイのりフレッシユを
包含する。64ビツトグラフイツクス画像データワード乃至はセルが、AGEN
1’5のアドレス制御下において、データライン即ちDライン及びDBUS又は
MBUS24としても呼称される例えば32ビツト双方向バスであるデータバス
24上でマルチブレクス動作された32ビツトワードにおいてフレームバッファ
12へ及びフレームバッファ12から転送される。
グラフィックス画像データは、アドレス発生器によって確立された置換された順
番でフレームバッファのメモリバンク内に存在する。この置換ビットマツプは、
マルチプルワード及びセルアドレスモードを受付ける。DGEN22は、AGE
Nによって確立された置換ビットマツプの通常ではない置換された順番で受取ら
れたグラフィックス画像データに関するデータ経路操作を実施し且つグラフィッ
クスデータ操作を実行すべく構成されており且つ配列されている。DGENは、
データを正規化し且つフレームバッファ置換ビットマツプへ帰還するためにデー
タ経路操作の完了後前記通常ではない置換した順番へデータを帰還させるための
論理直線置換オペレータが設けられている。AGENの論理直線置換オペレータ
回路がグラフィックス画像データのインデックス乃至はアドレスに関して動作す
る一方、DGENの対応する論理LPN回路は直接的にデータ対象に関して動作
を行なう。DGEN回路は、特定のグラフィックスデータ操作又はデータ経路操
作の条件に従って、標準ビットマツプ即ちSBM空間に対応するユーザX、Y又
はX、Y、Z座標系と置換ビットマツプ座標系PBM空間に対応するメモリバン
ク及びバンクアドレス座標空間との間においてグラフィックス画像データを変換
することが可能である。
例えばベクトル作図、Bit B111’s及び多角形埋め込みのために必要と
されるマスキング、アライメント、及び論理操作を包含するデータ経路操作は、
データワードのSBM又はPBM座標空間に従って適宜配列されている。
DGEN22は、更に、ビデオ出カライン即ち■IDライン上にCRTディスプ
レイ25のリフレッシュ用のディスプレイワードを準備する。DGEN22は、
ディスプレイワードの組立てのためにFIFOインターフェースを有しており、
且つ第一レベルのビデオシフト動作を実行する。例えば40MH2以上のバンド
幅のような一層高いバンド幅のために必要とされる場合には、ビデオシフトレジ
スタ26が設けられる。データ発生器22において実行される第一レベルのビデ
オシフト動作は、ビデオスキャンラインを制御するために正規化したシーケンス
を組み立てるためのフレームバッファ置換ビットマツプから受取られたディスプ
レイアドレスモードワードの置換した順番を受付けそれを調節する。このシフト
されたビデオデータは、CRTディスプレイ25のリフレッシュのために、カラ
ールックアップテーブル(LUT)及びデジタル・アナログ変換器(DAC)と
直接的に使用することが可能である。
ビデオ同期発生器28は、AGEN15からのリフレッシュサイクル用の要求及
びディスプレイタイミングを制御する。
AGEN15及びDGEN22及びそれぞれのADBUS18及びMすUS24
は、パストランシーバ30によって分割されている。パストランシーバ30は、
DGENとフレームバッファメモリバンクとの間のデータ転送と同時的にフレー
ムバッファメモリバンクの同時的アドレス動作を可能としている。
パストランシーバ30は、更に、現在の命令の実行中に次の命令データの同時的
なローディングを可能としている。このアドレス動作及びデータ転送の同時性に
対する分割構成は、「バーバード」アーキテクチャと呼称される。2番目のパス
トランシーバ32は、AGEN15とPGPバス34の同時的分離を与えている
。パストランシーバ30及び32は、従って、三段階層型データパイプラインと
なっており、一定の情報バンド幅を有しているが、第一段を構成するプログラマ
ブルグラフィックスプロセサ16と共にビットバンド幅を増加させている。PG
P16は、ユーザx、y又はx、y、z座標系において位置情報を変換するか又
は発生するために必要な変換と共に、システムCPUのデータベースからの幾何
学的対象を高レベル幾何学的プリミティブに分解する。AGEN15及びDGE
N22は、位置データをフレームバッファ格納用の画素のビットストリームへ変
換させる第二段を構成しており、一方リフレッシュディスプレイは第三段を構成
している。
AGEN及びDGENがフレームバッファ内に新規な二次元及び三次元PBMを
確立するための順番を置換するのは、位置データを画素データのピットストリー
ムへ変換させる第二段においてである。
この一般的な方式のその他のコンポーネントは、システムクロックを有しており
、それは、例えば■CLKライン上に40 M Hzクロック信号を供給してA
GEN15及びDGEN22命令実行シーケンスを駆動し且つその他のシステム
タイミング条件を提供する。噛み合わせアルゴリズム及びカラーシェーディング
を実行するために画素プロセサ36を付加することが可能である。
本発明のマルチプレーン実施例を示したラスタグラフィックス方式の別のブロッ
ク図を第2図に示しである。第1図のブロック図のものと同様なコンポーネント
は同一の参照番号で示しである。この一層完全なブロック図は、本発明によって
意図されている階層的パイプライン組織をより明確に示している。
この例においては、CPUバス38上のホスト乃至はシステムCPUは、データ
ベーストラバーサル即ち横断によって高レベル幾何学的対象へ分割される抽象的
記号の例化ヒエラルキ即ち階層のデータベースを組込んでいる。高レベル幾何学
的対象は、後述する如くプログラマブルグラフィックスプロセサPGP16によ
って高レベル幾何学的プリミティブへ分割され、ローカルメモリ40及びオプシ
ョンのユーザインターフェースペリフェラル42によって向上される。PGP
16は、パストランシーバ44によってCPUバス38から分離される。該階層
データパイプラインの後の段は上述した如くである。
第2図のシステムの例において、フレームバッファメモリバンク12はN個のブ
レーン(面)5o。
51、・・・、5ONに区画化され即ち組織化されている。第2図のブロック図
において、例えば、メモリバンク12とデータ発生器即ちDGEN22の組がフ
レームバッファメモリの各ブレーンに対して複製することが意図されている。フ
レームバッファメモリのブレーンは、各画素を画定するビット数を表わし且つ第
三深さ次元即ちユーザ/観察者座標系の2座標を構成している。一方、フレーム
バッファメモリを有するメモリバンクの同一の組は、N個のマルチプルブレーン
へ区画化し組織化することが可能であり、各ブレーンは8個の物理的メモリバン
ク即ち16個の論理的メモリバンクの全てを横断して切断する。この場合且つ後
述する詳細な例においては、単一のデータ発生器即ちDGEN部品22は、全て
のブレーンに対してデータ経路操作を実行することが可能である。メモリコント
ローラ26は必要なダイナミックメモリリフレッシュを与え且つアドレス発生器
即ちAGEN15の動作と関連する補充的なアドレス論理ゲート乃至は回路20
を組込むことも可能である。このアドレス発生器は、画素プロセサ36で補充す
ることが可能である。AGEN15及びDGEN22は、例えば2048X20
48画素までの分解能に対して320 M Hzモニタ25を駆動することが可
能である。
第1図及び第2図のシステムブロック図レベルにおいては、本発明のラスタグラ
フィックスシステムは、現在入手可能なラスタグラフィックス装置及びワークス
テーショングラフィックスアーキテクチャと類似している。本発明の微妙な差異
は、アドレス発生器即ちAGEN15及び関連するアドレス論理回路内に存在し
且つデータ発生器即ちデータ経路部品DGEN22内に存在する。システムブロ
ック図レベルにおけるAGEN15は従来のアドレス発生器のように見えるが、
それは、AGEN内に内部的に又はAGEN内に内部的に且つ関連するアドレス
論理回路20内に外部的の両方の何れかにおいて、論理直線置換回路、オペレー
タ、又は多様な異なったワード及びセル形態アドレスモードを取扱い且つアクセ
スすることが可能な新規な置換ビットマツプをマルチバンクフレームバッファメ
モリ内に確立するためにグラフィックス画像データアドレスを置換する以下に説
明する回路を組込んでいる。同様に、DGENは従来のデータ経路チップ又はB
it BfItチップと類似する能力であるように見えるが、それは、更に、異
常な置換順序でフレームバッファ置換ビットマツプから検索したグラフィックス
画像データを処理し且つ操作するために論理直線置換回路、オペレータ、又は回
路を組込んでいる。本発明に基づ<DGENは、異常な置換順序で受取ったデー
タを取扱い且つ例えばベクトル作図、多角形充填ないしは埋め込み、64ビツト
水平ワードブロツク転送、及び画像リフレッシュ及びディスプレイなどを実施す
るための多様な手法を提供している。
本発明の置換ビットマツプ即ちPBMにおいて本質的なマルチセル型アドレス能
力は、ユーザ/観察者X、Y又はx、y、z座標系と密接に関連する従来のスタ
ンダードビットマツプ即ちSBMと対比される。従来のSBMは、−次元ワード
によるか又は二次元セルによっC一つのアドレスモードにおいてのみアドレスさ
れるか又はアクセスされることが可能なものである。本発明のマルチセル型アド
レス能らはラスタディスプレイ観察表面のブロック乃至は再分化を示しており、
フレームバッファの置換ビットマツプの新規なブロック組織化に対応している。
このブロック組織化概念は、本発明にとって根本的なものであり、複数個のセル
アドレスモードが同時的に存在すること乃至は同時性であることの結果である。
ブロック又はブロックセクションは、ラスタディスプレイ観察表面の最も小さな
矩形状の再分化であり、その中において、異なったアドレスモードセル及びワー
ドの全てが等しい境界サブセット(副組)を形成している。異なったアドレスモ
ードの各々からの等しい数のセル又はワードがオーバーラツプ即ち重ね合わせな
しでそのブロックを充填する。
第3図を参照すると、本発明に基づく新規なブロック60が示されており、それ
は、ユーザ/観察者二次元X、Y座標系空間内における、例えばCRTスクリー
ンなどのラスタディスプレイ観察表面の矩形状再分化乃至は部分を表わすものと
して理解することが可能である。例えば表1及びその後の表を参照して更に詳細
に後述する如く、ブロック60は、又、PBM空間におけるフレームバッファ置
換ビットマツプのメモリバンク及びメモリバンクアドレス位置の抽象的な再分化
組織を表わしている。本発明及びシステム実施例の重要な特徴は、ブロック60
概念が転送可能なものであり且つユーザX、Y座標系及び置換したB、A座標系
の間、即ちスタンダードな座標空間と置換したPBM座標空間との間で持ち越さ
れるということである。この転送可能なブロック組織原理は、複数個のアドレス
モードセル及びワードの同時性という理由のみにより起因しており、且つ本発明
の源となる全く新規なものである。
上述したシステム例において、アドレス用のワード及びセル寸法は、各々が各メ
モリアクセスサイクルの16個の実効的乃至は論理メモリバンクの各々によって
貢献される16個のクワッド、即ちクワッドビット乃至はクワッド画素からなる
64ビツトである。第3図の例においては、ブロック60は3個のアドレス用モ
ードセルの何れかによって検査乃至はアクセスすることが可能である。64X1
ビツト “セル62は、基本的には、CRTスクリーンのリフレッシュ用のフレ
ームバッファメモリをアクセスする場合に使用される水平方向ワードアドレス用
モードである。64×1ビツト水平ワード62は、更に、Bit B、Qt’s
及び多角形充填のために本発明に基づいて使用される。16×4ビツトセル64
は、水平方向の寸法が一層大きく従って例えば水平方向に方位したベクトルを描
画するためのフレームバッファをアップデートするためにフレームバッファメモ
リをアクセスするために本発明に従って有用な二次元セルを表わしている。4x
16ビツトセル66は、垂直方向の寸法が一層大きく従って垂直方向に包囲した
ベクトルを描画することによりフレームバッファにアクセスし且つフレームバッ
ファをアップデートするために本発明に基づいて有用な別の二次元セルアドレス
用モードである。明らかなように、ブロック600寸法は、それぞれのアドレス
用モードセル62,64.66の最大寸法によって設定される。ブロック60の
水平方向寸法は、アドレス用セルの水平方向寸法の最大値、即ち一次元64×1
ビットディスプレイワード62の64ビット水平方向幅に等しい。ブロック60
の垂直方向寸法は、アドレス用セルの最大垂直方向寸法、即ち4×16ビツト垂
直方向に包囲したセル66の16ビツトの垂直方向高さである。従って、ブロッ
ク60の全体的寸法は64X16ビツトである。例えば1024X1024画素
の分解能を持ったディスプレイ表面乃至は観察表面は、約1000個又は正確に
は1024個のブロック、即ち水平のX方向において16個のブロック及び垂直
のY方向において64個のブロックから構成されている。2048X2048画
素の分解能を持ったディスプレイ表面即ち観察表面は、X座標方向において32
個のブロック及び垂直のY方向において128個のブロックであり約4000個
又は正確には4096個のブロックから構成されている。
更に第3図を参照すると、水平ワードモードセル62の各々は、単一の行に配列
されている16個の水平方向に包囲したクワッド画素61から構成されている。
各クワッド画素部ちクワッド61は、水平方向の行に配列された4ビツト63か
ら構成されている。単一ブレーンのフレームバッファの場合、各画素はビット6
3の単一のものによって画定される。
水平方向に包囲した二次元アドレス用モードセル64も、16個のクワッド65
から構成されており、この場合にはクワブト65の4個の行と4個の列に配列さ
れている。各クワッドは4ビツトからなる水平方向の行として配列されている。
垂直方向に包囲された二次元アドレス用モードセル66は、単一の垂直列に配列
された16個のクワッド画素67から構成されている。各画素も、水平方向の行
における4ビツトから構成されている。好適実施例におけるブロック幾何学形状
の基本的単位Uは、水平方向に包囲されたクワッドである。しかしながら、この
データの基本的単位は、1個のビット又はその他複数個のビットの形態とするこ
とも可能である。これら例示した三つのアドレス用モードセルの各々は16個の
単位U即ちクワッド従って64個のビットから構成されており、且つこれらセル
の幾何学形状は、部分的に、64ビットセル寸法及び4ビツトの水平方向単位と
して配列されているクワッドからなるデータ単位Uによって決定される。従って
、ブロック60の寸法即ち境界が決定される。
第4A図、第4B図、第4C図に示した如く、このブロックは、X、Y座標系観
察表面の最も小さな再分化であり、その観察表面において、全ての異なったアド
レス用モードセルは同一の数のセルを有する境界において一致する。第4A図に
おいて、16個の一次元水平ワードモードセル62が充填しており且つオーバー
ラツプすることなしにブロック60の全てのビット乃至は画素をアクセスする。
これら16個の水平ワード乃至はセル62は、実際上、該ブロックを充填する単
一の列を形成している。第4B図において、16個の水平方向に包囲した二次元
アドレス用モードセル64がブロック60を充填する全てのビット即ち画素をア
クセスし、この場合オーバーラツプなしで4個の列及び4個の行からなるセルを
存している。第4C図において、16個の垂直方向に包囲した二次元アドレス用
モードセル66がオーバーラツプなしでブロック60の全てのビット即ち画素を
アクセスする。16個のセル66は、実際上、そのブロックを充填する単一の行
を形成している。各々の場合において、64X16ビツト即ち1024ビツトの
ブロック寸法は同一であり、そのブロックのセルのカバレッジ即ち適用範囲にお
いて冗長性乃至はオーバーラツプは存在しない。換言すると、アドレス用モード
セルの各組はそのブロックの境界のサブセット(副組)を形成している。
ユーザ/観察者X、Y座標系即ちスタンダードな空間から置換ビットマツプ即ち
置換したPBM空間乃至は本発明のフレームバッファのB、A座標系へのブロッ
クレベル組織の繰越しを表1の実施例に示してあり、それは第3図及び第4図の
ブロックに対応する一つのブロックを表わしている。16進数デジツト0乃至F
によって識別される16個の実効的即ち論理的メモリバンクは、ユーザラスタデ
ィスプレイ観察表面の対応するブロック部分即ち再分化の画素X及びY座標に関
しての置換した順番で提供される置換対象である。表1及びその後の表及び明細
書における記号として、X座標は左から右側へ増加する水平方向の座標である。
Y座標は上から下へ増加する垂直方向の座標である。表1において、X座標は1
6進数のデジットO−Fで表現される0から16クワツドからなるクワッドの基
本的データ単位Uで・従ってX座標軸のビット寸法Cよ実際1: ti 64ビ
ツトであり、即ち16クワツド乃至はデータ単位Uである。なぜならば、これら
のクワッドは常に水平方向に包囲されており、一つの水平方向の行において4ビ
ツトの単位を有しているからである。Y座標は、ビットの単位で表わされ、Y座
標寸法は16進数デジット0−Fで表わされる0から16へ延在している。なぜ
ならば、基本的データ単位U乃至はクワッドは、垂直方向寸法は1ビツトを有す
るだけであるからである。従って、表1によって表わされるブロック寸法は、第
3図及び第4図のブロックに対応して64X16のままであり、実際の水平方向
幅の歪乃至は圧縮を有している。なぜならば、X座標位置はクワッド単位である
からである。
表1の中には、本発明の一実施例を表わす循環的置換ビットマツプの置換した順
番にある6対のデジットにおける最初の16進数デジツトによって識別される観
察表面上の画素位置に対して16個の論理メモリバンクBの割当が示されている
。16個のメモリバンクの各々は、各アドレス用モードワード乃至はセルに対し
て1個のクワッド乃至は単位貢献し、且つブロックに対しては全部で16個のク
ワッド乃至は単位となる。従って、各メモリバンクには16個のバンクアドレス
Aが設けられており、それは各ブロックに対しセルアドレスCと相関する。特定
の画素乃至は画素位置に対するバンクアドレス割当Aは不変のままであるが、画
素の相関されたセルアドレスCは、後述する如く選択されたアドレス用モードセ
ル形態に従って変化する。ブロックアドレス及びアドレス用セルモードが特定さ
れると、観察表面上の各画素乃至はクワッド画素位置に対してメモリバンクB及
びメモリバンクアドレスA又は全てのアドレスCを特定することが必要とされる
だけである。
バンクアドレスA又はセルアドレスCは6対のデジットにおける2番目の16進
数デジツトであり、バンクセルアドレスの任意の割当の一つの可能な例を表1の
中に示しである。各メモリバンクBはアドレスAにおいて各メモリアクセスサイ
クルにおき検査乃至はアクセスされ、且つ16個のメモリバンク及びバンクセル
アドレスB、Aは1個のアドレス用モードセルを発生する。
スタンダードなビットマツプにおいて、各行におけるメモリバンク割当の系列乃
至は順番は0からFへの列の同一の順番のシーケンスであり、スタンダードなビ
ットマツプは実質的に同一となるX、Y座標系に対する簡単な関数的演算関係を
担持している。
表1において明らかな如く、本発明のメモリバンク割当は置換した順番で表われ
る。該メモリバンクは、X、Y座標系の複素線形置換となる配列においての観察
表面のブロック再分化に関して画素位置におけるグラフィックス画像データ値を
制御乃至は決定する。例えば、メモリバンク9は、初期的な検討によって容品に
特性付けることが不可能なブロックに関して複素アレイにおいてグラフィックス
画像画素値を制御するために16個のクワッド画素をブロックへ供給する。後述
する如く、この関数関係は、複素論理線形置換であって、それは三つの異なった
アドレス用モードセルが冗長性乃至はオーバーラツプなしでブロック全体をアク
セスすることを可能とする。
表1に示した如く、三つのアドレス用モードセルの例が第3図のブロックに表わ
れる三つのセルにほぼ対応して概路光されている。しかしながら、表1の寸法は
第3図に表われる観察表面のブロックの実際の寸法からは歪曲されている。なぜ
ならば16進数デジツトによって識別される表1内に表われるクワッドは、実際
には4ビツトの水平方向幅乃至は寸法を有しているからである。観察表面に対応
して真実の寸法で表わされる場合、表1はその水平方向寸法が4倍広いものであ
って、その場合に第3図のブロックと一致する。例えば、メモリバンク表1上の
水平リフレッシニセル62の配置を調べると、表1を充填する16個の水平ワー
ドセルの各々において、16個のメモリバンクの各々が1個のクワッド画素を貢
献すべく表わせられており、冗長性乃至はオーバーラツプは存在しない。同様に
、垂直方向に包囲させた4×16ビツトセルを表1の16個の位置に配置させる
ことにより16個の垂直方向に包囲した二次元セルが得られ、その各々において
16個のメモリバンクが冗長性乃至はオーバーラツプなしで1個のクワッド画素
に貢献することが表わせられる。
最後に、表1のメモリバンク割当において水平方向に包囲した二次元アドレス用
モードセル64を配置することにより、16個のセルが発生され、その各々にお
いて、16個のメモリバンクの全ては冗長性乃至はオーバーラツプなしで1個の
クワッド画素に貢献するものとして表わせられる。
三つの異なったアドレス用モードセル形態を取り込むことが可能であるように、
表1の置換ビットマツプがスクリーン上の画素位置に対してメモリバンク及びバ
ンクセルアドレス位置の割当を行なっていることが明らかである。本発明がスタ
ンダードのビットマツプ装置と比べて著しく性能が増加しているのはこの点に関
してである。本発明のシステムにおいては、例えば垂直に包囲したベクトルの最
大16個までの画素を描画することが可能であり、各インターリーブしたメモリ
サイクルが16個のクワッド乃至は64ビツトセルをアクセスする。ベクトルが
水平方向又は垂直方向に包囲しているか否かに従って、アップデートする画素数
を最適化するためにセルを選択することが可能である。任意の角度ベクトルに対
して、第3図及び第4図及び表1のマルチセル型アドレス用モードアーキテクチ
ャは、スタンダードのビットマツプ装置の特徴であるメモリアクセスサイクル当
りアップデートされる画素が一つであるのと比較して、メモリアクセスサイクル
当り少なくとも6個の画素アップデートするという平均性能を与えている。従っ
て、本発明は、従来のスタンダードのビットマツプシステムのものよりも5倍乃
至10倍のファクタだけベクトル描画速度を増加させている。
表1に表わした循環型線形置換回路PBMは、スタンダードのビットマツプと比
較して著しい改良であるが、本発明の二次的に最適な実施例である。それは、マ
ルチセル型アドレスモードを達成するための本発明の最小条件を示すために提供
したものである。特に、フレームバッファは、別々の独特のアドレスを有する複
数個のメモリバンクから構成されねばならず、そのメモリバンクは少なくとも1
個の論理LPNを組込んだ線形置換回路の「置換対象」を構成している。論理メ
モリバンクの数Mは2の零であり、以下の実施例においてはM−16である。表
1の循環型PBMを実施する論理線形置換回路乃至はオペレータは、回転乃至は
循環線形置換回路乃至はオペレータC,である。LPNオペレータC3の関数的
な定義を表2に与えている。
循環線形置換オペレータC,は論理LPN又は線形置換オペレータと呼称される
。なぜならば、それは、二次元において少なくとも二つのオペランド、アドレス
変数又はインデックス変数を取扱い、且つそれは例えばXOR及びXNORゲー
トなどの自己対称的又は可逆的論理乃至はブールゲートを基本としておりそれを
組み込んでいるからである。この条件によれば、論理線形置換回路の入力及び出
力は可逆的であり且つデータを失うことはない。AGEN及び関連したアドレス
論理及びDGEN内に設けられるアドレス用及びデータ経路回路は、スタンダー
ドのX、Y座標空間と置換したB、A座標系乃至はPBM空間との間でデータを
失うことなしに容易にスイッチングするためのラスタグラフィックスシステムを
実現することが可能である。循環型オペレータC1は、二つのインデックス変数
を取扱い且つ係数加算又は減算によってインデックスビットを修正する。C,オ
ペレータの逆数は、別のC,LPOによって与えられ、その場合オペランドの一
つはそのインデックス変数の何れかの負のものである。
循環型LPNは、第5図に示した如く加算器として配列されている可逆的又は自
己対称的論理XOR又はXNORゲートの配列によってインデックス又はアドレ
ス空間内のアドレス用論理回路内に実現される。オペランドの循環型線形置換は
、従って、アドレスインデックス又は置換された対象の数に等しい係数に関して
のオペランドの和である。論理回路に関しては、循環型LPN C,は、AGE
Nのアドレス回路又はそれに関連するアドレス論理における如くに実現された加
算器乃至は「ロテータ」へ変換する。後述する如<DGENのデータ空間及びデ
ータ経路において、循環型LPN C,はバレルシフタ又はデータロデータによ
って実現される。
X、Y座標系と表1に示した16個のメモリバンクBのPBM組織との間の特定
の関数関係及び線形置換は、以下の正規形方程式によって定義される。
B−C,(X’ 、Y’ )
正規形x’ 、y’座標は、次式によってX、Y座標に関係している。
X’−Q、(X、1.0)
Y’−Q、(Y、1.E、(X、Y))尚、Q、は表3において定義したマルチ
プレクス用乃至はスイッチハイブリッドLPNであり、且つE−は表4において
定義した交換論理線形置換オペL/−夕C−する。交換線形置換回路乃至はオペ
レータE、は、少なくとも二つのオペランド又は次元において動作し且つ例えば
XOR及びXNOR論理ゲートなどの自己対称的可逆的論理ゲートを組込むか又
は実現する論理線形置換オペレータである。
マルチプレクス用乃至はスイッチLPN Q、は、ハイブリッドLPNと呼称さ
れる。なぜならば、それは、この様な論理ゲートを組込むか又は実現することが
なく、従ってオペランドのインデックスに関してのみ動作する「ワイヤ」で実現
することが可能である。しかしながら、Q、LPNは対状の論理LPNである。
Q、LPNは、独特のLPN構成である。なぜならば、それは、複数個の次元を
マルチブレクス動作する二つ又はそれ以上の次元からのインデックスに関して動
作し、且つ対形状で実現された場合に、論理的LPNとして実効的に機能するか
らである。従って、対状の論理スイッチオペレータQ、は、二つ又はそれ以上の
インデックスに関して動作するLPNであり、対において動作する場合、以下に
更に詳細に説明する如く論理動作を実行することが可能である。スイッチLPN
Q、は、実効的には、二つの異なった次元からビットを取り且つインデックス
又はアドレスビットをマルチブレクス動作即ち多重化させる二次元置換論理オペ
レータである。アドレス又はインデックス空間におけるスイッチLPN Q、を
実現するための回路を表3の実施例に対して第6図に示してあり、一方第6A図
は、第6図の2対1セレクタスイツチの詳細を示している。交換LPN E、を
実現するための回路を第7図に示しである。
表1の置換ビットマツプを二次元から例えばマルチプレーン置換ビットマツプを
組込んだ三次元へ拡張するために、ユーザx、y、z座標系の画素又はビット位
置に対する16個のメモリバンクBの割当を定義する論理LPN変換方程式、循
環型LPN又は循環型オペレータC,の二つの適用が必要である。
即ち、本発明の置換ビットマツプを実現するために、変換LPN関数が必要であ
り、それは例えば二次元置換ビットマツプ用の循環型線形置換オペレータC1な
どの少なくとも1個の論理LPN関数及びより高い次元のビットマツプ用の第一
のものの後の各次元に対する少なくとも1個の論理LPNを組込んでいる。三次
元x、y、z座標系の三次元PBMへの置換の場合、少なくとも2個の論理LP
Nが必要とされる。
二次元セル形態でマルチセル型アドレス動作を達成するために、置換対象、即ち
16個の論理メモリバンクBは、少なくとも二次元、例えば両方がX。
Y座標系の次元即ちX及びYの論理線形置換関数でなければならない。マルチプ
レーン三次元座標系の場合、メモリバンク指定も、少なくともX及びZ座標の両
方の関数の場合がある。従って論理LPNは、両方の座標次元の関連するインデ
ックス又はアドレスに関して動作する。本実施例においては、インデックスビッ
トとしても呼称されるこれらのアドレスビットは、各座標に沿って4個の数であ
る。ブロックのY座標方向において、論理LPN関数によって置換されたアドレ
スビット乃至はインデックスは、Ys 、Y2 、Y+ 、Yoとして示され、
又は一般的には、Ylとして示され、尚i−3,・・・、0である。
ブロックのX座標方向においては、論理LPN関数によって置換されたアドレス
ビットはX、、X4゜X、、X2であり、又は一般的にはX+であり、尚i−5
,・・・、2である。このX及びYの4個のインデックス乃至はアドレスビット
の関連性は、次のアドレス手法に基づいている。
アドレス用ビット順番及び方向に関して、以下の如き通則が遵守される。標準的
なやり方に従って、水平方向に表現されるアドレス用ワード乃至はデータワード
における最も右側のビットは最小桁ビット(L S B)でありインデックス番
号乃至は脚字i−0で表示される。水平方向に表現されるワードの最も左側のビ
ットは最大桁ビット(MSB)であり、且つNビットワードに対してN−1で示
される。LSB及びMSBの通則に付随して、X、Y座標系におけるXの値は左
側から右側へ掛けて増加し一方Yの値はX、Y座標系リフレッシュ画像の上から
下へ掛けて増加するという通則がある。一実施例に従えば、DGENにおける6
4個のビットセル乃至はワードがフレームバッファメモリへ送られたりそこから
供給される2個の32ビツトワードのインターリーブしたシーケンスとして形成
されている。複数個の部分を持ったデータ構造の順番を増加するメモリアドレス
順番で識別するという通則に従って、送信又は受信すべき最初の32ビツトのワ
ードは低位のメモリアドレス番号を有している。同様に、2個の16ビツトオベ
ランドから構成されているAGENの32ビツトワードは、低位レジスタを有す
る16ビツトワードが32ビツトワードの最小桁ビット内に配置されるように配
列される。マルチプルプレーンに対しZ座標を有する三次元ビットマツプの場合
、最初のプレーン乃至は上部プレーンがインデックスビットOによって識別され
より高い番号のプレーンは画素深さにおいて下方向に前進するという通則に従う
。ディスプレイのりフレッシユの場合、連続するブロックの連続する水平ディス
プレイワードからなる各スキャンラインはブロックアドレス境界で開始する。
二進2のsx、yアドレス動作を、ラスクディスプレイ観察表面上の画素のX、
Y位置を関連する画素を包含するメモリバンク及びメモリバンクセルアドレスの
アドレス値又は位置に対して関係付けるために使用することが可能である。線形
アドレス動作も使用することが可能であり、それはウィンド動作システムの場合
に好適なものであるが、以下の二進アドレス動作手法について説明する。X、Y
アドレスはY及びXに対するインデックスビットの連接(conca t en
a t i on)である。X、Y座標系における観察表面の画素位置のXアド
レスは、XN−、、・・・、Xo、X、、・・・、X2.X、、Xoのアドレス
乃至はインデックスビットによって与えられ、尚X、、、・・・、XoはXにお
けるブロックアドレスを表わしており、Xl、・・・、X2はセル内のクワッド
単位のX内におけるアドレスを表わしており、又X、、Xoはクワッドデータ単
位内の4個のビットを識別している。例えば1024X1024画素の分解能を
持った観察表面及びビットマツプの場合、観察表面を再分化し且つ後述する如く
64×16ビツトの寸法の1024個のブロックによって充填する。2048X
2048画素の分解能の場合・ラスク観察表面及びビットマツプは4096個の
ブロックに再分化する。従って、ブロックアドレスビットX、、、・・・、Xo
によって部分的に特定される特定のブロックを識別するために最小で10乃至1
2個のアドレスビットが必要である。このブロックアドレスのX座標部分は、メ
モリに対するスタンダード即ち従来のアドレス変換に従うパーミュテーション即
ち置換なしで、X、Y座標系とB、A座標系との間で直接的に移動する。
4個のアドレス乃至はインデックスビットX 5 r・・・、X2のストリング
は、X、Y座標空間内の座標位置に対応するセルアドレスで識別することの可能
なブロックの水平X方向におけるクワッドを識別する。なぜならば、水平X座標
方向において、各座標位置は4個のビット乃至は画素からなるクワッドを表わし
ているからである。水平X方向に沿ってのブロックの各行は、16個のクワッド
(64個のビット)から構成されており、そのクワッドは4個のインデックスビ
ットX5.・・・、X2によって識別することが可能である。各水平X座標位置
クワッドは、表1に示した如く16個のメモリバンクBの異なった一つによって
制御されるか又は貢献される。メモリバンクBは、又、特定のブロックに対して
同一のブロックアドレスを持ったブロックに組織される。
ブロックアドレスが特定されると、それは全てのメモリバンクに対して同一であ
り、且つ全ての16個のメモリバンクはそのブロックに対して貢献する。
特定のメモリバンクの特定したブロックは、そのメモリバンクが貢献するブロッ
クの16個のセルに対して16個のセルアドレスに分解され且つ1個のクワッド
を構成する。前に説明した如く、各メモリバンクは1個のブロックの16個のセ
ルの各々に対して1個のデータ単位即ちクワッドを貢献する。従って、特定のセ
ルに対するクワッドは、メモリバンクB内のセルアドレスAによって識別される
。PBM座標系のこのセルアドレスA及びメモリ指定Bは、論理線形置換変換を
介してX、Y座標位置に関連している。
X座標方向の場合、置換され4個のインデックスビットを表わすものはセルアド
レス乃至はインデックスビットX2.・・・、X2に対するクワッドのセルアド
レスのみである。表2.3.4などの異なった論理及びワイヤLPNの定義にお
いて、インデックスビットの数りは4であり、且つ循環型LPNC,を画定する
場合に適用可能な係数も4である。
ブロックアドレスビットXト8.・・・l Xoは置換されず、従来のアドレス
動作によってメモリバンクへキャリーオーバ即ち移動する。換言すると、そのブ
ロックは、全てのメモリバンクが同一のアドレスを有するメモリ内のビットの組
である。全てのメモリバンクは特定のブロックにおいて同一のブロックアドレス
を持っている。変化しないアドレス部分が存在するので、本発明のブロック組織
が発生する。同様に、クワッド内のビット乃至は画素位置を識別するアドレスビ
ットX、、X、はLPNによって置換されることはない。その代わりに、それは
選択されたアドレスモードに従って変化するセルアドレス部分の4個のインデッ
クスビットに過ぎず、従って置換されるものはセルアドレスビットのみである。
変化するのはアドレスのセル部分である。
X、Y座標系における観察表面の画素位置のYアドレスは次のアドレスインデッ
クスビットによって与えられる。
Y、、−、、−、Y4.Y、、・・・l Y0尚、YTh、−、、・・・、Y4
はブロックアドレスのY座標部分を表わしており、且つY3.・・・l yoは
セル内のクワッドのみならず特定のビット乃至は画素位置をも表わしている。な
ぜならば、垂直即ちY方向においては、クワッド単位の次元は1ビツトに過ぎな
いからである。1個のブロックの垂直寸法は16ビット即ち16画素位置であり
、それは4個のインデックスビットY1.・・・、Yoによって特定することが
可能である。この場合も、ブロックアドレスY、−,,・・・、Y4のY部分は
、スタンダードな即ち従来の変換アドレス動作に従った変換を行なうことなしに
、X、Y座標系即ちSBM空間とB、A座標系即ちPBM空間との間で直接的に
変位する。完全なブロックアドレスはX及びY座標ブロックアドレス部分の連接
によって与えられる。即ち、YM−r+ ・・・、Y5 、y4.xN−、、・
・・、X7.X6上述した如く、ブロックアドレスは置換されず従来の演算関係
でメモリバンクアドレス空間へ移動する。
−例として説明すると、ディスプレイのリフレッシュ期間中のプロデクアドレス
の処理は以下の如くである。ディスプレイデータバス上のクロックIDによって
決定される各フレームのスタートにおいて、ブロックアドレスカウンタ乃至はレ
ジスタがAGEN15のブロックアドレスレジスタ内に格納されているディスプ
レイスタートブロックアドレスでロードされる。このレジスタは、ディスプレイ
されるべき第一ブロックアドレスでロードされる。そのアドレスのブロック部分
は、ディスプレイバスからのクロックIDがディスプレイメモリアクセスサイク
ルのスタートを表わす毎に、水平スキャンラインに渡ってインクリメントされる
。1本のスキャンラインは、スクリーンを横断する16個の連続するブロックか
らの整合した行から構成されている。新たなスキャンラインが開始すると、クロ
ックIDは、アドレスのY部分を一つの行インクリメントさせる。Y部分がその
最大のカウントに到達すると、即ちブロックの16番目の行0−F1ブロックア
ドレスは垂直Y方向にもインクリメントされる。Y部分がその最大カウントでは
なく同一のブロック内に残存する場合、ブロックアドレスは次のスキャンライン
に対して再ロードされる。この様に、ディスプレイアドレスは、同一のシリーズ
のブロックアドレスを16本の連続するラインに渡って16回繰返し、その16
本のラインの各々において異なったYを使用する。
ディスプレイアクセスは64×1ビツトデイスプレイワードアクセスのみを使用
し、従ってディスプレイアドレスのY部分が全て同一である16個のクワッドア
ドレスを発生するために必要とされる。AGEN15のアドレスレジスタからの
アップデートアドレスは、選択した二次元セルアドレスモードの何れかを使用す
る。アップデートアドレスは、選択したセル形態アドレスモードの明細に加えて
アドレスのX及びY部分の両方を使用することが可能である。
4個のアドレス乃至はインデックスビットY、。
・・・、Yoのストリングは、ブロックの垂直Y方向におけるビット乃至は画素
位置を識別し、それはX。
Y座標空間においてセルアドレスで識別することが可能である。垂直方向におけ
るブロックの各列は、インデックスビットY8.・・・+ YOによって特定す
ることが可能な16個のクワッドからの16個のビット乃至は画素位置から構成
されている。各垂直Y座標位置は、表1に示した如く、16進数デジット0−F
によって指定される16個のメモリバンクBの異なった一つによって制御され又
は貢献される。
上述した如く、メモリバンクBもブロックに組織化され、その各々は特定の特定
したブロックに対する同一のブロックアドレスを有している。ブロックアドレス
が特定されると、各メモリバンクは、16個のメモリバンクアドレスAから各ブ
ロックに対して16個のデータ単位乃至はクワッドを貢献する。
メモリバンクアドレスAの各々は、特定された容具なったセルアドレスモードに
対してブロックの各セルに対して1単位のグラフィックス画像データ乃至は1ク
ワツドを貢献する。メモリバンクアドレスAは、異なったアドレスモードセル形
態に対して、異なったセルアドレスCで相関されている。従って、16個のメモ
リバンクBの各々は、各ブロック内に16個のバンクアドレスAを持っており、
それは16個の変化するセルアドレスCで識別することも可能である。1個のブ
ロック内のバンクアドレスAは、従って、何れかの特定の特定したアドレスモー
ドセル形態に対してセルアドレスCで相関されている。
これら16個のセルアドレスCは、セル当り1単位で各ブロックに対して貢献さ
れる16個のデータ単位乃至はクワッドを表わしている。このセルアドレスは、
ブロック及びアドレスモードが特定されると、確立される。なぜならば、本発明
に基づく置換ビットマツプのブロック部分は、各セルに対して1個の且つ1個の
みのデータ単位乃至はクワッドを貢献すべく組織されているからである。このレ
ベルにおいて、アドレスモードが特定されると、1個のブロック内のバンクアド
レスAは、セルアドレスCで識別することが可能である。なぜならば、16個の
クワッド乃至はグラフィックデータ単位の各々は異なったアドレスモードの各々
に対するブロックの16個のセルの一つと関連しているからである。異なったア
ドレスモードの各々に対して以下に説明する表において、ユーザX、Y又はx、
y、z座標画素位置の関数として説明するものは特定したアドレスモードの各々
に対するメモリバンクB及びセルアドレスCである。
PBM空間乃至は座標系のバンクアドレスA及びメモリバンク指定Bは、従って
、X及びYの両方におけるインデックスビット・即ちXt尚i−5・°°°・2
及びY、尚i−3,・・・、0の線形置換を介してX。
Y座標空間に関連している0表2・ 3・4など0種々の論理及びワイヤLPN
の定義において、置換されたインデックスビットの数りは選択した実施例の場合
ずっと4のままである。又、適用可能な係数も4である。上述した如く、ブロッ
クアドレスビットは置換されない。
同様に、爾後のアドレス方程式において展開する如く、1個のブロックの16個
のメモリバンクBを特定するだめのアドレスビット乃至はインデックスビットは
4個のインデックスビットB S + ・・・、B。
である。1個のブロックの16個のセルアドレスAを特定するためのアドレスビ
ット乃至はインデックスビットは4個のインデックスビットA1. 。
Aoである。従って、アドレス方程式は、複数個の方程式を要約したベクトル方
程式である。好適実施例において、線形置換変換が施される次元乃至は座標当り
の置換されたインデックスビットの数は全体に渡って、即ちXI 、Y+ 、B
+ 、Atに渡り4のままであり、尚インデックスビットの数りは4であり、且
つiは四つの値の内の一つを取ることが可能である。各インデックス変数(例え
ばXI・ Y−・B7.Atなどに対するインデックス乃至はアドレスビットの
数りは、2を底とする対数として論理メモリバンクの数Mに関係している。即チ
、L−10gz(M)。本発明を16個の可能なプレーンの組織のフレームバッ
ファを有する第三次元Zへ拡張する場合、このことはPBM座標系のインデック
スビットBl、A、l、AllのみならずSBM座標系ツインデックスピットX
+XIY+ 、Z+の場合にもそのまま当て嵌まる。
本発明の主要な功績は、以下の如き独特の特性を有する全種類の置換ビットマツ
プの新規な構成ニある。各ブロック内において、メモリバンク及びバンクセルア
ドレスは、複数個の異なったセルアドレスモードを選択することが可能でありし
がも各メモリバンクが選択された形態がどの様なものであっても各セルに対して
1個且つ1個のみのデータ単位(これらの実施例においてはクワッド)を貢献す
るように、観察表面及びユーザXIY座標系の画素位置と相関して配列されてい
る。従って、異なったセル及びワードアドレスモード乃至は形態が、各ブロック
を充填乃至はアクセスし、冗長性及びオーバーラツプなしで全てのビット乃至は
画素位置をカバーし、ブロックの境界サブセット(副組)を形成する。選択され
たアドレスモードがどの様なものであっても、各メモリアクセスサイクルは、各
メモリバンクをアクセスし且つ各メモリバンクが一つ且つ一つのみのデータ単位
、本実施例においてはクワッドによって表わされるものであるが、その一つのデ
ータ単位を貢献する1個のセル乃至はワードをアクセスする。
本発明のこの業績は、スタンダードのX、Y座標系と、二次元ビットマツプの場
合には少なくとも1個の論理LPNであってより高い次元のビットマツプの場合
には第一のものの後に各次元に対して少なくとも1個の論理LPNを組込んだP
BM乃至はB。
A座標系との間の線形置換変換を必要とする。従って、三次元PBMの場合、少
なくとも2個の論理LPNが関数変換において必要とされる。更に、ビットマツ
プの次元数に関して本発明においては何ら制限はない。例えば、四次元PBMは
、例えば、4番目の次元が時間である少なくとも3個の論理LPNを組込んだ例
えばユーザX、Y、Z、T座標系の線形置換に基づいて構成することが可能であ
る。この様な四次元LPNは、例えば、ダブル乃至はマルチプルのバッファグラ
フィックスにおいて有用である。
注意すべきことであるが、線形置換計算において、データの値は変化されること
がなく、それらの順番が変化されるのみである。従って、変数は、データが位置
している座標として考えることが可能であり、且つマツピング関数fはデータ項
目の数を異なった数へ変化させ従って一つの座標系から別の座標系への変換であ
る計算として考えることが可能である。
フレームバッファアドレス動作に対する置換理論の適用は、データの順番付けが
一次元を越えた次元において実施される数学的取扱いの独特な使用方法である。
数学理論の文献では単一次元の問題のみを取扱うものであるが、本発明は線形置
換オペレータを有する新規な多次元フレームバッファアドレス処理に関するもの
である。本発明によれば、逆変換によってデータをその基の順番に逆変換させる
ことができるという態様で一つの組から別の組へ常に1対1でデータのマツピン
グを行なう。この1対1及び可逆的特性を持ったマツピング関数は、線形置換オ
ペレータ乃至は簡略してLPOと呼ばれる。LPOは、代数学の規則を充足し且
つ所望の特性を証明し且つ最終的結果を達成するために公式によって操作するこ
との可能な数学的関数である。
任意の結合形態でのLPOの物理的な実現形態は、「線形置換回路(Linea
r Permutation Network)J又は簡略してLPNと呼ばれ
る。該して、インデックス空間において実現されるLPNは、データ空間におい
て実現される等価なLPNよりも必要とされる回路は著しく少ない。
そのために、アドレス回路乃至はアドレス発生器における全てのLPNはインデ
ックス空間において実現される。本明細書において使用される如<、LPO及び
LPNという用語は、しばしば交換的に使用されるが、LPNはLPOの物理的
な回路具現化したものである。
本発明のより多様性のある置換ビットマツプ実施例を表5.6,7,8.8Aに
要約してあり、その各々は置換ビットマツプの64X16ビツト寸法のブロック
(16X16クワツド寸法のブロック)を示している。これらの表は、X、Y又
はX、Wの関数としてのメモリバンク及びバンクセルアドレスB。
A又はB、Cを与えており、尚W−R,(Y)である。X、Y座標系の画素乃至
はクワッド画素位置に対してのこれらの表における16進数デジツトの6対の最
初の16進数デジット0−Fによって指定されているメモリバンクの割当を詳細
に検討すると、表1を発生した循環型LPNと対称的に、交換及び反転線形置換
回路から得られる置換順序において差があることがわかる。表5乃至8Aにも、
左から右側へ増加する水平X座標及び上から下へ増加する垂直Y座標が示されて
いる。
表5乃至8Aの交換及び反転PBMの特徴及び利点は、付加的なアドレス処理モ
ードAMを受付けることが可能であるということである。各アドレス処理モード
AMは、二つの数hvによって指定され、尚りは水平方向におけるクワッドの数
の2を底とする指数であり、且つVはアドレス処理モードの各セルを構成する垂
直方向におけるビット数の2を底とする指数である。表5に示した如く、ディス
プレイのリフレッシュのため及びビットブロック転送及び多角形充填のために、
64x1ビツト水平ワ一ドアドレス処理モードAM40によってブロックをアド
レス乃至はアクセスすることが可能である。表6は、高性能で垂直方向に包囲し
たベクトルを作図するためにフレームバッファをアップデートするのに有用なア
ドレス処理モードAMO4の垂直に包囲した4X16ビツトセルにブロックを区
画することを示している。各メモリアクセスサイクルに対したかだか16画素ま
で多数の画素をアップデートさせることが可能である。表7は、ブロックを、高
性能で水平方向に包囲したベクトルを作図するためにフレームバッファをアップ
デートするのに有用なAM22において16個の水平方向に包囲した16X4ビ
ツトセルに区画することを示している。表5.6.7に関して、交換及び反転P
BMは、表1の循環型PBMの能力と等しい。しかしながら、更に、表8及び8
Aに示した如く、ブロックは、適宜の適用に対して正方形形態8X8ビツトセル
及び水平32X2ビツトセルによって区画化し且つアドレスしアクセスすること
が可能である。各々の場合に、16個のメモリバンクの各々は、尚且つ、各セル
において1個且つ1個のみのデータ単位即ちクワッドを貢献し、且つ表8の8×
8ビツトセル及び表8Aの32×2ビツトセルは、冗長性乃至はオーバーラツプ
なしで、そのブロックを充填し乃至はカバーし、アドレス処理モードAM13及
びAM31に対する別の境界サブセットを形成する。
表5乃至8Aを検討するとX、Y座標系の表のブロックによって表わされる観察
表面上の画素位置に対してのメモリバンクアドレスBの割当は固定されており不
変であることが明らかである。これらの実施例においては、メモリバンク指定B
は最初の16進数デジツトとして示されており、一方バンクアドレスA乃至は実
際的には特定したアドレス処理モードAMに対する対応するアドレスCは2番目
の16進数デジツトである。従って、バンク指定Bは同一の静的モードにおいて
は変化しない。しかしながら、セル割当乃至はセルアドレスCは異なったセルア
ドレス処理モードの場合に変化する。表5乃至8Aは、X、Y座標系から論理メ
モリバンク座標系への論理線形置換による変換における置換対象としてのノ(ン
クの論理線形置換及び不変のバンク割当Bを示している。このレベルにおいてセ
ルアドレスCと対応するメモリバンクセルアドレスも、「置換対象」となるが、
その置換は不変ではなく選択したアドレス処理モードセル形態に従って変化する
。アドレス処理モードがどの様な形態のものであっても各々のセルにおいて全て
の16個のメモリバンクが表わされるが、メモリバンク内のバンクアドレス位置
Aのメモリバンクセルアドレスは置換ビットマツプ発明の実施例に関して後に更
に詳細に説明する如く変化する。
表5乃至8Aの置換ビットマツプを得るために、次式によって表わされる論理線
形置換関数変換に従ってX、Y座標画素位置に対して16個のメモリバンクが整
合乃至は割当られる。
B−E、(X、R,(Y))
即ち、B−E、(X、W)
尚、W−R,(Y)であり、又逆にいえば、尚、E、は表4に定義される交換論
理線形置換回路であり、且つR2は表9において定義される反転乃至は逆ワイヤ
線形置換回路である。ワイヤLPNR,を実現するための回路は第8図に示しで
ある。
LPO及びLPNの記号及び表の定義に関して説明すると、−組のデータにおけ
る特定のデータ項目の位置はインデックス変数(データ座標とも呼ばれる)によ
って定義され且つ例えばX、Y、及びZ;B、A、及びA、; C,U、 及C
fSなど0)大文字R数によって表わされる。全てのデータの組は、データ対象
の2の指数の数Mを有しており、従って各インデックス変数はL−1og2(M
)ビットを必要とする。インデックス変数における個々のビットはプール値であ
り、それはXlなどの脚字記号によるか又は例えばXO,XIなどの変数に対し
て実際のビット数を付は加えることによって表わされる。インデックス変数にお
ける・ビットは順番に敏感であり、且つビット0は最小桁ビットを表わすものと
して常に使用される。例えば、16個のメモリバンクを有するシステムにおいて
、「バンク番号」インデックス変数Bは以下に定義される如く4ビツトを有して
いる。
B−B [3: 03− [B3.B2.Bl、BO]インデックス変数に関す
る全てのLPOは、反転可能特性を保持する態様でインデックスのビットに関す
る簡単な演算を包含する。LPNにおける全ての表現は、同数のインデックスビ
ットを有する変数を包含せねばならない。従って、Lの所望値を特定する特定の
システムにおける実施のために任意の寸法のシステムを表わす一般的な公式を派
生するコトカ可能である。LPOの定義はインデックス変数のi番目のビットに
よって与えられる。
インデックスビット数を包含する公式は、係数りを基としたモジュロ演算を使用
して実施される。従って、j及びkがインデックス変数ビット数であると、
i−j+に−(j+k)mod L
i=j−に−(L+j−k)mod L例えば、L−4,j−3及びに−2の場
合、j+に=5 mod 4−1
に−j−(4+2−3) mod 4−3反転オペレータR,は単一インデック
ス変数のインデックス変数ビットの反転を行なう。R2は単に、インデックス変
数におけるビットの順番を反転させる。2番目の反転R,は、基の順番を回復し
、従ってR,はそれ自身の逆数である。交換(E、)LPOは、2個のインデッ
クス変数及びXORプールプリミティブを包含する論理LPOである。注意すべ
きことであるが、XOR及びXNORは、唯一の、反転可能な二つの変数のプー
ル関数である。交換しPN又はLPOは、これら二つの変数の排他的又はプール
関数である。E、の逆数は、表4に示される如く任意の二つの変数の交換乃至は
置換えである。
一般的に、E、は何れかのワイヤ用LPO上で交換し、一方論理C,LPOは何
れのワイヤ用LPO上で交換することはない。更に、C,はE、上で交換するこ
とはない。
更に一般的には、反転交換置換ビットマツプは、次式の一般的な形態の基本方程
式によって定義される。
B=fL (X、fw (Y))
尚、fLは論理LPNの関数であり、一方fwはワイヤLPN即ち線形置換オペ
レータの関数である。
反転交換置換ビットマツプのマルチプレーン実施例においては、以下の如く、異
なった数のブレーンにアドレスする場合の置換のために該基本方程式をX及びZ
の二次元で適用することも可能である。
B=fL (X、fw (Z))
変化するメモリバンクセル及び選択したアドレス処理モードAMに従って変化す
る単位アドレスC及びUは以下のLPN置換によって与えられる。
C−Q、(X、h、W) U−Q、(W、h、X)及び、その逆として、
X−Q、(C,h、U) W−Q、(U、h、C)尚、W−R,(Y)であり、
且つhは選択したアドレス処理モードセルの水平次元における2を底とするクワ
ッド数に対する指数乃至は対数である。マルチブレクス動作乃至はスイッチLP
N Q、は、マルチプルセルアドレス処理モードを達成するために必要な変化す
るバンクセルアドレスを表わす。メモリバンクアドレス位置Aのアドレスマツピ
ングは次式によって与えられる。
A−Q、(E、(B、C)、h、C)
本発明の最良の態様に従えば、三次元置換ビットマツプが、論理線形置換オペレ
ータの少なくとも二つの適用を包含する論理及びワイヤ線形置換回路の両方の新
規な組合わせを使用して、三次元におけるユーザx、y、z座標系アドレスの線
形置換で構成される。この好適な三次元PBM実施例においては、ブロックをア
クセスするためにほぼ50個の異なったセル形態アドレス処理モードを使用する
ことが可能である。最良形態のPBMのこれらのセル形態を表10に要約しであ
る。前に説明した如く、好適実施例は、各々がアドレスラインの独特の組を有す
る8個の物理的メモリバンクから構成されるフレームバッファを参照して説明さ
れる。該物理的メモリバンクは各メモリアクセスサイクル毎に2回タイムスライ
スされ、三次元置換ビットマツプにおける置換に対して16個の実効的な論理メ
モリバンクを与える。
第三次元のために、ブロック乃至はプロックセクシランの次元は、16クワツド
乃至は64ビツトの水平次元及び単一ブレーンP−1の場合に16ビツトの垂直
次元のみならず、最大16個のプレーンまでのブレーン数Pの深さ次元をも包含
している。ブロック次元は、従って、H□、×v□1×Pビットであり、ブレー
ン数Pは1.2.4.8又は16ビツトの値を取ることが可能である。ブロック
寸法は1024ビツトを越えることはない、各ブロックは、三次元セルから構成
されており且つ三次元セルに区画することが可能である。水平セル幅はHで示さ
れ、最大セル幅はHl、8で示され、垂直セル高さはVで示され、最大セル高さ
はV□8で示され、且つ画素深さは同様にPで示される。
これ以後記載する好適な置換ビットマツプの多くのアドレス処理モードは表10
に要約しである。表10を参照すると、本システムは多数のスタンダードのビッ
トマツプ乃至はS8Mアドレス処理モードを受付けることが可能なものであるが
、はとんどのアドレス処理モードは本発明の最適置換ビットマツプ乃至はPBM
に関するものである。2番目の列は、hvpsとして示される4桁の数によりそ
れぞれのアドレス処理モードを指定乃至は命名している。この指定の基は次の如
きものである。列の中で、H2v、Pとして示された右側の三つの列は、それぞ
れ、ビットでのアドレスセル形態の各々の水平、垂直〜プレーン深さ次元を特定
している。従って、大文字指定は、ビットでの次元の特定のためにリザーブされ
ている。左側の列の内で、h、V、pの小文字で示した列は、以下の如き条件に
より、それぞれの大文字H,V、Pによって特定された水平、垂直、プレーン深
さ次元の2を底とする対数を表わしている。
■及びpの指定は、実際上、単一ビットでのそれぞれのV及びP次元の2を底と
する指数である。水平次元に関するh指定は、しかしながら、水平次元における
セルを画定するクワッド数の2を底とする指数である。従って、例えば、64X
1ビツト水平ワードセル形態を識別する第一ライン上において、水平次元は64
ビツト乃至は16クワツドであり、且つhは2を底とする指数4であり、それは
16クワツドを与え、それは更に64ビツトと等しい。
hvps記号を使用するアドレス処理モードの4番目の指定は、Sであり、それ
は静的アドレス処理モード乃至はスタティックモードを意味している。
三次元置換ビットマツプアーキテクチャの数学的拘束条件の基において、PBM
アドレス処理モードの全てが同時に使用可能なものではない。この後に定義する
隣接条件を満足するアドレス処理モードのみが同時的に使用可能である。本発明
に基づく最適マルチセル型アドレス処理PBMアーキテクチャは、s−0,・・
・、4の数字によって指定される5個のスタティックモードS又はsmの一つを
ユーザが選択することを可能とし、各スタティックモードは豊富な組及び特定の
適用にとって適した著しく改善された性能特性を有する別のセル形態アドレス処
理モードの選択を与えている。表10に示した如く、ユーザにとって同時的に使
用可能なこれらのアドレス処理モードは、0,1,2.3又は4に等しい同一の
デジットSによって指定される。H,V、Pパラメータに対応する2を底とする
対数のパラメータh。
vI pがスタティックモード文字Sと結合されて、4文字アドレスモード即ち
例えばAM3100などのようなAM指定を形成し、それは表10の2番目のア
ドレス処理モードである。AM3100は、水平方向に包囲された32×2ビツ
トセルである。識別されたセルアドレス処理モードの各々に対して、そのセル形
態に対して最も適した使用は表10の右側の列内にリストしである。rUsEJ
の見出しを付けたこの列において、Bはビットブロック転送における使用を意味
し、一方Vはベクトル作図における使用を意味している。ある場合には、両方が
適当な使用である。
表10を参照すると、三次元セルのビット次元の積HXVXPは常に64ビツト
と等しくなければならないことが分かる。異なったアドレス処理モードは、三つ
のパラメータの何れか二つを変化させることによって達成されるが、これらのパ
ラメータの積は好適実施例の64ビットセル寸法に常に正確に等しい。更に、対
応する指数乃至は対数り、■、pの和は常に4と等しいことが分かり、この和は
して示される。
L閤h+v+p
尚、L −fl o g 2 (M)
これは、論理及びワイヤ線形置換回路の方程式を定義する上で有用なパラメータ
である。本実施例においては、M−16及びL−4である。4という数字は、任
意の特定の座標次元に対しての線形置換操作において置換されたアドレスビット
乃至はインデックスビットの数と一致しており、その数は各次元乃至は自由度に
対する興味のある最小桁のアドレスビット乃至はインデックスビットである。三
次元置換ビットマツプを得るために置換されるものは次元の各々における4個の
最小桁ビットである。しかしながら、X座標次元の場合、このことは、アドレス
ビットX9.・・・、X2と一致している。なぜならば、そのデータ単位はクワ
ッドであり、且つ再開ビットX、、Xoはそのクワッド内のビット乃至は画素位
置を識別するからである。
表1Oのスタティックモードの代表的な選択したアドレス処理モードに対応する
三次元における最適又は最良形態の置換ビットマツプを表11乃至表25に示し
である。これらの置換ビットマツプは、後に更に詳細に定義する如く二つの交換
論理線形置換回路乃至はオペレータ及びシャツフル(切り混ぜ)及び反転ワイヤ
線形置換回路乃至はオペレータを組込んだ組合わせ線形変換関数によって実現さ
れる二重交換シャツフル及び反転ビットマツプと呼称される。三次元二重交換シ
ャツフル反転PBMの単一のブロックを表11乃至表15の各々に示しである。
各表は、X座標が水平方向で左側から右側へ増加し且つY及びZ座標が垂直方向
で上から下へ増加する二次元で表わされるユーザx、y、z座標系の座標を表わ
している。ブロック再分化用の観察表面の画素乃至はクワッド画素位置に対応す
る表内のメモリバンクの割当は3個の16進数デジツトによって表わされている
。最初のデジットは論理メモリバンク指定Bであり、それは表1及び表5乃至表
8Aにおける最初のデジットと比較することが可能である。
2番目の16進数デジツトは、メモリバンク内の特定したアドレス処理モードA
Mに対するバンクセルアドレスCを表わしており、一方3番目の16進数デジツ
トは三次元ブロックセクション乃至はセルアドレスA1又はSを表わしている。
表11乃至表15の場合、この3番目のアドレス指定はゼロである口なぜならば
、これらの表は、単一ブレーン置換ビットマツプにおけるアドレス処理モードを
表わしているからである。区画は、スタティックモード5m−0において使用可
能な異なったアドレス処理モードセル形態AMの選択したものを示している。例
えば、v−Q及びv−1の場合の全てのアドレス処理ワードモードは表10内に
はリストされているが、図示されていない。詳細に検討すると、交換反転置換ビ
ットマツプ及び循環型置換ビットマツプに対する二重交換シャツフル反転置換ビ
ットマツプの微妙な差異が明らかとなる。表10に要約した如く、マルチプルブ
レーンにおいて使用可能なセル形態アドレス処理モードを多様な選択を可能とす
るものは、二重交換シャツフル反転置換ビットマツプの特性及び微妙に置換され
た組織である。表16乃至表25は、複数個の区画化されたブロックを表わして
おり、より高いスタティックモードsmOに対するマルチブレーンにおける異な
った三次元セル形態アドレス処理モードAMの代表的な選択したものを示してい
る。
全ての使用可能な三次元AMは表10内にリストされている。
表10乃至表25のPBMを確立するための線形置換変換を画定するための方程
式は表26内に要約されており、セットアツプ方程式を包含している。
ワードモードアドレス処理AMhWpに対する方程式はW = v −0である
特別の場合である。表26から同一の基本方程式を表現するための別の記号乃至
は表記法が表26Aに記載した均等な方程式において使用されている。全て′の
適用可能な線形置換オペレータ乃至はLPNは、表27内において定義され且つ
要約されているシャツフルワイヤLPN S。
を除いて、既に定義されている。シャツフルLPNS、を実施するための回路は
第9A図乃至第9D図に示しである。
シャツフルLPOS、はワイヤLPN乃至はLPOであって、それはインデック
ス変数のビットを回転させる。その回転の位相は、位相シフトパラメータ乃至は
シャツフル位相パラメータによって与えられる。シャツフルの反転は、基のシャ
ツフル位相シフトパラメータの負のもの即ち負のシャツフル位相シフトパラメー
タを有するシャツフルである。正のシャツフル位相シフトは、左から右への回転
を与え、−力負のシャツフル位相シフトは右から左への回転を与える。注意すべ
きことであるが、R,及びS、は非分散型である。選択したスタティックアドレ
ス処理モード乃至は選択したスタティックモード(sm)置換ビットマツプを実
施するためにS、が使用される。最良形態の三次元線形置換ビットマツプ用のス
タンダード及びPBM空間の間の線形置換変換に対する一般的な基本方程式は次
式の正規形である。
B= f Ll (X’ f L2 (Y’ Z’ ) )尚、fLl及びfL
2は論理LPN関数であり、且つx’ 、y’ 、z’ は基のユーザ画素座標
x、y、zの別のワイヤ乃至は論理LPN関数を包含することが可能である。好
適実施例においては、fLl及びfL2は交換LPNオペレータE、であるか又
はそれを組込み、且つY′及びZ′はY及びZのシャツフルS、及び反転R,オ
ペレータLPN関数を組込んでいる。特に、好適な基本方程式は次の形態のもの
である。
B−E、(X、E、(Y、、Zr))
A、my@ YS−5,(sm、R,(Y))A、−Z、 Z、−R,(Z)
B−E、(U、E、(C,5))
A、 −C
A、 −S
置換ビットマツプ゛座標空間B、A、、A、からユーザx、y、zスタンダード
座標系への逆変換も、以下の如く基本方程式の関数形態である。
X−E、(B、E、(A、、A、))
Y、−Ay Ys −S e (s m、 Rp (Y) )Zy−AHZ、−
R,(Z)
例えばx、y、z及びC,U、S座標系の間の中間変換は、表26及、び表26
Aの方程式に記載した如く、マルチブレラス動作用スイッチハイブリッドLPN
Q、を必要とする。三つの座標系空間X、Y。
Zと、C,U、SとB、A、、A、との間の基本的な循環関係を第10図に示し
である。この図は、三つの相互に派生可能な関数変換の二つが与えられる場合に
は、3番目のものも与えられるという線形置換回路理論の基本的な公理を示して
いる。
二次元での最良形態の線形変換を確立するために、SBM及びPBM空間の間の
線形置換変形用の基本方程式は次式の如き一般的な形態を取ることが可能である
。
B=ft (X、fw (Y))
尚、fLは論理線形置換回路乃至はオペレータ関数であり、一方fWはワイヤ線
形置換回路乃至はオペレータ関数である。メモリバンクセル及びユニットアドレ
ス方程式は次式の如く形態を取ることが可能である。
C−Qt (X、y、W) 、U−Qp (W、h。
y) 、w−R,(Y)
又、アドレスマツピングは、次式の如く表わされる。
A−Q# (E、(B、C)、h、C))注意すべきことであるが、例えばテキ
サスインストルメントTl34010グラフイツクスシステムプロセサ又は上述
したカーネギ−メロン大学(CMU)セル型アーキテクチャなどのラスタグラフ
ィックスアーキテクチャ及びフレームバッファビットマップスに関する最も近い
従来技術は、線形置換回路理論によって特性付けられる場合、次式の如く一般形
態の変換を越えるものではなく且つそれを越えるものとして特徴付けることが可
能なものでもない。
B=fw (X、fw (Y))
尚、fWはワイヤ線形置換回路乃至はオペレータ以外の何者でもない。実際に、
本分野における従来の研究者も又本発明者が知得しているどの様な従来の装置も
、ラスタグラフィックスアーキテクチャに対して線形置換回路理論を適用するこ
とが非常に生産的であるが容易に想到可能なものであることを示すものではなく
、又ラスタグラフィックスソフトウェア又はハードウェアにおいてLPN概念を
組込んだり実施したりするものではなかった。更に重要なことであるが、例えば
XOR及びXNORゲートなどの可逆性即ち自己対称性プール論理ゲートから構
成される少なくとも1個の論理線形置換回路乃至はオペレータを組込むというこ
とは、本発明の別の新規で且つ容易に想到することが可能なものではない本発明
の貢献及び発見である。
二次元ビットマツプの場合、本発明に基づいて新規なPBMを確立するためには
単一の論理LPNで十分であり、複数個の択一的なセル及びワード形態アドレス
処理モードの豊富な選択を有している。更に、二次元置換は、X、Y座標面又は
X、Z座標面の何れかにおいて行なうことが可能であり、何れかの面において新
規な二次元置換ビットマツプを提供する。例えば、二次元における基本的な置換
変換方程式は、以下の如くにしてX、Y面(プレーン)内に適用することも可能
である。
B=ft (X、fw (Z))
上述した如く、三次元ビットマツプ又はそれより高次元のビットマツプへの変換
において、最初のものの後各次元に対して一つずつ、基本変換方程式において複
数個の論理線形置換回路オペレータ乃至は関数が必要とされる。この様に、多次
元置換ビットマツプを確立することが可能であり、三次元又は高次元のセル及び
ワード形態アドレス処理モードの豊富で且つ多様な選択が可能となる。しかしな
がら、各場合において、本発明に基づく多次元置換ビットマツプの多くの次元に
対して、メモリバンクBに対する基本マツピング方程式はアドレス処理モードと
は独立的である。即ち、メモリバンクB及びメモリバンクアドレス位置Aの観察
表面の画素位置への変換乃至は割当は、任意の特定の選択した置換ビットマツプ
に対して不変のままであり、一方選択したアドレス処理モードに従って変化する
のはセルアドレスCである。本発明のこの特徴のために、マルチプレクス動作乃
至はスイッチL’PN Q#は、Bに対する基本的マツピング方程式内に表われ
ることはない。
マルチブレラス動作用オペレータQ、は、本発明の任意の特定の置換ビットマツ
プに対するマルチプルアドレス処理セル及びワードモードを表わし、従って、特
に、セルアドレス、データ単位アドレス、及びセル関連パラメータ及び表26及
び表26Aの座標方程式内に表われる。置換器乃至はオペレータQ、の重要性は
、選択した置換ビットマツプで適用可能であり且つ許可される異なったダイナミ
ックセル及びワード形態アドレス処理モードを表わすことにおいてである。表1
0に示したスタティックモードsm又はS番号を選択することにより説明した実
施例において特定の置換ビットマツプが選択される。
好適実施例の異なった選択したスタティックよ−ドsm乃至は置換ビットマツプ
の各々に対する有効なダイナミックマルチプルセル型アドレス処理モードSMは
、更に、表29に要約されている。各スタティックモード8mは、ユーザ観察表
面の画素位置に対する座標位置と相対的に異なった固定割当乃至はメモリバンク
の置換を有する異なった置換ビットマツプ即ちPBMとして見ることが可能であ
る。容具なつたPBM乃至はsmに対して、有効な使用可能なアドレス処理モー
ドAMは表29内の肯定文字Yによって表わされる。アドレス処理モードが特定
のPBM又はsmに対して使用可能であるか否かを決定する拘束条件は、ここで
は、隣接条件として呼称する。この隣接条件に従えば、隣接するモードのみが使
用可能である。隣接性乃至は隣接モードは、アドレスビット乃至はインデックス
ビット即ちX及びY及びZの最小桁ビットが隣接していること即ち隣接ビットで
なければならないアドレス処理方程式のことを言及する。例えば、表30は、ス
タティックモード5mm0において使用可能な異なったダイナミックアドレス処
理モードSMに対してC,U。
Sアドレス乃至はインデックスビットとx、y、zインデックスビットとの間の
アドレス処理置換及び相関の表である。この表を検査すると明らかである如く・
隣接性条件は、示されたアドレス処理モードAMによって充足される。なぜなら
ば、最小桁ビット即ちX、Y又はZは、インデックスiの番号順に関して常に隣
接するビットであるからである。
PBM乃至はスタティックモードSmffJJち5M−1、PBM乃至はスタテ
ィックモードsm即ち5M−2、PBM乃至はスタティックモードsm即ち5M
−3及びPBM乃至はスタティックモードsm即ち5M−4に対して使用可能な
アドレス処理モード。
のほとんどによっての隣接性条件を満足することは、更に、表33、表36、表
39及び表42にそれぞれ示しである。これらの表の各々は、更に、ユーザx、
y、z座標系と中間ブロックセル及び単位座標系C,U、Sとの間のアドレスビ
ットの変換を示している。注意すべきことであるが、これらの表の各々において
、インデックスビット番号(明細書中においては産学として書かれている)は、
座標次元文字X、Y又はZに続いており、且つこれらの表においては、この産学
に対応している。表33、表36、表39及び表42において、i−3,・・・
、0の場合のY及びZ及びi−5,・・・、2の場合のXに対するインデックス
ビットデジットが、単に便宜上のために、次元座標文字の次に書込まれている。
LPN定義表2.3,4.9及び27において、これらのインデックスビットは
実際の産学として書かれている。
二次元においてはAであり且つ三次元においてはA、、A、である最終的物理的
メモリバンクアドレス接続は、四つの基本的ステップにおいて本発明の基本置換
ビットマツプ方程式から派生され且つ公式化される。最初のステップにおいて、
システムに対するスタティックモード及び可能なスタティックモード変換又はス
タティック変換が確立される。各スタティックモードは、スタンダードなX、Y
座標系から物理的なメモリバンク位置への画素の特定マツピングである。本実施
例においてはある範囲のスタティックモードが使用可能であり、各々は、事実上
、異なった範囲のダイナミックアドレス処理モード乃至はアドレス処理モードセ
ル形態を有する異なった物理的置換ビットマツプを構成している。画定した組の
ダイナミックアドレス処理モードセル形態は特定のスタティックモードによって
画定される置換ビワイヤ用及びスイッチLPO又はLPNの任意の組合わせを包
含することが可能であるが、その他の論理LPNを包含することはない。この最
初のステップ即ちスタティック変換の結果は、X、Y及び2の一組の修正した関
数であり、例えばX、Y、、Z。
であって%YIはYのシャツフル線形置換関数であり且つZ、は2の反転線形置
換関数である。表26Aの別の表記法においては、最初の修正した変数は、例え
ば、X、W、及びW、である。
アドレスライン接続及び方程式を画定し且つ公式化する2番目のステップにおい
ては、メモリバンク指定乃至は割当B及び二次元の場合にはAであり且つ三次元
の場合にはA、及びA、であるメモリバンクアドレス割当が、修正したスタティ
ック変換変数x、y、及びY、又はX、W、、W、の関数として確立される。こ
れらは、表26及び表26Aの開始におけるB、A、及びA、に対する基本方程
式である。これらのバンク割当変換乃至は論理バンク割当は、可能なアドレス動
作モードセル形態の範囲を確立する。バンク割当LPNは、論理LPO乃至はし
PNの任意の組み合わせである。特に、バンク割当変換関数は、全てのインデッ
クス空間変数を包含する任意の組合わせにおいて循環C1及び交換E、線形置換
を包含する。少なくとも1個の一定のインデックスを有するスイッチLPOQp
は、例えば表1の循環型置換ビットマツプなどの特定の置換ビットマツプを構成
するために包含させることが可能である。インデックス空間の次元数がN+1で
ある場合、バンク割当変換関数は、本発明に従って、論理LPOの正確にN個の
発生回数を包含せねばならない。これらのバンク割当変換は、表26及び表26
Aの基本方程式に示した如く可逆的なものでなければならない。
アドレスライン接続を形成する場合の3番目のステップは、ダイナミックセルア
ドレス変換であって、二次元インデックス空間においてアドレスセル及び単位座
標を又は修正したスタティック変換変数X。
y、、z、又はX、W、、Wよから三次元インデックス空間にオイてC,U、S
を派生する。このセルアドレス変換は、ステップ1及び2からの与えられた組の
スタティック変換方程式に対する可能なダイナミックセルアドレスモードを定義
する。各アドレスモードは、表10に関して前に説明した如く選択したアドレス
処理モードセルの次元に関係した選択パラメータによって選択される。上に説明
した隣接条件を満足するアドレスモードのみが有用なものである。この第三ステ
ップのセルアドレス変換は、表3においてhとして指定されたスイッチインデッ
クススレッシニホールドパラメータに対するアドレスモード選択変数を使用し且
つ表26及び表26Aにおけるり、L−p、p’を様々に包含して、論理スイッ
チオペレータQ、のみを包含する。セルモード変換は、可逆的なものでなければ
ならず、且つ反転変換はU、C又はU、C,Sインデックス変数のみによって表
現可能なものでなければならない。同様に、反転変換において、Q、LPO又!
;1LPNのみが表26及び表26Aにおいて記載した如くに使用することが可
能である。表26におけるセルアドレス変数U、C,Sは、表26Aにおいて別
の記号U、C,,C□で表わされている。
本システムのアーキテクチャを物理的に画定するメモリバンクアドレスライン接
続を画定する最終ステップは、二次元においてはCであり又は三次元においては
C1Sであるセルアドレス及びメをリバンク割当乃至は指定Bによってバンクア
ドレス割当A、及びA、(又、アドレス方程式においてはAY及びAZで指定さ
れる)の物理的アドレスマツピングを派生することである。表26Aの別の記号
法においては、メモリバンクアドレスライン割当A、及びA、(AY及びAZ)
は、変数B、C,,C,で公式化される。第10図に概略光した基本理論は、こ
の最終的なインデックス乃至はアドレスライン変換を可能とさせる。このことは
、又、本発明の好適実施例においても可能である。なぜならば、E、及びQ、オ
ペレータはコミュート即ち交換するからである。メモリバンクアドレス割当A、
及びA、がメモリバンク割当B及びセルアドレスC1S又はC7゜C3で公式化
されると、等価的なプール方程式がメモリバンクセルアドレスライン及びライン
接続の実施化のために派生することが可能である。このことは、A1に対する最
終的な方程式、即ちA、及びA、におけるLPOオペレータをそれらのプール論
理均等物で置換えることによって達成される。A。
及びA、に対するこれらのアドレスラインは第11図に示しである。組合わせ数
学的関係におけるA。
及びA、に対する基本方程式は表26及び表26Aに要約しである。実際のセル
アドレスライン回路及び接続を決定するための対応する等価的なプール方程式A
Y及びAzは、表289表311表331表35、表371表39に与えられて
いる。AY及びAZに続くインデックスビットijは、変数ビット番号L[3:
0]であり、且つ「プル」番号jは0又は1の何れかである。
二次元及び三次元のフレームバッファメモリアドレス及びデータ空間に関して実
施例について説明したが、本発明はn座標、インデックス変数乃至はアドレス変
数によって画定されるn次元空間へ適用することが可能である。各場合に、n次
元乃至はn座標スタンダードユーザ/観察者空間と、n次元抽象的データ単位及
びセルアドレス空間と、最終的なn次元メモリバンク及びバンクアドレス座標空
間との間の線形置換変換に対して基本方程式を一般化させることが可能である。
最良形態の実施例を得るための対応するアドレス処理回路用のメモリバンクアド
レス接続は、凝縮したプール方程式形態で記載したアドレス処理方程式と共に表
28に記載しである。これらのアドレスライン方程式は、表311表331表3
51表37゜表39において異なったスタティックモードに対し更に詳細に説明
しである。外部アドレス方程式がアドレスラインを計算し且つ派生する。これら
は、線形置換オペレータの組合わせ数学関係で表現された表26及び表26Aの
基本方程式及びセットアツプ方程式を、プール論理方程式によって表現される論
理回路へ変換する。アドレス処理方程式及び外部アドレス方程式の記号表記法は
以下の如くである。
大文字H及びPは、実際には、本明細書においては小文字り及びpとして表わし
た対数値である。しかしながら、それらは表31、表33、表35、表37、表
39においては、大文字で書かれている。
なぜならば、プールアドレス方程式は全て大文字で書くことが習わしであるから
である。HLT及びPLTという表現は、「6未満」及び「2未満」のことを示
している。注意すべきことであるが、神学として本明細書において表われる神学
は参照符号と同一のライン上で表内に示しである。従って、AYは、A、を示し
ている。外部アドレス方程式において、プラス記号「+」は、論理「OR」操作
を示しており、ブランク空間は論理rANDJ操作を示しており、ダッシュ記号
「′」は論理補元即ちrN OTJ操作を示しており、且つ記号△は排他的即ち
「X0RJ操作を示している。これらの外部アドレス方程式は、表26及び表2
6Aの基本方程式を論理回路へ変換させる。
AGENI5及び関連するアドレス回路20、フレームバッファメモリバンク1
2及びDGEN22を示した本発明に基づくラスタグラフィックスシステムの一
般化したブロック図及び流れ図は第11図及び第12図に示しである。このブロ
ック図は、本発明によって組込まれた新規な要素を有するラスタグラフィックス
装置用のフレームバッファアドレス及びデータコントローラの基本的形態を示し
ている。
第11図に示した如<、AGENI 5は、ユーザX。
Y、Z座標系におけるグラフィックスデータアドレス情報を中間セル、データ単
位、ブロックセクション座標系c、U、Sへ変換するためにブロック図内に基本
線形置換回路を有している。このために、回路ブロックは、表26に要約しであ
る関数関係におけるそれぞれのワイヤ線形置換回路S、及びR,及び重要なセル
アドレス置換ハイブリッドLPNQ、を組込んでいる。
第11図の例において、ユーザx、y、z座標系からメモリバンク及びバンクア
ドレス座標系B。
A、、A、への完全な線形置換変換はAGENI5内においては完成されない。
本発明のこの実施例は、AGENI5に対する外部アドレス処理モードとして呼
称される。アドレス処理置換変換は関連するアドレス回路20において完成され
、それは、例えば、表312表331表351表371表39の外部アドレス回
路を組込んでいる。関連するアドレス回路20は、中間C,U、S座標系から物
理的メモリバンク及びメモリバンクアドレス座標空間B、A、。
A、への変換を完成するための線形置換回路を有している。線形置換変換の完了
は、第11図に示した如く関連するアドレス回路200機能ブロック内で実施さ
れる表26の方程式において説明した如く論理、ワイヤ及びハイブリッドLPN
E、、S、。
R,、Q、によって達成される。その結果帯られるメモリバンクアドレスは、表
281表311表33゜表352表371表39内に要約したアドレス処理方程
式及びメモリバンクアドレスラインアドレス接続によって要約されている。
次いで、メモリバンクアドレス位置から検索されたデータは、第12図に示した
DGEN22において特定したグラフィックス操作のために処理される。
第12図のパート2及び第15図に示される如きDGEN22の部品及び要素の
詳細な説明は、第15図及び第12図におけるDGEN22の説明を参照して以
後に提供する。現在の目的のためには、第12図のブロック図は、メモリバンク
12から検索されたデータの異常な置換した順番のために、グラフィックスデー
タ発生用部品内で実施されることを必要とする新規な要素を示している。実施さ
れるべきグラフィックス動作、例えば、ビットブロック転送、多角形充填、ベク
トル作図などに従って、データは、ある場合には、B、A、、A、座標系のPB
M空間からSBMスタンダード座標系へ再び順番替えされねばならない。これを
達成するために、事前及び事後線形置換回路が、例えば、線形置換を実施するた
めの以後第15図のPRENET及びPO3TNETとして呼称する第12図の
EXNET要素110及び120と関連して設けられている。一方、メモリ内に
書込まれるべきベクトルグラフィックスデータは、宛て先データなどとマツチン
グし且つマスキングするために、ユーザx、y、z座標系から中間PBM座標空
間C,U、Sへ変換されねばならない。
Bit Blot及び多角形充填動作期間中においても、マスクがソース(発生
源)又はデエスティネーション(宛て先)データとマツチングされねばならない
。合体乃至はマスクされるべきデータをマツチングし且つマスキングするための
線形置換回路は、それら全てを後に更に詳細に説明するが、第12図におけるD
GEN22のLPN関数ブロック要素において記載しである。DGEN22にお
けるグラフィックスデータに関する操作を実施するだめのこれら全てのパラメー
タは表26内に要約してあり且つ定義されている。付加的な線形置換オペレータ
を、例えば、フレームバッファにおける選択した置換ビットマツプ従ってフレー
ムバッファから検索したデータのPBM組織に従って第12図におけるTRAN
SLATE部品即ちDGEN22の要素内に組込むことが可能である。
AGENI5は、作図用乃至はアップデートセルアドレス発生器と、リフレッシ
ュセルアドレス発生器と、ブロックアドレス発生器と、アドレスレジスタと、ア
ドレスマルチプレクサとを有している。セル境界が横断される毎に、セルアドレ
ス及びブロックアドレスに対する値がアップデートされる。セルアドレス発生は
、完全に、現在のx、y、z値に依存し、一方ブロックアドレス発生は、メモリ
ブロックのどの側部が横断されたかを表わす情報及びアドレスレジスタ内に包含
されている現在のアドレス値及びビットマツプ画定値に依存する。新たなセルが
画定されるラスク化プロセスにおける各点において、そのセルに対してメモリの
読取り及び書込みをすることが必要とされるメモリアドレスが、アドレスマルチ
プレクサを介して現在のセルアドレス及びブロックアドレスから組み立てられ、
且つADBUS 18によってメモリコントローラへ転送される。
AGEN15アップデートセル発生器の更に詳細が第13図に示しである。セル
アドレス発生のために、ベクトル及び文字用の現在の絶対的水平作図位置のX、
Y座標系における入力アドレスデータが現在のX及びY作図用位置レジスタCU
RX及びCURY内に受取られる。現在のX及びY位置レジスタは、XEDGE
及びYEDGEレジスタ180及び182へのデータ入力を供給する。本発明の
新規な要素に従って、C,Y及びA、、A、メモリバンク座標系における最終的
なセルアドレスデータは、第14図の機能ブロックにおいて記載した如<LPN
オペレータを実施する線形置換回路によって置換される。表26の基本を画定す
る方程式から選択されるLPN操作は、選択したアドレス処理モードに従ってア
ップデートされたセルアドレスを確立する。
AGENリフレッシニセル発生器のその他の詳細は第14図のブロック図に示し
である。リフレッシニワードモードを使用するリフレッシュセルアドレス発生の
ために、リフレッシュX及びY座標アドレスデータRY及びRXは、表26の基
本線形置換方程式から派生される第14図の選択したLPNに従って置換される
。リフレッシュセル発生器の出力は、C1S及びA、、A、座標系におけるリフ
レッシュセルアドレスである。リフレッシニアドレス動作は、直列ストリームへ
の変換のために、ディスプレイビットマツプメモリデータの読取りをDGENへ
与え、それは、次いで、ディスプレイ装置に対するビーム強度を制御するために
使用される。
第15図及び第12図に示したDGEN乃至はデータ発生器部品22は、システ
ムアーキテクチャのデータ経路マニュピレーション部品である。DGEN22は
、マルチプルセルアドレスモードが可変ブレーンビットマツプ及び拘束ベクトル
発生を可能とするのに必要とされる空間データ置換を実施する。
DGENの目的は、(1)ハイエンドのグラフィックスシステムに共通なデータ
の極めて高い帯域を取扱うこと、(2)エリア画像(多角形充填、窓及び文字)
を発生すること、(3)「ストロークグラフィックス」性能でのベクトル(ライ
ン)タイプの画像を発生すること、(4)画像リフレッシュ用の第一レベルのビ
デオ帯域発生を実施することである。
比較に基づくと、DGENは、本技術分野における当業者にとって公知な特徴を
組込んでおり且つ前に開発された部品の速度よりも5倍乃至10倍の速度での画
像発生のデータ処理局面を実施するために本発明の新規な置換ビットマツプアー
キテクチャの利点を有するrBit−BNtチップ」と考えることが可能である
。
第15図の基本的な機能ブロック図及び第12図のブロック図は、DGEN22
の主要な機能部品を示している。DGENはマルチプレクス動作される32ビツ
トデータ経路に基づいて実効的に64ビツト経路を与えている。このことは、性
能を劣化することなしにより良好な実施上の経済性を与えている。
DGEN22は、三つの主要な部分から構成されるものと考えることが可能であ
り、即ち(1)第15図の中央における主要データ経路、(2)第15図の右側
におけるビデオセクション、(3)第15図の左側におけるベクトル発生セクシ
ョンである。
メモリ内容を修正するための基本的なシーケンスは、操作前置換正規化回路PR
ENETIIOを介してDBUS24からデータを取込んで適宜スタンダードビ
ットマップS8Mユーザ組織を回復し次いでそのデータをソース及びデエスティ
ネーションデータラッチ5RCO112,5RCI 114゜DST 115内
に格納することから構成されている。次いで、このデータは、配列ロデータ即ち
ALROT 116によって再び順序付けがなされ、且つPLOG及びLOGC
OM回路118において論理的に合体され新たな結果としてワードを形成し、そ
れはPO5TNETI 20において操作後の置換がなされて、正規化されたデ
ータを異常なPBM組織へ帰還させ次いでメモリ内に再び書込ませる。第16図
及び第11図バート2の対応する部品は同一の参照番号で示しである。
第11図のバート2においてEXNET回路110および120としても示され
るPRENETllo及びPOSTNET120回路は、現存するBlt−B1
1tチツプと比較してDGENの主要な区別される局面であり、間接的に本発明
のアーキテクチャに対する基礎を形成している。これらの操作前及び操作後の回
転(ローテーション)乃至は置換(パーミュテーション)に対する必要性は、高
性能ベクトル作図に対する基礎であるマルチプルセル型アドレス処理モードによ
る二次元画素セルへのアクセスを可能とするためにメモリ内にデータを格納する
対応の結果である。アライメントローテーション(整合回転)即ちALROT1
16は、ラスクグラフィックスにおける当業者にとって公知の如く、ソースワー
ドとデエスティネーションワードとを合体する前に、B1t−B11tソースワ
ードにおけるビットの位置をデエスティネーションワード境界に対して調節する
ために使用される。LOGCOM回路118及び関連するPLOG回路は、ソー
スマルチプレクサ即ちSRCMUX122 (ベクトルビットを包含)からのソ
ースワードをどの様な態様でDSTレジスタ115からの既存のメモリゾエステ
イネ−ジョンワードと結合させるかを画定するためのプログラム可能手段を提供
している。設けられた16個の論理操作は、輪ゴム用操作及び画像透明度をシミ
ュレートするためにソースとデエスティネーションとの「OR」動作のためにソ
ースワードをデエスティネーションと排他的OR(EXOR)動作するための能
力を包含している。主要データ経路におけるBI TMUXI 24は、EDG
EMAST155及びマスクマルチプレクサMASKMUX125からの出力に
よって定義される如く修正なしで、デニスティネーションメモリワードにおける
ビットの選択がそのままに維持されることを可能とする。例えば、Bit−BI
7を操作において、デエスティネーション画像窓の左及び右へのビットは、修正
されることなく維持されねばならない。−例として、交換線形置換E、は、例え
ば第16図及び第17図の交換しPNを組込んだPRENET及びPOSTNE
T回路を使用して、第15図のDGEN22内において実施されている。PRE
NETI 10に対するDGENデータ人力24の場合、入力ワードは、バンク
番号指定乃至は割当Bであり、且つPRENET回路の出力は正規化したグラフ
ィックスデータ単位U座標におけるクワッド乃至はクワッド画素である。
従って、セルアドレスパラメータE、(C,S)は、PRENET置換回路に対
するPRENETC制御である。PRENET回路110の出力は、動作スタテ
ィックモード乃至は置換ビットマツプに従ってTRANSLATE152におけ
る可能な別のワイヤ置換回路変換を介してDGENレジスタへ移行する。従って
、便宜上、PRENET置換回路110に対する制御は、単に、置換ビットマツ
プを有するDGEN22の動作用のセルアドレス関数E、(C。
S)とすることが可能である。スタンダードビットマツプを有するDGEN22
の動作の場合、PRENETC制御はゼロである。従って、クワ・ソド画素単位
座標Uは、基本方程式からのメモリバンク指定B及びセルアドレスCの関数とし
て派生される。
U−E、(B、E、(C,5))
PRENETC−E、(C,5)
POSTNET出力置換回路120はPRENET回路110の反転である。P
O8TNET LPN回路は、基本理論の交換反転を実施し、即ち、B−E、(
U、E、(C,5))
PO3TNETC−E、(C,S)
従って、マルチプレクサ124の出力からのPO8TNET置換回路120への
入力は、クワッド画素正規化単位次元座標Uにおけるものであり、且つその出力
はフレームバッフ7メモリ置換ビツトマツプへ帰還するための置換したメモリバ
ンク割当座標Bにおけるものである。PO8TNETC制御は、同様に、置換ビ
ットマツプに対するセルアドレス関数E、(C,S)とすることが可能であり、
それからメモリバンク座標BがC及びUの関数として派生される。POSTNE
TC制御信号は、フレームバッファ置換ビットマツプを有するDGEN22の動
作に対するE、(C,S)とすることが可能であるが、その制御信号はスタンダ
ードビットマツプに対してゼロである。線形置換関数に対応してこれらの信号を
派生するための回路構成を第12図に示しである。
例えば、シャツフル線形置換回路S、は、TRANSLATE部品内に組込むこ
とが可能であり、スタティックモード乃至は置換ビットマツプにおける変化を吸
収することが可能である。シャツフルLPNオペレータS、は、アドレス乃至は
インデックスビット位置を変化させるスタティック変換を導入する。シャツフル
オペレータS、の特徴は、それがB。
A乃至はB、A、、A、座標系におけるメモリバンクアドレス位置に対してユー
ザ/観察者X、Y乃至はx、y、z座標系における画素位置の割当を変化させる
ということである。この置換ビットマツプにおける変化は、ここにおいては、ス
タティック変換と呼称され且つスタティックモードsmを変化させる。
シャツフルLPN S、は、スタティックモード乃至は置換ビットマツプを変化
するためのみに有用であり、且つPBMが確立されると、特定の置換ビットマツ
プに対する基本方程式において使用することはできない。一方、論理線形置換回
路オペレータE、及びC,だけ又はそれら両者の組合わせ又はワイヤLPN R
,との組合わせは、画素位置の特定の割当を画定する上で有用であり、アドレス
乃至はインデックスビットを変化することなしに置換を実施する。物理的メモリ
バンクアドレス位置に対する画素位置の割当は、オペレータE、、C,,R,に
よる操作にもかかわらず、同一のまま残存する。
インデックス乃至はアドレスビットを変化させる場合に有用であり、従ってユー
ザ/観察者X、Y座標系における画素位置とメモリバンクアドレス位置との関係
を変化させる上で有用な別のワイヤLPNはバタフライLPN Bpである。従
って、本発明によれば、異なったスタティックモードsmに対しての置換ビット
マツプを変化させるためにシャツフルオペレータS、の代わりにバタフライオペ
レータB、を使用することが可能である。簡単に説明すると、バタフライ線形置
換操作(LPO)B、は、特定した任意のインデックスビット番号にとそのアド
レス乃至はインデックスの最小桁ビット(L S B)との交換を行なうことを
包含する。例えば、Bp (k ;as )−B、(2;A3. a2+al+
ao)
尚、k−2及びi−3,・・・、0
L−4(インデックスビットの係数乃至は番号)
i−インデックスビット番号−L−1,す・。
0の場合には、
Bp (2;ax、a2+ as + ao)−A31Ao 、A+ 、A2で
ある。
この例において、特定した乃至は選択した交換インデックスビットかに−2であ
り、従ってアドレス乃至はインデックスビットA2はアドレスの最小桁ビット即
ちA。と交換される。バタフライLPOは以下の如く自己反転性である。
B、(k、)B、(k、A)−A
従って、シャツフルLPOS、及びバタフライLPOB、は、置換ビットマツプ
の構成乃至は組織従ってスタティックモードsmを変化させるのに有用なインデ
ックスビット位置を実際に交換乃至は変化させる線形置換回路の具体例を提供し
ている。
この様なLPOは、PBMを変化させるためにアドレス回路内に組込むことが可
能であると共に、変更させた即ち新たに構成したPBMから検索したデータを正
規化するためにDGEN22のTRANSLATE152部品内に組込むことが
可能である。このTRANSLATE部品は、更に、例えば反転しPN R,の
ようなフレームバッファメモリから検索したデータを正規化するのに必要なその
他のワイヤLPNを有することも可能である。
Bit−B(ltチップのビデオ発生セクションは二つの理由のために設けられ
ている。即ち、(1)DGENの高速バスインターフェースを使用して画像メモ
リからのデータをバッファすること、及び(2)画像メモリ内のPBMリフレッ
シュデータのビット順序付けの異常性を隠匿すること、である。
ビデオデータのFIFOバッファ動作128は、システムタイミングを簡単化し
且つメモリ帯域幅のよ技術である。DGEN内にビデオFIFO乃至はVFIF
O128を設けることにより、DRAMはビデオRAM即ちVRAMのように見
える。DGEN内に40MHzビデオシフトレジスタ130を設けることにより
、最終的なシステム帯域幅を発生するために廉価なスタンダードのECLシフタ
を使用することが可能である。一方、DGENは、基板上に設けたビデオシフト
レジスタを有する何れがの市販されているLUT/DAC(カラールックアップ
テーブル/デジタル・アナログ変換器)部品へ直接的に接続させることが可能で
ある。
第15図におけるDGEN22の左側におけるベクトル発生サクションは、高速
回路から構成されており、該回路は、データ操作(DOP) 、画素値(PFL
D)、及びDOPBUS上のブレークシーケンス(BFLD)制御信号入力に基
づいて、ベクトルソース値ラッチ乃至はレジスタVVL140及びベクトルマス
クラッチ乃至はレジスタVML142をロードする。このセクションは、6ビツ
トX値及び4ビツトY値カウンタを有しており、該カウンタは、連続する値のビ
ットが書込まれるレジスタにおける位置を画定する。X及びYカウンタは、現在
の作図方向及びブレーク信号の値の関数として各ビットに対してインクリメント
及びデクリメントされる。この回路は、ラスクグラフィックス分野において公知
の如く、ブレゼーマン(Bresenham)のベクトル作図アルゴリズムの変
形例の何れかの内側ループのデータ処理部分を実行すべく構成されている。DG
ENは、更に、プレゼーマン以外のライン発生器と共に使用することも可能であ
る。
VMRl 44は64ビツトのベクトルマスク組立てレジスタである。ベクトル
マスクビットは、vMLレジスタ142内にロードされる前に、最初にこのレジ
スタ内に格納される。VVR145は64ビツトのベクトル値組立てレジスタで
ある。ベクトル画素は、メモリ修正のためにVVLへ転送される前に、最初にV
VRに組立てられる。DSMR146は、32ビツトのDGENスタティックモ
ードレジスタである。それは、ビデオ制御147のためにスタティックモード制
御情報を格納する。DIR156は、ビットブロック転送操作の方向を制御する
。
DBSV148は32ビツトのブロック転送垂直転送制御レジスタである。それ
は、命令制御150を介してのブロック転送操作全体に対してのデータ転送及び
翻訳を制御するためにDGENによって必要とされる情報を包含している。それ
は、デエスティネーションビットマップデータと合体する前に、ソースレジスタ
値が回転される量を画定する。XLTCハ、TRANSLATE部品152によ
ルメモリからのソースデータの翻訳を制御する。
DVSH154は、32ビツトベクトル及びブロック転送水平制御レジスタであ
る。それは、左側端部即ちLEDGE及び右側端部即ちREDGHの両方におい
てEDGEMASK155によるブロック転送操作、デエスティネーションビッ
トマップの置換制御、及びベクトル作図位置情報に対してのエツジ(端部)マス
ク動作を制御するためにDGENによって必要とされる情報を包含している。W
EM信号は、書込みイネーブルマスク出力をイネーブルさせる。それは、メモリ
内においてデエスティネーションヮードの一部のみを修正することを可能とする
。
GLOG即ちグローバル論理操作制御レジスタは、選択した操作に対してSRC
及びVVLレジスタの合体動作を制御する。
置換ビットマツプを交換するためのDGEN22のPRENETIIO及びPO
5TNETI20を実現するための線形置換回路即ちLPN回路を第16図及び
第17図に示しである。第16図は、説明したタイプの交換置換ビットマツプ即
ちPBMとグラフィックス画像データ操作用の交換LPNとの結合を示している
。第16図を参照すると、各矩形要素190は、第17図に示した如く二つのデ
ータ入力と出力とを具備する論理交換線形置換回路E、を有している。それぞれ
の交換LPN190は、結合されて、交換LPN全体は、8個のデータ人力D[
0,・・・、7〕を置換したデータ出力DLPN [0゜・・・、7]へ置換さ
せている。
循環型置換ビットマツプの場合、PRENETllo及びPOSTNETI 2
0は、循環型LPNC,によフて実現することが可能である。循環型オペレータ
C2は、データロデータ乃至はバレルシフタによりデータ空間内のDGENにお
ける加算ビットによってインデックス空間内において実現される。
C,は、DGEN22内のデータ整合ロデータ即ちALROT116が置換正規
化を実行するためにも使用されるシステムを構成するために使用することも可能
である。このことはDGENのゲートの複雑性を減少させるが、必要とされる独
特のアドレスラインの数は、アドレスバンクの数と比例し、そのことは、バンク
アドレスラインはAGEN外部で計算されねばならないことを意味する。対称的
に、交換LPOE、に基づく部品の場合、必要とされる独特のアドレスラインの
数は、メモリバンクの数Mのi1og2に比例し、従って、アドレスラインはA
GEN内部で計算され且つ全体的なメモリアドレスワードの一部として転送され
る。このことは、外部回路の複雑性を著しく減少させる。
第15図のDGEN部品22は、更に、例えば、反転LPN R,及び/又はシ
ャツフルLPNS、などの付加的なワイヤLPNなどの特定の置換ビットマツプ
即ちPBMに対して必要とされる場合がある付加的なLPNを組込むために回路
要素TRANSLATE152を組込んでいる。一方、PRENETIIO及び
PO3TNET120は、例えば表11乃至表25において要約した二重交換シ
ャツフル及び反転PBMを実現するために直接的に付加的な論理又はワイヤLP
Nを組込むことが可能である。
線形置換理論の基本的な概念は、データの程度でのLPO変換が、二つの基本的
に異なっているが正確に等価な対応で、即ち(1)データ空間及び(2)インデ
ックス乃至はアドレス空間において観察(即ち実現)することが可能であるとい
うことである。
データ空間において、データは物理的に一つの位置から別の位置へ移動される。
インデックス空間(即ち座標空間)において、そのデータは同一の空間内に物理
的に残存するが、異なった順番でアクセス(読取り又は書込み)される。LPO
を使用する方程式は、何れを使用して実現することも可能である。
本発明のアーキテクチャの場合、全てのAGEN及びアドレス回路動作は、イン
デックス空間動作を使用してメモリブロック内における画素データを置換し、A
GENは物理的にデータに触れることはない。
対称的に、DGEN操作のほとんどは、ビットを一つの場所から別の場所へ物理
的に移動させることによりデータ空間における同一の方程式を実行する。
これら全ての動作に対しての不変量は、メモリ内の画素の位置であり、それは同
一の置換ビットマツプをアクセスする全てのアドレスモードに対して同一でなけ
ればならない。メモリに対するAGENセルアドレスは、各メモリバンクが異な
った位置からの画素データに貢献することを可能とすることにより、メモリに対
するAGENセルアドレスはデータ順序変換を画定するために使用される。この
ことは、アドレスモードの実現を可能とする。変換方程式において、メモリから
のデータは、一般的に、ディスプレイリフレッシュ又はブロック転送動作のため
に直接的に使用可能ではない対応で置換される。DGEN PRENET回路は
、データ空間において同一の方程式を実行し、データの正規化がリフレッシュ及
びブロック転送操作のだめの順番をスクリーンすることを可能とする。DGEN
PO3TNET回路は、メモリバンク内のデータの適切な物理的配置のために
必要とぎれるPBM順番へ再置換させる。
データ空間座標系におけるグラフィックス操作は、インデックス空間における操
作に関してのLPN回路により置換された置換対象の数における指数的増加を表
わしている。従って、それは、本発明によれば・アドレス回路を使用してアドレ
ス乃至はインデックス空間においてほとんどの操作又は可及的に多くの操作を実
行することが有利である。アドレス回路へ変位させることができないこれらのL
PN[’Fは、データ空間内のデータに関してデータ発生器回路において実行さ
れる。
例えば、第6A図及び第17図は、実行される機能において等価であるが、より
簡単な回路の第6A図は、インデックス乃至はアドレス空間において操作し且つ
より複雑な回路である第17図はデータ空間において動作する。置換対象の数に
おいて、インデックス空間及びデータ空間は、互いに、この対数乃至は指数関係
を有している。別の例として、循環型オペレータC,は、インデックス空間にお
いて加算器によって実行され且つデータ空間においてデータロデータ乃至はバレ
ルシフタによって実行される。
従って、本発明は、以下の点において、従来のラスタグラフィックス装置と異な
っている。第一に、本発明は、従来のラスタグラフィックス装置が二つのマツピ
ング空間の間で動作していたのと比較して、本発明は、少なくとも三つのマツピ
ング空間x、y。
ZとB・A、・A、とC・U、Sとを導入し且つ必要とすることである。第二に
、本発明は、少なくとも三つの新規なマツピング空間の間において少なくとも二
つのマツピング関係を導入し且つ必要とすることである。これらのマツピング関
係の一つは、本発明のシステムの不変量特性を表わすものであり、一方他方のマ
ツピング関係は本発明のシステムの変化量乃至は選択特性を表わすものである。
このことは、不変量マツピング関係のみで動作する従来のラスタグラフィックス
システムと比較される。第三に、本発明に基づくこれらの新規なマツピング関係
は、置換された即ち置換ビットマツプを導入する線形置換変換(411near
permutationtransformation)を構成す゛ることで
ある。マツピング関係の一つによれば、不変画素位置/バンクアドレスマツピン
グは、可逆的自己対称的プール論理ゲートを具備する論理線形置換操作を実行す
る論理線形置換回路によって達成される。一方、第二の変化量即ち選択画素位置
/セルアドレスマツピングは、対構成の論理マルチブレクス動作即ちスイッチン
グ線形置換回路Q、を使用して達成され、選択したアドレス処理モードセル形態
に従ってグラフィックス画像データの単位に対するセルアドレスを変化させる。
本発明のマルチセル型アドレス動作置換ビットマツプフレームバッファアーキテ
クチャの別の実施例を第18図及び表40を参照して説明する。この例は、メモ
リバンクアドレス空間B、A及びセル及び単位アドレス空間C,Uにおいて三つ
の画素次元X。
Y、Z及び二つのブロック次元を具備する本発明に基づくフレームバッファラス
タグラフィックス装置に関するものである。このシステムは、同様に、16個の
メモリバンクBに基づいており、従ってメモリバンク数の2を底とする対数であ
るLは変数X。
Y、Z、B、A、C,Uのインデックスビットの数を表わしておりそれは4であ
る。このシステムを構成する基本的な方程式は以下の如くである。
B−E、(X、W)
−W
W−Qp (Re (Z)、sm’ 、S、(sm。
Rp (Y))
U−Q、(W、h、X)−E、(B、C)C−Q、(X、h、W)−E、(B、
U)X−Q、(C,h、U)−E、(B、A)W−Q、(U、h、C)−E、(
B、X)B−E、(U、C)
A−Q、(E、(B、C)、h、C)
スタティックモードパラメータ乃至は数は、smで表わされており、一方sm’
はL−smに等しい。
メモリバンク指定乃至は割当B乃びセルアドレスCでのバンクアドレス割当Aに
対する最終的なアドレスマツピング方程式は最終的な方程式で与えられる。
この組合わせ数学的関係表記法におけるアドレスマツピング方程式は、表40に
おいてプール論理方程式表記法へ変換される。この表は、第18図におけるAG
EN15とフレームバッファ置換ビットマツプメモリ12との間のアドレスライ
ンCAに対してのアドレス回路ライン及び接続を与える。第18図及びそれに付
属する説明において、バンクアドレス割当Aは、セルアドレスラインとしての指
定を示す文字C,Aによって示されている。アドレスライン指定CAは、表40
からAに対しての基本方程式から派生される。この例においては、基本グラフィ
ックス画像データ単位Uはクワッド画素即ち4個の水平ビットからなるクワッド
であり、そのブロック寸法は64X16ビツトであり且つインデックス寸法はL
−4である。従って、これら変数の各々は四つのインデックスビットi−[3:
0コによって表現される。線形置換数学的関係表記法におけるA及びプール方程
式表記法におけるCAに対するアドレス方程式の導出は、第18図におけるAG
EN15のアドレスデータマツピング流れ要素において模式的に表わされている
。種々のレジスタの中で、XCURは現在X変数値のオリジンであり、DDHは
hパラメータ(第18図及び表40においてHで表わされている)のソースであ
り、SMはスタティックモードパラメータ番号sm(表40及び第18図におい
てSMで表わされている)のソースであり、ZCURは現在の変数2ビツト値の
ソースであり、且つYCURは現在の変数Yインデックスビットのソースである
。
データ発生器回路部品DGEN22の動作は、前に説明したものと同様であるが
、第18図のDGEN22は二つの次元B、A又はC,Uのブロック組織からの
データの流れに関して操作することが異なっている。
一例として、交換線形置換E、は、例えば第16図及び第17図の交換LPNを
組込んだPRENETllo及びPOSTNET120を使用して、第18図の
DGEN22において実現されている。PRENETIIOへのDGENデータ
人力24の場合、入力ワードは置換されたバンク番号指定乃至は割当Bであり、
且つPRENET回路の出力は正規化したグラフィックスデータ単位次元U座標
におけるクワッド乃至はクワッド画素である。従って、セルアドレスパラメータ
乃至はインデックスC1;i、PRENET置換回路に対する置換制御CONと
するユとが可能である。PRENET回路110の出力は、動作中のスタティッ
クモード及び置換ビットマツプ画定関数に従って可能な別のワイヤ置換回路変換
ヲ介してDGENレジスタ112.114へ移行する。従って、PRENET置
換回路110に対するPCON制御は、フレームバッファメモリ置換ビットマツ
プを具備するDGEN22の動作に対するセルアドレスCとすることが可能であ
る。フレームバッファメモリスタンダードビットマ・ノブを具備するDGEN2
2の操作の場合、PCON制御はゼロである。クワッド画素単位座標Uは、従っ
て、基本方程式からメモリバンク指定B及びセルアドレスCの関数として派生さ
れる。
U−E、(B、C) PCON−C
POSTNET出力置換回路120はPRENET回路110の反転である。P
O3TNET LPN回路は、基本理論の交換反転を実施し、即ち、B−E、(
U、C) PCON−C
従って、マルチプレクサ124の出力からのPO8TNET置換回路120への
入力は、クワッド画素正規化単位次元座標Uにおいてであり、その出力はフレー
ムバッファメモリ置換ビットマツプへの帰還のための置換したメモリバンク割当
座標Bにおいてである。POSTNET制御インデックスPCONは、同様に、
それからメモリバンク座標BがC及びUの関数として派生される置換用のセルア
ドレスCとすることが可能である。PCON置換制御信号はフレームバッファ置
換ビットマツプを具備するDGEN22の操作のためのセルアドレスCとするこ
とが可能であり、その制御信号はスタンダードビットマツプに対してゼロである
。
ベクトル操作の場合、置換制御インデックスPCON [3: 0]は、DGE
Nレジスタ内の状態情報を使用して派生される。その他の全ての操作(リフレッ
シユを包含する)の場合、PCONパラメータは、AGENにおける状態情報か
ら派生され且つDOPBUS命令の一部としてDGENへ転送される。
PCONを派生するための手法は、両方の場合において基本理論方程式から同一
である。
U−E、(B、C)及びB−E、(U、C)PBM用のPCONを派生するため
の方程式は以下の如くである。
C0N−C
CAO
−Qp (x、h、YZ)
ベクトル操作の場合における置換制御インデックス信号PCONを形成するため
に使用されるDGENレジスタは以下の如くである。
XDST [5: 2]がXインデックスを供給する。
YDST [3: 0]がYインデックスを供給する。
ZDSTがD S M −1即ち5m−1操作に対しZビットを供給する。
DDH[2: OFがhパラメータを供給する。
DGENは連続する32ビットワード即ち「プル(puj!fl)Jに関して操
作し完全な64ビツトセルを実現する。従って、PRENET及びPO8TNE
Tは連続する32ビツトプルに関して操作し、且つシーケンス規則が該プルの順
番付けが置換翻訳と一貫して処理する。これらの規則は以下の如くである。
1、メモリ制御は、置換制御値PCONとは独立的に、常に数学的に増加する順
番でプルの読取り又は書込みを行なう。
2、DGENは、以下の如(にしてPCONによって画定される順番でレジスタ
の下部又は上部32ビツトのロードを行なう。
a、PCONがOである場合、最初のプル即ち下部32ビツトは保存され(即ち
それから読取られ)且つ2番目のプルはレジスタの上部32ビツトに関し操作す
る。
b、PCONが1であると、最初のプル即ち上部32ビツトが保存され(即ちそ
れから読取られ)且つ2番目のプルがレジスタの下部32ビツトに関し操作する
。これらの規則は、PCONビットのXOR特性に基づいている。
第18図及び表40の例において、8個の物理的メモリバンク(16個の論理的
メモリバンク)に対するAに対するアドレスラインに対しての指定即ち指定CA
は、二つのインデックスビットji1例えばCAjiによって行なわれる。最初
のインデックス番号jは「プル」番号0又は1であり、一方2番目のビット番号
iは変数ビット番号i[3:0]であり、その変数の4個の構成ビットのうちの
何れかを特定する。このことは、変数AY及びAZに続いて二つのインデックス
ビットijが続く場合、例えばAYij及びAZijであり、その場合最初のイ
ンデックスビット番号iは変数ビット番号i [3:0]であり2番目のビット
番号jは「プル」番号0又は1である場合の第11図及び表28、表31、表3
3、表35、表37、表33のアドレスライン指定A、及びA、又はAY及びA
Zと混同してはならない。
本発明を特定の実施例について説明したが、それは、以下の請求範囲内における
全ての変形例、修正例及び均等例をカバーすることを意図するものである。
FIG、4A
FIG、4B
* p (X 、Y) ” X ÷Y (MOD 4) FORL :4FIG
、6A
Ep(X、Y)i = XiΔYHfor L=4FIG、7
Fl’G、8
5p(T、 :) = (i÷T)modL=i’FIG、9A
FIG、9B
FIG、9C
YS = Sp(sm、Rp(Y)) for sm= 1FIG、 9D ”
4
FIG、10
FIG、l0A
2−−一−−−−−−−−−一−−−−一−−一−−一一−=ワフレ、シュ 亡
ル アドレス発生
RY、 RAZORAZ I RC
FIG、14
D7 D6 05 D4 D3 D2 DI D。
FIG、16
FIG、17
−−−−−−−−−−−−−−−−−−−= m補正書の翻訳文提出書(特許法
第184条の8)平成元年9月13日
特許庁長官 吉 1)文 毅 殿
1、国際出願番号 PCT/US 8810 O8053、特許出願人
名称 フェアチャイルド セミコンダクタ コーポレーション5、補正書の提出
年月日 1989年1月23日6、添付書類の@録
請求の範囲
!、ララスディスプレイ乃至は観察表面の画素位置と相関するフレームバッファ
メモリアドレスにおいてグラフィックス画像データを格納するためのビットマツ
プを具備するフレームバッファメモリを持ったラスタグラフィックス装置用のフ
レームバッフ7アドレス回路において、少なくとも二つの異なったアドレス処理
モードセル形態において前記フレームバッファアドレス回路によりアドレスする
ことの可能なフレームバッファメモリ内において線形置換ビットマツプを形成す
るために前記グラフィックス画像データフレームバッファメモリアドレスの変換
及び線形置換を行なうための線形置換回路(LPN)手段を有しており、前記ア
ドレス処理モードセル形態の少なくとも一方が二次元セルに対応しているフレー
ムバッファアドレス回路。
2、請求の範囲第1項において、前記アドレス処理モードセル形態が、水平方向
に方位した二次元セルと、垂直方向に方位した二次元セルと、水平ワードモード
セルとを有することを特徴とするフレームバッファアドレス回路。
3、 フレームバッファメモリのグラフィックス画像データ内容を有するラスタ
ディスプレイ表面のリフレッシュ及びディスプレイのため及びベクトル作図及び
ラスタ操作を有するフレームバッファをアップデートするためのフレームバッフ
ァメモリを持ったラスタグラフィックス装置用のデータ発生器回路において、ラ
スタ操作及びリフレッシユのために前記フレームバッフ7メモリからアクセスし
たグラフィックス画像データを正規化するために前記フレームバッファメモリか
らアクセスしたグラフィックス画像データの変換及び線形置換のための第−論理
線形置換回路と、前記フレームバッファメモリへ帰還させるために前記データ発
生器回路内のラスタ操作に従って処理された正規化グラフィックス画像データの
変換及び線形置換のための第二論理線形置換回路手段とを有することを特徴とす
るデータ発生器回路。
4、請求の範囲第3項において、前記データ発生器回路の前記第−及び第二論理
線形置換回路手段が交換線形置換回路E、を有することを特徴とするフレームバ
ッファアドレス回路。
5、 メモリバンクアドレス位置Aを具備する複数個の別々にアドレス可能なメ
モリバンクAを有するフレームバッフ7メモリを持ったラスタグラフィックス装
置用のフレームバッファアドレス回路において、前記アドレス回路がメモリアク
セスサイクルにおけるフレームバッファメモリの各メモリバンクをアドレスし、
前1己フレームバツフアメモリがラスクディスプレイ乃至は観察表面の画素位置
と相関するメモリバンクアドレス位置においてグラフィックス画像データを格納
するためのビットマツプを存しており、前記フレームバッフアアドレろ回路は前
記ラスタディスプレイ表面上の画素位置に対応してユーザX、Y座標系において
組織されるグラフィックス画像データアドレスを受取るだめの入力端を持ってお
り、前記フレームバッファアドレス回路が、前記フレームバッファのメモリバン
クアドレス位fA及び指定されたメモリバンクBのB、A座標系におけるアドレ
スに対してユーザX、Y座標系におけるグラフィックス画像データアドレスの変
換及び線形置換を行なうための線形置換回路(LPN)手段を有しており、前記
!j、 A座標系が前記ユーザX、 Y座標系の線形置換を有しており、前記B
、A座標系が少なくとも二つの異なったアドレス処理モードセル形態における前
記フレームバッフ7アドレス回路によりアドレス可能な線形置換ビットマツプを
有しており、前記アドレス処理モードセル形態の少なくとも一つが前記ユーザX
、Y座標系における二次元セルに対応しているフレームバッフ7アドレス回路。
6、請求の範囲第5項において、前記B、A座標系における前記指定したメモリ
バンクBがB−fl (X、f2 (Y))
の形態の関数関係を持ったX、Y座標系におけるX及びYの両方の関数であって
、関数f、及びf2はLPNであり且つ関数f、及びf、の少なくとも一方が前
記論理LPNを有しているフレームバッファアドレス回路。
7、請求の範囲第6項において、Bは、X及びYの関数であって、
B−E、(X、R,(Y))
であり、E、は交換LPNであり且つR,は反転LPNであるフレームバッフ7
アドレス回路。
8、請求の範囲第5項において、前記フレームバッファアドレス回路は前記ラス
クディスプレイ乃至は観察表面の同一の画素数のブロックに対応する同数のメモ
リバンクアドレス位置からなる複数個のブロックへ前記フレームバッファメモリ
の線形置換ビットマツプを組織化するために構成され且つ配列されており、前記
アドレス回路は、更に、前記ブロックを各セルにおいて同数のメモリバンクアド
レス位置を有する同数のセルからなる複数個の異なった組へ組織化しており、そ
の一つの組のセルは各アドレス処理モードセル形態に対応しており、各組のセル
は前記ラスクディスプレイ乃至は観察表面上の同数の画素からなるオーバーラツ
プしないセルに対応しており、各メモリバンクから位置単位のグラフィックス画
像データの如く前記フレームバッファメモリバンクアドレス位置から同数の単位
のグラフィックス画像データを有しているフレームバッファアドレス回路。
9、複数個のビットブレーンに組織化されたメモリバンクアドレス位置A、、A
、を具備する複数個の別々にアドレス可能なメモリバンクBを有するフレームバ
ッフ7メモリを持ったラスタグラフィックス装置用のフレームバッファアドレス
回路において、前記アドレス回路はメモリアクセスサイクルにおいて前記フレー
ムバッファメモリの各メモリバンクをアクセスし、前記フレームバッファメモリ
はラスタディスプレイ表面の画素位置と相関されたメモリバンクアドレス位置に
おいてグラフィックス画像データを格納するためのビットマツプを有しており、
前記フレームバッファメモリの各ブレーンは各ブレーン内の前記ラスクディスプ
レイ乃至は観察表面の画素当り1ビツトを格納するためのメモリバンクアドレス
位置を有しており、前記フレームバッファアドレス回路は前記ラスクディスプレ
イ乃至は観察表面上の画素位置に対応してX座標方向における水平行及びY座標
方向における垂直列のユーザX、Y。
Z座標系において組織化されたグラフィックス画像データアドレスを受取るため
の入力回路を有しており、前記ユーザx、y、z座標系は、更に、前記フレーム
バッファメモリのブレーンに対応するビット深さ次元2を有しており、前記フレ
ームバッファアドレス回路が、前記フレームバッファの指定したメモリバンクB
及びメモリバンクアドレス位fA、。
A、のB、A、、A、におけるアドレスに対し前記ユーザx、y、z座標系にお
けるグラフィックス画像データアドレスの変換及び線形置換を行なうだめの論理
線形置換回路(LPN)手段を有しており、前記B、A、、A、座標系が前記ユ
ーザx、y、z座標系の線形置換を有しており、前記B、A、。
A8座標系が少なくとも二つの異なったアドレス処理モードセル形態で前記フレ
ームバッフ7アドレス回路によりアドレス可能な線形置換ビットマツプを有して
おり、前記アドレス処理モードセル形態の少なくとも一つが前記ユーザx、、y
、z座標系における三次元セルに対応しているフレームバッファアドレス回路。
10、請求の範囲第9項において、前記B、A、。
A8座標系における前記指定したメモリバンクBがB= f 、(X、f2 (
Y、Z))の形態の関数関係を持ったx、y、z座標系においてx、y、zの関
数であり、尚f、及びf2は論理線形置換回路を有°する関数であるフレームバ
ッファアドレス回路。
11、 請求の範囲N10項において、BがB−E、(X、E、、R,(Y、Z
))のx、y、zの関数であり、尚E、は交換LPNであり且つR2は反転LP
Nであるフレームバッファアドレス回路。
12、請求の範囲第11項において、Bは、B−E、(X、E、(Y、、Z、’
I )のx、y、zの関数であり、尚Z、−R,(Z)であり且つY、−5t
(sm、R,(Y)) であり、尚S、はシャツフルワイヤLPNであり、R,
は反転ワイヤLPNであり、且つsmはアドレス処理スタティックモードである
フレームバッファアドレス回路。
13、請求の範囲第9項において、前記フレームバッファアドレス回路は、前記
フレームバッファメモリの線形置換ビットマツプを前記ラスタディスプレイ乃至
は観察表面の同数の画素のブロックに対応する同数のメモリバンクアドレス位置
からなる複数個のブロックへ組織化すべく構成され且つ配列されており、前記ア
ドレス回路は、更に、前記ブロックを各セルにおいて同数のメモリバンクアドレ
ス位置を具備する同数のセルからなる複数個の異なった組に組織化し、−組のセ
ルが各アドレス処理モードセル形態に対応しており、各組のセルが前記ラスタデ
ィスプレイ乃至は観察表面上の同数のビクセルからなるオーバーラツプしないセ
ルに対応しており、各セルが各メモリバンクからの位置単位のグラフィックス画
像データの如く前記フレームバッファメモリバンクアドレス位置から同数の単位
のグラフィックス画像データを有するフレームバッファアドレス回路。
14、請求の範囲第13項において、前記線形置換回路手段が前記x、y、z座
標系の三次元ブロックセクションに対応する同一のビット寸法及び形態の三次元
ブロックセクションSの抽象的C,U、S座標系・におけるアドレスに対して前
記ユーザX、Y。
Z座標系における前記グラフィックス画像データアドレスの変換及び線形置換を
行なうための第一線形置換関数回路、前記ラスタディスプレイ乃至は観察表面上
の同数の画素のアドレス処理モードセル及び対応するオーバーラツプしないセル
に対応するブロックセクションのセル再分化C1及びグラフィックス画像データ
単位Uを有しており、各セルは同数の前記単位を有しており、前記C,U、S座
標系は第一線形置換ビットマツプを有しており、前記第一線形置換関数回路は、
C,U、S−f (X、Y、Z)
の形態の関数関係を有しており、尚fは対構成の論理スイッチ線形置換回路Q、
を有しており、且つ前記線形置換回路手段が、更に、前記フレームバッファメモ
リのメモリバンクアドレス位t A y及び指定したメモリバンクBのB、A、
、A、座標系におけるメモリバンクアドレスに対して前記抽象的C,U。
S座標系における前記グラフィックス画像データアドレスの変換及び線形置換を
行なうための第二線形置換関数回路を有しており、前記B、A、、A、座標系が
前記抽象的C,U、S座標系の線形置換を有しており且つ前記第二変換及び線形
置換の関数関係が、
B、A、、A、−g (C,U、S)
の形態であり、尚gは対構成の論理スイッチ線形置換回路Q、及び論理交換LP
N E、を有しているフレームバッファアドレス回路。
15、フレームバッファメモリ内の内容でラスタディスプレイ表面のリフレッシ
ュを行ない且つベクトル作図及びラスタ操作でフレームバッファメモリバンクア
ドレス位置をアップデートさせるためにフレームバッファメモリバンクアドレス
位置におけるグラフィックス画像データをアクセスするだめのラスタグラフィッ
クス装置のアドレス発生器回路及びフレームバッファメモリに動作的に結合され
たデータ発生器回路において、ラスタ操作期間中ソースデータ及びデエスティネ
ーションデータの共通座標系を確立するために該デ、−夕の順番を正規化するた
め前記フレームバッフ7メモリの座標系におけるフレームバッファメモリバンク
アドレス位置から検索したグラフィックス画像ソースデータの変換及び線形置換
を行なうための事前置換論理線形置換回路手段と、置換した座標系において前記
フレームバッファメモリへ処理したグラフィックス画像データを帰還させるため
に置換した座標系ヘラスタ操作により処理されたグラフィックス画像データの変
換及び線形置換を行なうための事後置換論理線形置換回路とを有しており、前記
データ発生器回路の前記事前置換及び事後置換線形置換回路手段が交換線形置換
回路E、及び反転ワイヤ線形置換回路R,を有しているデータ発生器回路。
国際調査報告
Claims (15)
- 1.ラスタディスプレイ乃至は観察表面の画素位置と相関するフレームバッファ メモリアドレスにおいてグラフィックス画像データを格納するためのビットマッ プを具備するフレームバッファメモリを持ったラスタグラフィックス装置用のフ レームバッファアドレス回路において、少なくとも二つの異なったアドレス処理 モードセル乃至はセル形態において前記フレームバッファアドレス回路によりア ドレスすることの可能なフレームバッファメモリ内において線形置換ビットマッ プを形成するために前記グラフィックス面像デ−タフレームバッファメモリアド レスの変換及び線形置換を行なうための論理線形置換回路(LPN)手段を有し ており、前記アドレス処理モードセル形態の少なくとも一方が二次元セルに対応 しているフレームバッファアドレス回路。
- 2.請求の範囲第1項において、前記アドレス処理モードセル形態が、水平方向 に方位した二次元セルと、垂直方向に方位した二次元セルと、水平ワードモード セルとを有することを特徴とするフレームバッファアドレス回路。
- 3.フレームバッファメモリのグラフィックス画像データ内容を有するラスタデ ィスプレイ乃至は観察表面のリフレッシュ及びディスプレイのため及びペクトル 作図及びラスタ操作を有するフレームバッファをアップデートするためのフレー ムバッファメモリを持ったラスタグラフィックス装置用のデータ発生器回路にお いて、ラスタ操作及びリフレッシュのために前記フレームバッファからアクセス したグラフィックス画像データを正規化するために前記フレームバッファメモリ からアクセスしたグラフィックス画像データの変換及び線形置換のための第一論 理線形置換回路と、前記フレームバッファメモリへ帰還させるために前記データ 発生器回路内のラスタ操作に従って処理された正規化グラフィックス画像データ の変換及び線形置換のための第二論理線形置換回路手段とを有することを特徴と するデータ発生器回路。
- 4.請求の範囲第3項において、前記データ発生器回路の前記第一及び第二論理 線形置換回路手段が交換線形置換回路Epを有することを特徴とするフレームバ ッファアドレス回路。
- 5.メモリバンクアドレス位置Aを具備する複数個の別々にアドレス可能なメモ リバンクAを有するフレームバッファメモリを持ったラスタグラフィックス装置 用のフレームバッファアドレス回路において、前記アドレス回路がメモリアクセ スサイクルにおけるフレームバッファメモリの各メモリバンクをアドレスし、前 記フレームバッファメモリがラスタディスプレイ乃至は観察表面の画素位置と相 関するメモリバンクアドレス位置においてグラフィックス画像データを格納する ためのビットマップを有しており、前記フレームバッファアドレス回路は前記ラ スタディスプレイ乃至は観察表面上の画素位置に対応してユーザX,Y座標系に おいて組織されるグラフィックス画像データアドレスを受取るべく動作的に配列 されており、前記フレームバッファアドレス回路が、前記フレームバッファのメ モリバンクアドレス位置A及び指定されたメモリバンクBのB,A座標系におけ るアドレスに対してユーザX,Y座標系におけるグラフィックス画像データアド レスの変換及び線形置換を行なうための論理線形置換回路(LPN)手段を有し ており、前記B,A座標系が前記ユーザX,Y座標系の線形置換を有しており、 前記B,A座標系が少なくとも二つの異なったアドレス処理モードセル乃至はセ ル形態における前記フレームバッファアドレス回路によりアドレス可能な線形置 換ビットマップ乃至は置換したビットマップを有しており、前記アドレス処理モ ードセル形態の少なくとも一つが前記ユーザX,Y座標系における二次元セルに 対応しているフレームバッファアドレス回路。
- 6.請求の範囲第5項において、前記B,A座標系における前記指定したメモリ バンクBがB=f1(X,f2(Y)) の形態の関数関係を持ったX,Y座標系におけるX及びYの両方の関数であって 、関数f1及びf2の少なくとも一方が前記論理LPNを有しているフレームバ ッファアドレス回路。
- 7.請求の範囲第6項において、Bは、X及びYの関数であって、 B=Ep(X,Rp(Y)) であり、Epは交換LPNであり且つRpは反転LPNであるフレームバッファ アドレス回路。
- 8.請求の範囲第5項において、前記フレームバッファアドレス回路は前記ラス タディスプレイ乃至は観察表面の同一の画素数のブロックに対応する同数のメモ リバンクアドレス位置からなる複数個のブロックへ前記フレームバッファメモリ の置換したビットマップを組織化するために構成され且つ配列されており、前記 アドレス回路は、更に、前記ブロックを各セルにおいて同数のメモリバンクアド レス位置を有する同数のセルからなる複数個の異なった組へ組織化しており、そ の一つの組のセルは各アドレス処理モードセル形態に対応しており、各組のセル は前記ラスタディスプレイ乃至は観察表面上の同数の画素からなるオーバーラッ プしないセルに対応しており、各メモリバンクから位置単位のグラフィックス画 像データの如く前記フレームバッファメモリバンクアドレス位置から同数の単位 のグラフィックス画像データを有しているフレームバッファアドレス回路。
- 9.複数個のビットプレーンに組織化されたメモリバンクアドレス位置Ay,A zを具備する複数個の別々にアドレス可能なメモリバンクBを有するフレームバ ッファメモリを持ったラスタグラフィックス装置用のフレームバッファアドレス 回路において、前記アドレス回路はメモリアクセスサイクルにおいて前記フレー ムバッファメモリの各メモリバンクをアクセスし、前記フレームバッファメモリ はラスタディスプレイ乃至は観察表面の画素位置と相関されたメモリバンクアド レス位置においてグラフィックス画像データを格納するためのビットマップを有 しており、前記フレームバッファメモリの各ブレーンは各ブレーン内の前記ラス タディスプレイ乃至は観察表面の画素当り1ビットを格納するためのメモリバン クアドレス位置を有しており、前記フレームバッファアドレス回路は前記ラスタ ディスプレイ乃至は観察表面上の画素位置に対応してX座標方向における水平行 及びY座標方向における垂直列のユーザX,Y,Z座標系において組織化された グラフィックス画像データアドレスを受取るべく動作的に配列されており、前記 ユーザX,Y,Z座標系は、更に、前記フレームバッファメモリのブレーンに対 応するビット深さ次元Zを有しており、前記フレームバッファアドレス回路が、 前記フレームバッファの指定したメモリバンクB及びメモリバンクアドレス位置 Ay,AzのB,Ay,Azにおけるアドレスに対し前記ユーザX,Y,Z座標 系におけるグラフィックス画像データアドレスの変換及び線形置換を行なうため の論理線形置換回路(LPN)手段を有しており、前記B,Ay,Az座標系が 前記ユーザX,Y,Z座標系の線形置換を有しており、前記B,Ay,Az座標 系が少なくとも二つの異なったアドレス処理モードセル形態で前記フレームバッ ファアドレス回路によりアドレス可能な線形置換ビットマップ乃至は置換したビ ットマップを有しており、前記アドレス処理モードセル形態の少なくとも一つが 前記ユーザX,Y,Z座標系における三次元セルに対応しているフレームバッフ ァアドレス回路。
- 10.請求の範囲第9項において、前記B,Ay,Az座標系における前記指定 したメモリバンクBがB=f1(X,f2(Y,Z)) の形態の関数関係を持ったX,Y,Z座標系においてX,Y,Zの関数であり、 尚f1及びf2は論理線形置換回路を有する関数であるフレームバッファアドレ ス回路。
- 11.請求の範囲第10項において、BがB=Ep,(X,Ep,Rp(Y,Z ))のX,Y,Zの関数であり、尚Epは交換LPNであり且つRpは反転LP Nであるフレームバッファアドレス回路。
- 12.請求の範囲第11項において、Bは、B=Ep,(X,Ep(Y■,Zr ))のX,Y,Zの関数であり、尚Zr=Rp(Z)であり且つY■=Sp(s m,Rp(Y))であり、尚SpはシャッフルワイヤLPNであり、Rpは反転 ワイヤLPNであり、且つsmはアドレス処理スタティックモードであるフレー ムバッファアドレス回路。
- 13.請求の範囲第9項において、前記フレームバッファアドレス回路は、前記 フレームバッファメモリの前記置換したビットマップを前記ラスタディスプレイ 乃至は観察表面の同数の画素のブロックに対応する同数のメモリバンクアドレス 位置からなる複数個のブロックへ組織化すべく構成され且つ配列されており、前 記アドレス回路は、更に、前記ブロックを各々ルにおいて同数のメモリバンクア ドレス位置を具備する同数のセルからなる複数個の異なった組に組織化し、一組 のセルが各アドレス処理モードセル形態に対応しており、各組のセルが前記ラス タディスプレイ乃至は観察表面上の同数のピクセルからなるオーバーラッブしな いセルに対応しており、各セルが各メモリバンクからの位置単位のグラフィック ス画像データの如く前記フレームバッファメモリバンクアドレス位置から同数の 単位のグラフィックス画像データを有するフレームバッファアドレス回路。
- 14.請求の範囲第13項において、前記線形置換回路手段が前記X,Y,Z座 標系の三次元ブロックセクションに対応する同一のビット寸法及び形態の三次元 ブロックセクションSの抽象的C,U,S座標系におけるアドレスに対して前記 ユーザX,Y,Z座標系における前記グラフィックス画像データアドレスの変換 及び線形置換を行なうための第一線形置換関数回路、前記ラスタディスプレイ乃 至は観察表面上の同数の画素のアドレス処理モードセル及び対応するオーバーラ ップしないセルに対応するブロックセクションのセル再分化C、及びグラフィッ クス画像データ単位Uを有しており、各セルは同数の前記単位を有しており、前 記C,U,S座標系は第一線形置換ビットマップ乃至は第一置換ビットマップを 有しており、前記第一線形置換関数回路は、C,U,=f(X,Y,Z) の形態の関数関係を有しており、尚fは対構成の論理線形置換回路Qpを有して おり、且つ前記線形置換回路手段が、更に、前記フレームバッファメモリのメモ リバンクアドレス位置Ay及び指定したメモリバンクBのB,Ay,Az座標系 におけるメモリバンクアドレスに対して前記抽象的C,U,S座標系における前 記グラフィックス画像データアドレスの変換及び線形置換を行なうための第二線 形置換関数回路を有しており、前記B,Ay,Az座標系が前記抽象的C,U, S座標系の線形置換を有しており且つ前記第二変換及び線形置換の関数関係が、 B,Ay,Az=g(C,U,S) の形態であり、尚gは対構成の論理線形置換回路Qp及び論理交換LPNEpを 有しているフレームバッファアドレス回路。
- 15.フレームバッファメモリ内の内容でラスタディスプレイ乃至は観察表面の リフレッシュを行ない且つペクト試作図及びラスタ操作でフレームバッファメモ リバンクアドレス位置をアップデートさせるためにフレームバッファメモリバン クアドレス位置におけるグラフィックス画像データをアクセスするためのう久タ グラフィックス装置のアドレス発生器回路及びフレームバッファメモリに動作的 に結合されたデータ発生器回路において、ラスタ操作期間中ソースデータ及びデ エスティネーションデータの共通座標系を確立するために該データの順番を正規 化するため前記フレームバッファメモリの座標系におけるフレームバッファメモ リバンクアドレス位置から検索したグラフィックス画像ソースデータの変換及び 線形置換を行なうための事前置換即ちPRENET論理線形置換回路手段と、置 換した即ち歪曲した座標系において前記フレームバッファメモリヘ処理したグラ フィックス画像データを帰還させるために置換した即ち歪曲した座標系へラスタ 操作により処理されたグラフィックス画像データの変換及び線形置換を行なうた めの事後置換即ちPOSTNET論理線形置換回路とを有しており、前記データ 発生器回路の前記事前置換及び事後置換線形置換回路手段が交換線形互換回路E p及び反転ワイヤ線形置換回路Rpを有しているデータ発生器回路。 表1▲数式、化学式、表等があります▼表2▲数式、化学式、表等があります▼ 表3 1/2▲数式、化学式、表等があります▼表3 2/2▲数式、化学式、 表等があります▼表4▲数式、化学式、表等があります▼表5▲数式、化学式、 表等があります▼表6▲数式、化学式、表等があります▼表7▲数式、化学式、 表等があります▼表8▲数式、化学式、表等があります▼表8A▲数式、化学式 、表等があります▼表9▲数式、化学式、表等があります▼表10▲数式、化学 式、表等があります▼表11▲数式、化学式、表等があります▼表12▲数式、 化学式、表等があります▼表13▲数式、化学式、表等があります▼表14▲数 式、化学式、表等があります▼表15▲数式、化学式、表等があります▼表16 ▲数式、化学式、表等があります▼表17▲数式、化学式、表等があります▼表 18▲数式、化学式、表等があります▼表19▲数式、化学式、表等があります ▼表20 1枚目▲数式、化学式、表等があります▼表20 2枚目▲数式、化 学式、表等があります▼表21 1枚目▲数式、化学式、表等があります▼表2 1 2枚目▲数式、化学式、表等があります▼表22 1枚目▲数式、化学式、 表等があります▼表22 2枚目▲数式、化学式、表等があります▼表23 1 枚目▲数式、化学式、表等があります▼表23 2枚目▲数式、化学式、表等が あります▼表24 1枚目▲数式、化学式、表等があります▼表24 2枚目▲ 数式、化学式、表等があります▼表25 1/2▲数式、化学式、表等がありま す▼表25 2/2▲数式、化学式、表等があります▼表26▲数式、化学式、 表等があります▼表26A▲数式、化学式、表等があります▼表27▲数式、化 学式、表等があります▼表28▲数式、化学式、表等があります▼表29▲数式 、化学式、表等があります▼表30▲数式、化学式、表等があります▼表31▲ 数式、化学式、表等があります▼表32▲数式、化学式、表等があります▼表3 3▲数式、化学式、表等があります▼表34▲数式、化学式、表等があります▼ 表35▲数式、化学式、表等があります▼表36▲数式、化学式、表等がありま す▼表37▲数式、化学式、表等があります▼表38▲数式、化学式、表等があ ります▼表39▲数式、化学式、表等があります▼表40▲数式、化学式、表等 があります▼発明の詳細な説明
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Publications (1)
Publication Number | Publication Date |
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Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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---|---|
US (1) | US4882683B1 (ja) |
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JP (1) | JPH03500459A (ja) |
DE (1) | DE3887135T2 (ja) |
WO (1) | WO1988007235A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012114767A (ja) * | 2010-11-26 | 2012-06-14 | Dainippon Printing Co Ltd | 2次元カラーグラデーション表示装置 |
Families Citing this family (74)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4967392A (en) * | 1988-07-27 | 1990-10-30 | Alliant Computer Systems Corporation | Drawing processor for computer graphic system using a plurality of parallel processors which each handle a group of display screen scanlines |
EP0360530A3 (en) * | 1988-09-20 | 1992-12-09 | International Business Machines Corporation | Programmable multi-format display controller |
US5159690A (en) * | 1988-09-30 | 1992-10-27 | Massachusetts Institute Of Technology | Multidimensional cellular data array processing system which separately permutes stored data elements and applies transformation rules to permuted elements |
US5274364A (en) * | 1989-01-09 | 1993-12-28 | Industrial Technology Research Institute | Window clipping method and device |
US5101475A (en) * | 1989-04-17 | 1992-03-31 | The Research Foundation Of State University Of New York | Method and apparatus for generating arbitrary projections of three-dimensional voxel-based data |
US5269001A (en) * | 1989-07-28 | 1993-12-07 | Texas Instruments Incorporated | Video graphics display memory swizzle logic circuit and method |
US5233690A (en) * | 1989-07-28 | 1993-08-03 | Texas Instruments Incorporated | Video graphics display memory swizzle logic and expansion circuit and method |
DE69029065T2 (de) * | 1989-07-28 | 1997-03-06 | Texas Instruments Inc | Logische Schaltung und Verfahren zum Wiederordnen für einen graphischen Videoanzeigespeicher |
US5151997A (en) * | 1989-08-10 | 1992-09-29 | Apple Computer, Inc. | Computer with adaptable video circuitry |
US5450553A (en) * | 1990-06-15 | 1995-09-12 | Kabushiki Kaisha Toshiba | Digital signal processor including address generation by execute/stop instruction designated |
JP3038868B2 (ja) * | 1990-10-08 | 2000-05-08 | ソニー株式会社 | 画像データのブロック転送装置 |
JP2824342B2 (ja) * | 1991-03-29 | 1998-11-11 | 富士通株式会社 | イメージ高速描画装置 |
US5291188A (en) * | 1991-06-17 | 1994-03-01 | Sun Microsystems, Inc. | Method and apparatus for allocating off-screen display memory |
US5600773A (en) * | 1991-07-23 | 1997-02-04 | International Business Machines Corporation | Logical partitioning of gamma ramp frame buffer for overlay or animation |
US5613053A (en) | 1992-01-21 | 1997-03-18 | Compaq Computer Corporation | Video graphics controller with automatic starting for line draws |
AU3590593A (en) * | 1992-01-21 | 1993-08-03 | Compaq Computer Corporation | Video graphics controller with improved calculation capabilities |
US5621866A (en) * | 1992-07-24 | 1997-04-15 | Fujitsu Limited | Image processing apparatus having improved frame buffer with Z buffer and SAM port |
EP0582875B1 (en) * | 1992-07-27 | 2001-10-31 | Matsushita Electric Industrial Co., Ltd. | Apparatus for parallel image generation |
US5371841A (en) * | 1992-07-31 | 1994-12-06 | Eastman Kodak Company | Progressive bit plane reconstruction method |
US5570463A (en) * | 1993-01-06 | 1996-10-29 | Compaq Computer Corporation | Bresenham/DDA line draw circuitry |
US5544283A (en) * | 1993-07-26 | 1996-08-06 | The Research Foundation Of State University Of New York | Method and apparatus for real-time volume rendering from an arbitrary viewing direction |
GB9316214D0 (en) * | 1993-08-05 | 1993-09-22 | Philips Electronics Uk Ltd | Image processing |
WO1995013604A1 (en) * | 1993-11-09 | 1995-05-18 | Honeywell Inc. | Reconfigurable graphics memory architecture for display apparatus |
US5522021A (en) * | 1994-03-08 | 1996-05-28 | Industrial Technology Research Institute | Word boundary parameter evaluation for bit block transfer operation in a computer graphics system |
US5734874A (en) * | 1994-04-29 | 1998-03-31 | Sun Microsystems, Inc. | Central processing unit with integrated graphics functions |
US5553228A (en) * | 1994-09-19 | 1996-09-03 | International Business Machines Corporation | Accelerated interface between processors and hardware adapters |
US5751979A (en) * | 1995-05-31 | 1998-05-12 | Unisys Corporation | Video hardware for protected, multiprocessing systems |
US5727173A (en) * | 1995-12-05 | 1998-03-10 | National Semiconductor Corporation | Toggle bus circuit |
SE504758C2 (sv) * | 1995-12-21 | 1997-04-21 | Siemens Elema Ab | Apparatpanel |
JPH09212412A (ja) * | 1996-02-06 | 1997-08-15 | Sony Computer Entertainment:Kk | メモリアクセス方法及びデータ処理装置 |
US5587972A (en) * | 1996-03-04 | 1996-12-24 | The United States Of America As Represented By The Secretary Of The Navy | Control circuit using delay lines to generate clock and control signals during a clock cycle of the system clock |
US5761727A (en) * | 1996-04-02 | 1998-06-02 | United Microelectronics Corporation | Control apparatus for a memory architecture using dedicated and shared memory segments |
US5758128A (en) * | 1996-06-27 | 1998-05-26 | Cirrus Logic, Inc. | Object referenced memory mapping |
US5896882A (en) * | 1996-06-27 | 1999-04-27 | Northrop Grumman Corporation | Pressure control valve |
KR100488422B1 (ko) * | 1996-09-24 | 2005-09-02 | 주식회사 팬택앤큐리텔 | 그레이스케일모양정보부호화/복호화장치및그방법 |
US5973734A (en) | 1997-07-09 | 1999-10-26 | Flashpoint Technology, Inc. | Method and apparatus for correcting aspect ratio in a camera graphical user interface |
US6473123B1 (en) * | 1997-08-21 | 2002-10-29 | Flash Point Technology, Inc. | Method and system for organizing DMA transfers to support image rotation |
US6303986B1 (en) | 1998-07-29 | 2001-10-16 | Silicon Light Machines | Method of and apparatus for sealing an hermetic lid to a semiconductor die |
US6317141B1 (en) | 1998-12-31 | 2001-11-13 | Flashpoint Technology, Inc. | Method and apparatus for editing heterogeneous media objects in a digital imaging device |
US7133041B2 (en) * | 2000-02-25 | 2006-11-07 | The Research Foundation Of State University Of New York | Apparatus and method for volume processing and rendering |
US6784889B1 (en) * | 2000-12-13 | 2004-08-31 | Micron Technology, Inc. | Memory system and method for improved utilization of read and write bandwidth of a graphics processing system |
US6931006B1 (en) * | 2000-12-22 | 2005-08-16 | Applied Micro Circuits Corporation | System and method for selectively broadcasting a multidimensional digital frame structure |
US6707591B2 (en) | 2001-04-10 | 2004-03-16 | Silicon Light Machines | Angled illumination for a single order light modulator based projection system |
US6747781B2 (en) | 2001-06-25 | 2004-06-08 | Silicon Light Machines, Inc. | Method, apparatus, and diffuser for reducing laser speckle |
US6782205B2 (en) | 2001-06-25 | 2004-08-24 | Silicon Light Machines | Method and apparatus for dynamic equalization in wavelength division multiplexing |
US6829092B2 (en) | 2001-08-15 | 2004-12-07 | Silicon Light Machines, Inc. | Blazed grating light valve |
US6800238B1 (en) | 2002-01-15 | 2004-10-05 | Silicon Light Machines, Inc. | Method for domain patterning in low coercive field ferroelectrics |
US6680738B1 (en) | 2002-02-22 | 2004-01-20 | Neomagic Corp. | Single-block virtual frame buffer translated to multiple physical blocks for multi-block display refresh generator |
US6767751B2 (en) | 2002-05-28 | 2004-07-27 | Silicon Light Machines, Inc. | Integrated driver process flow |
US6728023B1 (en) | 2002-05-28 | 2004-04-27 | Silicon Light Machines | Optical device arrays with optimized image resolution |
US6822797B1 (en) | 2002-05-31 | 2004-11-23 | Silicon Light Machines, Inc. | Light modulator structure for producing high-contrast operation using zero-order light |
US6829258B1 (en) | 2002-06-26 | 2004-12-07 | Silicon Light Machines, Inc. | Rapidly tunable external cavity laser |
US6714337B1 (en) | 2002-06-28 | 2004-03-30 | Silicon Light Machines | Method and device for modulating a light beam and having an improved gamma response |
US6813059B2 (en) | 2002-06-28 | 2004-11-02 | Silicon Light Machines, Inc. | Reduced formation of asperities in contact micro-structures |
US6801354B1 (en) | 2002-08-20 | 2004-10-05 | Silicon Light Machines, Inc. | 2-D diffraction grating for substantially eliminating polarization dependent losses |
US6712480B1 (en) | 2002-09-27 | 2004-03-30 | Silicon Light Machines | Controlled curvature of stressed micro-structures |
US6806997B1 (en) | 2003-02-28 | 2004-10-19 | Silicon Light Machines, Inc. | Patterned diffractive light modulator ribbon for PDL reduction |
US6829077B1 (en) | 2003-02-28 | 2004-12-07 | Silicon Light Machines, Inc. | Diffractive light modulator with dynamically rotatable diffraction plane |
JP4068081B2 (ja) * | 2004-05-26 | 2008-03-26 | 株式会社日立ハイテクノロジーズ | 荷電粒子線描画装置 |
CN101010691A (zh) * | 2004-06-14 | 2007-08-01 | 北卡罗莱纳大学格林斯伯勒分校 | 用于数字内容安全的***和方法 |
US7768538B2 (en) * | 2005-05-09 | 2010-08-03 | Hewlett-Packard Development Company, L.P. | Hybrid data planes |
US9224145B1 (en) | 2006-08-30 | 2015-12-29 | Qurio Holdings, Inc. | Venue based digital rights using capture device with digital watermarking capability |
US8310495B2 (en) * | 2006-09-19 | 2012-11-13 | Samsung Electronics Co., Ltd. | Method and apparatus for driving display data |
US20090147007A1 (en) * | 2007-12-11 | 2009-06-11 | Efim Gukovsky | Processor-assisted 2d graphics rendering logic |
US8878861B2 (en) * | 2011-03-01 | 2014-11-04 | Sony Corporation | Conversion between z-scanning indices, raster-scanning indices and 2-D coordinates using simple bit-operations in HEVC |
US8510531B1 (en) * | 2012-09-20 | 2013-08-13 | Google Inc. | Fast, dynamic cache packing |
US9323654B2 (en) | 2013-07-17 | 2016-04-26 | Infineon Technologies Ag | Memory access using address bit permutation |
US9142053B2 (en) * | 2013-11-15 | 2015-09-22 | Ncomputing, Inc. | Systems and methods for compositing a display image from display planes using enhanced bit-level block transfer hardware |
US9449585B2 (en) | 2013-11-15 | 2016-09-20 | Ncomputing, Inc. | Systems and methods for compositing a display image from display planes using enhanced blending hardware |
CN104932842B (zh) * | 2015-06-18 | 2018-03-02 | 武汉新芯集成电路制造有限公司 | 一种将三维存储器的三维比特数据转换成二维比特图的方法 |
US10685459B2 (en) | 2018-06-01 | 2020-06-16 | Adobe Inc. | Generating enhanced digital images by selectively transforming raster images to vector drawing segments |
US10607374B2 (en) * | 2018-06-01 | 2020-03-31 | Adobe Inc. | Generating enhanced digital images by selectively transforming raster images to vector drawing segments |
US10884829B1 (en) * | 2020-05-05 | 2021-01-05 | Innovium, Inc. | Shared buffer memory architecture |
US11522817B1 (en) | 2021-01-04 | 2022-12-06 | Innovium, Inc. | Spatial dispersion buffer |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3812467A (en) * | 1972-09-25 | 1974-05-21 | Goodyear Aerospace Corp | Permutation network |
US3996559A (en) * | 1974-11-07 | 1976-12-07 | International Business Machines Corporation | Method and apparatus for accessing horizontal sequences, vertical sequences and regularly spaced rectangular subarrays from an array stored in a modified word organized random access memory system |
US3988728A (en) * | 1975-10-20 | 1976-10-26 | Yokogawa Electric Works, Ltd. | Graphic display device |
JPS5297632A (en) * | 1976-02-12 | 1977-08-16 | Hitachi Ltd | Display unit |
US4246578A (en) * | 1978-02-08 | 1981-01-20 | Matsushita Electric Industrial Co., Ltd. | Pattern generation display system |
US4245321A (en) * | 1979-02-16 | 1981-01-13 | The United States Of America As Represented By The Secretary Of The Navy | Rotating raster generator |
GB2048624B (en) * | 1979-05-02 | 1982-12-15 | Ibm | Graphics display apparatus |
US4240075A (en) * | 1979-06-08 | 1980-12-16 | International Business Machines Corporation | Text processing and display system with means for rearranging the spatial format of a selectable section of displayed data |
US4342990A (en) * | 1979-08-03 | 1982-08-03 | Harris Data Communications, Inc. | Video display terminal having improved character shifting circuitry |
GB2059728B (en) * | 1979-09-27 | 1983-03-30 | Ibm | Digital data display system |
SE423758B (sv) * | 1980-09-29 | 1982-05-24 | Asea Ab | Styrenhet for ett presentationsorgan |
JPS58159184A (ja) * | 1982-03-17 | 1983-09-21 | Nec Corp | 画像回転装置 |
US4555763A (en) * | 1982-07-01 | 1985-11-26 | Decision Data Computer Corp. | Method and apparatus for storage and accessing of characters, and electronic printer employing same |
US4517654A (en) * | 1982-08-09 | 1985-05-14 | Igt | Video processing architecture |
US4716544A (en) * | 1983-04-20 | 1987-12-29 | Minolta Camera Kabushiki Kaisha | Variable dimension and variable orientation graphics bit-map computer memory |
US4595917A (en) * | 1983-06-13 | 1986-06-17 | Vectrix Corporation | Data processing technique for computer color graphic system |
US4688190A (en) * | 1983-10-31 | 1987-08-18 | Sun Microsystems, Inc. | High speed frame buffer refresh apparatus and method |
US4559533A (en) * | 1983-11-03 | 1985-12-17 | Burroughs Corporation | Method of electronically moving portions of several different images on a CRT screen |
JPS60117376A (ja) * | 1983-11-29 | 1985-06-24 | Yokogawa Medical Syst Ltd | コンピュ−タ断層撮像装置用画像表示装置 |
US4648049A (en) * | 1984-05-07 | 1987-03-03 | Advanced Micro Devices, Inc. | Rapid graphics bit mapping circuit and method |
US4663729A (en) * | 1984-06-01 | 1987-05-05 | International Business Machines Corp. | Display architecture having variable data width |
AU582632B2 (en) * | 1985-04-05 | 1989-04-06 | Raytheon Company | Method and apparatus for addressing a memory by array transformations |
US4700320A (en) * | 1985-07-09 | 1987-10-13 | American Telephone And Telegraph Company, At&T Bell Laboratories | Bitmapped graphics workstation |
-
1987
- 1987-03-16 US US07026041 patent/US4882683B1/en not_active Expired - Lifetime
-
1988
- 1988-03-14 JP JP63502737A patent/JPH03500459A/ja active Pending
- 1988-03-14 WO PCT/US1988/000805 patent/WO1988007235A1/en active IP Right Grant
- 1988-03-14 EP EP88903096A patent/EP0349582B1/en not_active Expired - Lifetime
- 1988-03-14 DE DE3887135T patent/DE3887135T2/de not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012114767A (ja) * | 2010-11-26 | 2012-06-14 | Dainippon Printing Co Ltd | 2次元カラーグラデーション表示装置 |
Also Published As
Publication number | Publication date |
---|---|
DE3887135T2 (de) | 1994-07-28 |
US4882683B1 (en) | 1995-11-07 |
DE3887135D1 (de) | 1994-02-24 |
EP0349582B1 (en) | 1994-01-12 |
EP0349582A1 (en) | 1990-01-10 |
WO1988007235A1 (en) | 1988-09-22 |
EP0349582A4 (en) | 1991-07-24 |
US4882683A (en) | 1989-11-21 |
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