JPH03500459A

JPH03500459A - セル型アドレス用置換ビットマップラスターグラフィックスアーキテクチャ

Info

Publication number: JPH03500459A
Application number: JP63502737A
Authority: JP
Inventors: ラップ，チャール，アール．; ストロンジ，ウイリアム，アール．
Original assignee: フェアチャイルド　セミコンダクタ　コーポレーション
Priority date: 1987-03-16
Filing date: 1988-03-14
Publication date: 1991-01-31
Also published as: DE3887135T2; US4882683B1; DE3887135D1; EP0349582B1; EP0349582A1; WO1988007235A1; EP0349582A4; US4882683A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】セル型アドレス用置換ビットマツプラスターグラフィックスアーキテクチャ技術分野本発明は、ラスターグラフィックス装置用の新たなコンピュータグラフィックス画像形成方式、フレームバッファメモリコントローラ、及びフレキシブルなフレームバッファアドレス用アーキテクチャに関するものである。本発明は、性能及び効率を増加させるために、異なったワード及びセル形態アドレスモードでフレームバッファメモリ位置をアクセスするためのラスターバッファアドレス発生器及びアドレス回路を提供している。本発明は、アドレス発生器の複数個のアドレスモードワード及びセル形態に゛よってアクセスされるフレームバッファメモリ位置内のグラフィックス画像データを形成し、修正し、且つアップデートするための新たなグラフィックス画像データ発生器を提供している。このグラフィックス画像データ発生器は、例えばベクトル作図、多角形埋め込み、ｒＢｉ　ｔ　Ｂｌｌ　ｔ’　ｓＪ即ちビットブロック転送、及びラスター観察表面のディスプレイリフレッシュなどを与える。本発明は、更に、フレームバッファメモリ位置におけるグラフィックス画像データの新たな且つ珍しい置換型ビットマツプ組織に関するものである。このフレームバッファアドレス回路は、標準のビットマツプを複数個のワード及びセルアドレスモードを収容する置換型ビットマツプで置換えるためにユーザのＸ、Ｙ又はｘ、ｙ。

２座標アドレスを置換する直線置換回路を組み込んでいる。アクセスされたデータの並行処理は、複数個のメモリバンクからなるフレームバッファを使用して達成される。本発明は、更に、各画素を画定するビット数を変化させるため第三即ちＺ次元において可変数の複数個の面を具備する新たな三次元置換型ビットマツプ組織を有している。

従来技術］ンビュータラスターグラフィックス装置において、画像は、通常、ＣＲＴディスプレイスクリーン又はその他のラスターディスプレイ観察表面上にラスタースキャニングによって表示される。ディスプレイスクリーン又は観察表面位置における各最小の画像要素は、画素即ちビクセルとして呼称され、且つ各画素は画像データメモリの１個又はそれ以上のメモリ位置において１個又はそれ以上のビットによって画定される。最も簡単なラスターグラフィックスディスプレイにおいて、各ディスプレイ位置における画素は、画像データメモリの対応するメモリ位置における１個のビットによって画定される。

グラフィックス画像データメモリは、画像フレームバッファ、画像リフレッシュバッファ、又は画像ビットマツプとして呼称される。フレームバッファは、通常、ソリッドステートのランダムアクセスメモリ（ＲＡ　Ｍ　’）集積回路（ＩＣ）チップによって実現され、該チップは、又、複数個のメモリバンクを構成する場合がある。フレームバッファがリフレッシュバッファと呼ばれるのは、ＣＲＴディスプレイスクリーン上の画像フレームが、典型的に毎秒３０又は６０ラスターサイクルであるフレームバッファの内容でリフレッシュされるからである。フレームバッファは、更に、ビットマツプとも呼ばれるのは、フレームバッファのメモリ位置における内容即ちビットが、ラスタースキャン発生器によってディスプレイスクリーン又は観察表面上にマツプされるからである。フレームバッファの内容は、ビデオスキャンライン発生器によって直線的なストリームに組織化され、ＣＲＴビーム強度を制御する。

フレームバッファにおけるメモリアドレス位置と、ディスプレイスクリーン又はユーザ／観察者Ｘ、Ｙ座標系として識別される観察表面上の画素位置との間に一定の１対１の対応が存在している。ラスターディスプレイ観察表面の各画素が、例えば、１，２゜４．８．又は１６ビツトなどの１個を越えたビットによって画定され゛る場合、フレームバッファメモリ位置は、画素毎の複数個のビットに対応する例えば１・　２，４，８．１６個の面などの面内へ空間的に組織化されるものと考えられる。これらの面は、ビットマツプに対し３番目の次元を付加するものと考えることが可能である。画素毎の複数個のビットは、ユーザＸ、Ｙ座標系観察表面の画素位置と多数対１の対応を担ってお、す、且つカラートーン、中間調、分解能などを画定し、且つより大きな明確性を持った画像を提供するために使用される。

フレームバッファの内容は、逐次的なメモリサイクルによって直線的なシーケンスでビデオディスプレイセクションへ搬送される。逐次的メモリサイクルは・フレームバッファを構成する複数個のＲＡＭ又はメモリバンクの標準的なビットマツプワードモードアドレッシング又はワード形態アドレッシングでフレームバッファをアクセスする。各メモリサイクル又はメモリアクセスサイクルは、メモリバンクの各々を順番にアクセスし、且つ水平ワード又は標準的なビットマツプの１行の一部及び水平ワード又はユーザＸ、Ｙ座標系観察表面上の１行の画素の一部として可視化することが可能な連続的なＲＡＭ又はメモリバンクから一連のビットを引き出す。ラスターパターンの各スキャンラインは、観察表面に渡って完全な幾つかの行即ちスキャンラインを形成するビットマツプから検索された一連のこの様なワードから構成されている。典型的に、フレームバッファのメモリ帯域幅即ちメモリサイクル時間の約半分はりフレッシニメモリアクセスのために使用される。

メモリ帯域幅即ちメモリサイクル時間の他の部分は、フレームバッファ即ちリフレッシュバッファ画像メモリをアップデートするために使用することが可能である。これは、又、フレームバッファにおける新たな画像、画像部分、又は画像要素の書込み、作図、又は絵画として呼称される。ＣＲＴディスプレイの場合、アップデート動作は、リフレッシュ期間中のインターリーブによって達成される。

新たな内容は、ディスプレイスクリーン又は観察表面上に画像のリフレッシュによって表示される。従来のラスターグラフィックスワードモードアーキテクチャ及び標準的ビットマツプの欠点は、「作図」及び「絵画」によるフレームバッファのアップデートは、複数個のＲＡＭ又はメモリバンクをアクセスするための同一のワードモードアドレッシング及び水平ワード形態を使用して達成されているということである。これは、全スクリーンをリフレッシュするためにフレームバッファの内容を効率的にアクセスするように適合されてはいるが、−次元水平ワードモード即ちワード形態アドレッシングは、作図すべきベクトルのより小さな二次元区域の簡単な幾何学的形状を使用することができないので不利益である。

ベクトル作図及び絵画において、観察表面区域の小さな部分を作図するか、絵画するか、又は修正するためにフレームバッファの画定した部分のみがアクセスすることが必要であるに過ぎない。ワードモードアドレッシングは、例えば、ベクトルを作図するために特定のフレームバッファのアップデートのために必要とされるものをはるかに越えた数のメモリ位置をアクセスするための拘束をラスターグラフィックス装置に課している。これは、従来のワードモードアーキテクチャ及びアドレッシングは、逐次的なメモリサイクルにおいてビットマツプの長い水平ワードシーケンス即ち行部分のみを検査するからである。作図すべきベクトル乃至は文字は、小さな垂直方向に配向した二次元矩形に一層現実的に適合することが可能である。従って、作図及び絵画にお・けるフレームバッファのアップデートのために多数のメモリサイクルの過剰な時間が必要とされ、且つ使用可能なフレームバッファメモリ帯域幅即ち使用可能なメモリサイクル時間は非効率的に使用されている。

ラスターグラフィックス装置の性能の効率は、各メモリサイクル毎に実際に変化され即ちアップデートされるスクリーン上の画素を構成するビット数の関数として測定することが可能である。例えば、各メモリサイクルが６４１ツトの水平アドレス用ワードの形態でメモリバンクの６４個のメモリ位置における６４個のビットをアクセスする場合、１６ビツト即ち１６個の画素垂直又は対角線ベクトルがフレームバッファ内において非効率的に作図され又はアップデートされる。単一面フレームバッファにおいては、多分、スクリーンの単一の画素に対応する単一のビットのみが各メモリワードアクセスサイクル毎にアップデートされる。従って、各６４ビツトワードメモリアクセスサイクルにおいて１ビツトのみをアップデートして垂直又は対角線ベクトルの作図を完成するために、最大で１６個のワードメモリアクセスサイクルが必要とされる場合がある。

ラスタースキャン型フレームバッファディスプレイ用のセル型アーキテクチャは、５ａｔｉｓｈ　Ｇｕｐｔａ及びＲｏｂｅｒｔ　Ｆ、　５ｐｒｏｕｌｌｊ（カーネギーメｏン大学）及びＩｖａｎ　Ｅ、　５ｕｔｈｅｒｌａｎｄ著の「ラスタースキャンディスプレイをアップデートするためのＶＬＳＩアーキテクチャ（Ａ　ＶＬＳＩ　Ａｒｃｈｉｔｅｃｔｕｒｅｆｏｒ　Ｕｐｄａｔｉｎｇ　Ｒａｓｔｅｒ −５ｃａｎ　Ｄｉｓｐｇａｙｓ）Ｊ、コンピュータグラフィックス、Ｖｏｌｌ、１５、Ｎ００３．３３Ｂ−３４０頁、１９８１年８月、に記載されており、更に、プロシーディングズ・オブ・５ＩＧＧＲＡＰＨ８１，７１−７８頁、アソシエイション・オブ・コンピユーテイング・マシナリ、１９８１、において発表されている。この方式は、更に、ＡａｔｆｓｈＧｕｐｔａの博士論文であり１９８１年１２月にカーネギ−メロン大学のコンピュータサイエンス部へ提出されており且つ１９８２年の日付の著作権を有する「ラスタースキャンディスプレイの並列アップデート用アーキテクチャ及びアルゴリズム（Ａ　ｒ　ｃｈｉｔｅｃｔｕｒｅｓ　ａｎｄ　Ａｉｌｇｏｒｔｔｈｍｓ　ｆｏｒ　Ｐａｒａｆｌｌｌ　ｅｌ　Ｕｐｄａｔｅｓｏｆ　Ｒａ５ｔｅｒ−Ｓｃａｎ　Ｄｉｓｐ、Ｑ　ａｙｓ）Ｊという題名の論文に記載されている。ＧｕｐｔａＳＳｐｒｏｕｌＲｓ及びＳｕｔｈｅｒｇａｎｄは、単一の二次元８Ｘ８ビツトセル形態アドレスモードによってフレームバッファをアクセスするための従来の水平ワード指向型メモリ組織の代わりにフレームバッファメモリの８×８ビツトセル組織を開ッファアドレッシング及び＃制御回路及びビットマツプは、観察表面又はディスプレイスクリーン上の画素からなる正方形のセルに対応するセル形態内のメモリバンクの逐次的なメモリアドレス位置をアクセスすることを可能とすべく構成されている。セル形態矩形は、例えば６４ビツトからなる水平ワードモードアドレス用ワードとして同様の数のビット乃至は画素から構成されている。しかしながら、ディスプレイスクリーン又は観察表面上において観察されるセルアドレス用形態は二次元である。その結果、フレームバッファをアップデートすることが可能であり、且つ所要のビット及び画素をアップデートし又は作図するために減少した数のメモリアクセスサイクルで垂直又は対角線ベクトル又は二次元文字を描くことが可能である。従来はメモリサイクル毎に変化され又はアップデートされる１個のビット又は画素へ制限されることがあったベクトル作図性能は、メモリアクセスサイクル毎に複数個のビット又は画素を変化するか又はアップデートすることにアップグレードされている。

８×８セルアドレス用モードは、二次元ベクトル、文字及びビットブロック転送を作図するためにフレームバッファをアップデートする場合に、各メモリアクセスサイクル毎にアップデートされる画素数においてより大きな性能を可能としている。しかしながら％Ｇｕｐｔａ、５ｐｒｏｕｊｌｊｌ、及びＳｕｔｈｅｒｇａｎｄ方式の欠点は、観察表面に渡ってのフレームバッファの内容のリフレッシュ又はディスプレイのために矩形状アドレス用モードセルを使用せねばならないので、ディスプレイのリフレッシュは水平ワードモードアドレッシングの場合よりも効率が悪いということである。特定のリフレッシュスキャンラインを組み立てるために、各メモリアクセスサイクルから８×８ビツトセルの１ラインのみが使用される。Ｇｕｐｔａなどの方式のアーキテクチャは、単に１個のアドレッシングモードを達成することが可能であり、且つ選択したセル形態及び１個のアドレッシングモードのみを許容するビットマツプ組織によって拘束されている。

単一の８Ｘ８画素セルを有する別のセル組織化ラスターディスプレイアーキテクチャは、Ｊｏｒｄａｎ及びＢａｒｒｅｔｔ著の「ライン作図用セル組織化ラスターディスプレイ（Ａ　Ｃｅｆｌｆｌ　Ｏｒｇａｎｉｚｅｄ　Ｒａ５ｔｅｒ　ＤＬｓｐ、Ｑ　ａｙ　ｆ。

ｒ　Ｌｉｎｅ　Ｄｒａｗｉｎｇｓ）Ｊ、ＣＡＣＭ％Ｖｏｐ、１７　（２）、７０．１９７４年２月、及び「格納条件を減少させたスキャン変換アルゴリズム（Ａ　５ｃａｎ　Ｃｏｎｖｅｒｓｉｏｎ　Ａｆｌｇ。

ｒｉｔｈｍ　ｗｉｔｈ　Ｒｅｄｕｃｅｄ　Ｓｔｏｒａｇｅ　Ｒｅｑｕｉｒｅｍｅｎｔｓ）Ｊ　、ＣＡＣＭ。

１６　（１１）、６７６．１９７３年１１月に記載されている。コンビニ−タグラフイックスラスタ−ディスプレイフレームバッファアーキテクチャに関するその他のバックグラウンドは、Ｆｏ（ｌｅｙ及びＶａｎ　Ｄａｍ著の「対話的コンピュータグラフィックスの基礎（Ｆｕｎｄａｍｅｎｔａｌ　ｓ　ｏｆ　１ｎｔｅｒａｃｔｉｖｅ　Ｃｏｍｐｕｔｅｒ　Ｇｒａｐｈｉｃｓ）Ｊ、アジソンーウエズリー社、リーディング、マサチニーセッツ、１９８２年、３，１０゜１２章以下、及びＮ　ｅ　ｗ　ｍ　ａ　ｎ及び５ｐｒｏｕ、Ｑ、Ｑ著の「対話的コンピュータグラフィックスの原理（ＰｒｉｎｃｉｐｊＪ　ｅｓ　ｏｆ　Ｉｎｔｅｒａｃｔｉｖｅ　、Ｃｏｍｐｕｔｅｒ　Ｇｒａｐｈｉｃｓ）Ｊ、第２版、マクグローヒル出版社、ニューヨーク、ニューヨーク、１９７９年、１５−１９童、によって与えられている。Ｆｏｇｅｙ及びｖａｎ　Ｄａｍによれば、テキトロニクス４０２５及び４０２７　（商標）ディスプレイは、８×１０画素のセルを格納することによってメモリが割り当てられるセル符号化を使用している。これらの従来の文献においては、そのアーキテクチャは、フレームバッファメモリアクセスサイクルの期間中単に一つのアドレス用モードセル形態を受付けることが可能な概略簡単な又は−見明白な標準的乃至は従来のビットマツプ組織を有する一つのアドレッシングモードへ制限されている。

テキサスインストルメントのＴｌ３４０１０グラフィックシステムプロセサ即ちＧＳＰにおいては、例えば１，２，４．８又は１６個の面などの異な７た数の面を選択することが可能である。従って、このラスターグラフィックス方式は、異なった選択しり数の複数個のビットによって画素を画定することが可能である。

異なった水平アドレス用ワードは、面数の６異なった選択と関連している。従って、そこには異なったアドレス用ワードが存在している。

異なっているが標準的なタイプのビットマツプが、異なった数の面の各選択と関連している。しかしながら、面数及び対応する標準的なビットマツプが一度選択されると、１個のアドレス用ワード又はモードが使用可能であるに過ぎない。

いわゆる「画素キャッシュ（Ｐｉｘｅｌ）　Ｃａｃｈｅ）Ｊは、ヒユーレット− パラカード社のＡｎｄｙ　Ｇｏｒｉｓ、Ｂｏｂ　Ｆｒｅｄｅｒｉｃｋｓ。

ｍｌ及びＨａｒｏｌ）ｄ　Ｌ、　Ｂａｅｖｅｒｓｔａｄ著の「高速画像発生用の構成可能画素キャッシユ（Ａ　Ｃｏｎｆｉｇｕｒａｂｌｅ　Ｐｉｘｅｌ）　Ｃａｃｈｅ　ｆｏｒ　Ｆａｓｔ　Ｉｍａｇｅ　Ｇｅｎｅｒａｔｉｏｎ）Ｊ　、　ＩＥＥＥ　ＣＧ＆Ａ、１９８７年３月、２４−３２頁、の文献において一般的なブロック線図レベルで記載されている。「画素キャッシュ」は画素データビットを直列的に組立て且つフレームバッファメモリ画素データビットの矩形状アレイ又は「タイル」を保持することが記載されている。このＧｏｒｉｓなどの刊行物における実施化を可能とする開示が欠如していることは、この文献の重要性を厳しく限定している。どの様にして画素キャッシュを使用するか又はどの様にして回路内に実現させるかということについての開示又は説明は全くない。「画素キャッシユ」が、従来のアドレス用回路又はシーケンシャルメモリアクセスによってスタンダードなビットマツプ（ＳＢＭ）上で動作する発生器以外の何ものかであるかの説明は何もない。

このＧｏｒｉｓなどの文献の第６図のビットマツプテーブルは、実際、画素又は画素データビットの異なった「タイル」組織を達成するためのシーケンシャルメモリアクセスによるスタンダードなビットマツプをどの様にしてアクセスするかということの説明以外の何ものでもないように思われる。第６図のテーブルが物理的なフレームバッファビットマツプを表わすことを意図する説明もないし、又それが物理的なビットマツプであるのか又はどの様にしてこの様なフレームバッファビットマツプを達成することが可能であるかについての説明もない。

ラスターグラフィックスアーキテクチャ、ビットマツプ及びアドレッシングモードにおける従来技術及び技術水準に関するその他の説明は、本発明の独特な且つ対照的な特徴の説明と共に、出願人の情報開示説明に見出だされる。出願人の情報開示説明及び引用文献はここに引用によって導入する。

発明の目的従って、本発明の目的とするところは、ラスターディスプレイフレームバッファメモリ位置をアクセスするために複数個の異なったセル及びワードアドレッシングモード又は複数個のセル及びワード形態を受付ける新規な且つフレキシブルなラスターグラフィックスアーキテクチャ及びフレームバッファビットマツプを提供することである。

本発明の別の目的とするところは、性能を最適化するために特定の画像作図条件とマツチすべくある範囲のセル又はワード形態アドレス用モードから選択することを可能とするフレームバッファアドレッシング及び制御回路を提供することである。本発明は、フレームバッファをアドレスする場合に、作図されるべき又はアップデートされるべきベクトル及び文字の簡単な幾何学的形状を使用する。即ち、本発明の新規なアーキテクチャは、フレームバッファビットマツプの関連するビットの数及び各メモリサイクル毎に作図されるか又はアップデートされる対応する画素の数を最適化し且つ最大とするために、複数個の択一的なセル型アドレッシングモードから適宜のモードを選択することを可能とすることを意図している。この構成によって、メモリアクセスサイクルの数は最小とされ、グラフィックス作図動作のために必要とされる時間を減少させる。ディスプレイスクリーンリフレッシュのために必要とされることがない使用可能なメモリ帯域幅及びメモリサイクル時間の最適な使用がなされる。

本発明の別の目的とするところは、択一的な二次元セル及び水平ワードの両方を有するマルチセル型アドレッシングモードを提供することである。このフレキシブルなアーキテクチャの特徴及び利点は、ラスターディスプレイのリフレッシュ用のフレームバッファに対する水平ワードアクセスの高い効率を保持する一方、ベクトル作図性能が二次元セル型アドレッシングによって著しく改善されている。

本発明の更に別の目的とするところは、面数の各選択に対しマルチセル型及びワードアドレッシングモードを保持する一方、フレームバッファメモリアドレス位置を単−及び複数個の面内へ入れフレキシプルな３番目の次元を付加するフレキシブルな組織を提供することである。この特徴によれば、フレームバッファアーキテクチャは、カラー調、中間調、分解能などにおいて画像画素表示鮮明度を選択的に変化させるために、マルチプル三次元アドレッシングモードセル及びワード形態を効果的に受付ける。

本発明の関連する目的は、新しいフレキシブルなアドレス用ラスターグラフィックスフレームバッファアーキテクチャ及びビットマツプにおいて動作可能なラスターグラフィックス用の画像形成方式及び画像データ発生器を提供することである。該データ発生器は、複数個のアドレス用モードの何れかに従ってアクセスされるグラフィックス画像データに関するラスター操作が可能である。

発明の開示これらの結果を達成し且つマルチプルセル及びワードアドレス用モードを受付けるために、本発明によって極めて珍しいビットマツプ組織が提供されている。このために、フレームバッファメモリバンクのメモリ位置及び対応するメモリアドレスは、ユーザ／観察者Ｘ、Ｙ座標系との簡単な演算的又は同一性ビットマツプ関係に対応するスタンダードなビットマツプ即ちＳＢＭの従来の行及び列の配列で組織されるものではない。むしろ、本フレームバッファのアドレス即ちメモリ位置は通常ではない順番で置換される。画像データフレームバッファビットマツプは、ディスプレイスクリーン乃至は観察表面上の簡単な行及び列のユーザＸ、Ｙ座標アドレス配列がら直線的な置換乃至は変換を構成する。この置換した順番の結果を可視化するために、観察表面上の画素の列の秩序圧しいシーケンスを制御する代わりに、各メモリバンクが、ユーザ（観察者Ｘ、Ｙ座標系における画素の元の従来の列及び行の複雑な直線的置換を有するスクリーンに渡って画素の複雑な分布を制御する。

本発明によれば、フレームバッファ用のアドレス及び制御回路は、論理直線置換回路又はこの通常でない組織を達成し且つ実現するためのオペレータを組み込んでいる。ビットマツプそれ自身は、ディスプレイ表面上の画像画素アドレス位置のユーザＸ。

Ｙ座標系組織の複雑な論理直線置換として組織されている。このフレームバッファアドレス及び制御回路内に組み込まれている直線置換オペレータは、択一的な複数個のセル形態及びワードモードにおいてアドレス用アクセスを受付ける新規な置換ビットマツプ（ｐｅｒｍｕｔａｔｉｏｎ　ｂｉｔ　ｍａｐ）即ちＰＢＭを構成する置換型即ち「撓曲型」順番でフレームバッファ内に画像データビットを格納する。

画像データ発生器回路も設けられており、それは、フレームバッファから検索された画像データに関してプール演算を実行するためにマルチプルアクセスモードでフレームバッファから検索した画像データを正規化するために論理直線置換回路及び直線置換オペレータを組み込んでいる。通常でない置換型乃至は撓曲型順番は、フレームバッファ置換ビットマツプへ帰還するために処理した画像データ内に再度形成される。

関連するアドレス回路を具備するアドレス発生回路即ちＡＧＥＮは、ホストコンピュータ、ＣＰＵ。

マイクロプロセサ、又はプログラムしたグラフィックスプロセサなどから命令信号を受取る。ＡＧＥＮは、更に、元のユーザＸ、Ｙ座標系即ちスタンダードな座標空間に対応する空間において画像データアドレス座標情報を受取る。ＡＧＥＮ及び関連するアドレス回路は、画像データアドレスを置換型即ち「撓曲型コアドレス空間へ変換し、フレームバッファの置換したビットマツプ又は新規なＰＢＭ座標空間を確立する。次いで、ＡＧＥＮは、命令ワード乃至はオペレーションコードをフレームバッファ画像データ発生回路乃至はＤＧＥＮへ供給し、それはフレームバッファメモリをアップデートし且つラスターディスプセイをリフレッシュするために置換したビットマツプから検索したグラフィックス画像データを処理する。

この新規なラスターグラフィックスアーキテクチャを実施する上で、自己対称的反転論理関数乃至はゲートを組み込んだ論理的直線置換回路（ＬＰＮ）は、ユーザＸ、Ｙ座標空間からのアドレス用シーケンスを、置換したフレームバッファ即ちＰＢＭメモリバンク及びバンクアドレス空間、Ｂ、Ａ、ヘパミュードウ即ち置換させる。このＬＰＮは、アドレス回路及びデータ発生器即ち画像形成回路の両方に組み込まれている。これらのＬＰＮ回路は、論理的又はプール直線置換オペレータ、又は例えば交換及び循環又は回転ＬＰＮオペレータなどのプリミティブを実行する。いわゆるワイヤ直線置換回路オペレータ又はプリミティブ又は例えば逆転、バタフライ、及び混ぜ合わせＬＰＮオペレータなどのワイヤＬＰＮも論理ＬＰＮと結合されている。

本発明は、フレキシブルなアドレス用アーキテクチャ内へ、３番目のＺ座標に沿ってフレームバッファの組織のフレキシブルな数のビット面の形態で３番目の次元を組み込んでいる。２座標に沿って選択される面数は、各画素を画定するビット数と一致しており、且つビットマツプ及びユーザ座標系ヘフレキシブルな３番目の次元即ちビット深さＺを実効的に付加している。従って、三次元ユーザｘ、ｙ、ｚ座標系即ちＳＢＭ空間は、本発明に従って置換即ち撓曲されており、新規な三次元ＰＢＭ空間即ち置換（ｐｅｒｍｕｔａｔｉｏｎ、即ちバーミウテーシジン）ビットマツプ内において複数個の三次元アドレス用モードセルを受入れている。

アドレス発生器において受取られ且つｘ、ｙ、ｚユーザ座標空間内の回路に関連するアドレスは、二つの置換ステップにおいて物理的なメモリバンク及びバンクアドレスＰＢＭ座標空間へ好適な例において変換されている。最初に、ユーザｘ、ｙ、ｚ座標空間内のアドレスが、複数個の面における三次元アドレスビットマツプの再分化及びビット深さ次元を包含するラスター観察表面の対応する再分化を表わす三次元ブロックセクションアドレスＳから構成される抽象的な置換したＣ、Ｕ、Ｓアドレス空間即ちビットマツプへ変換される。次いで、これらのブロックセクションは、セルアドレスＣを有する三次元セルへ再分化され、各セルは１個のメモリアクセスサイクルでアクセスされるフレームバッファの逐次的なメモリバンクの各々からのメモリ位置を有している。次いで、これらのセルは画像データの単位Ｕへ再分化され、それは、好適実施形態においては、クワッド画素として呼称される４個のビットの単位であり、それは、メモリアクセスサイクルにおいてフレームバッファメモリの各メモリバンクから１個のユニットが派生される。

このユーザｘ、ｙ、ｚ座標空間から抽象的なＣ９Ｕ、Ｓ組織座標空間への変換は、１個を越えたインデックスに関して演算すべく構成されており且つＳＢＭ、ＰＢＭ、及び中間アドレス空間の二次元又はそれ以上の次元をミキシング即ち混合乃至はマルチブレキシング即ち多重化することが可能な論理ＬＰＮである新規なマルチブレクス動作即ちスイッチＬＰＮ　Ｑｐを使用して達成される。次いで、中間のＣ，Ｕ、Ｓビットマツプアドレス空間は、論理ＬＰＮを組み込む別のアドレス回路によって、具体的なメモリバンク指定Ｂ１及びメモリバンクアドレス座標Ａ、及びＡ、へ翻訳される。Ａ、座標アドレス部分は、単一面モードに対しての垂直アクセスを制御し、且つＡ、座標アドレス部分は、後に更に完全に展開される如く、１単位の垂直高さを有するアドレスモードに対しての面選択を制御する。通常でない置換した順番を有しており且つ三次元の置換したフレーム、バッファメモリ即ち置換ビットマツプを構成するＢ、Ａ、、Ａ、を指定する物理的メモリバンクアドレス座標空間は、所望のアドレス用セル形態モードの任意のものにおいてメモリアクセス動作を許容する。

例をあげると、６４ビツトに選択され且つ配列されたセル乃至はワード寸法を有する単一面のビットマツプにおいて、アドレス用モードセル及びワード形態は、スクリーンリフレッシュサイクル及び選択したラスター操作の間フレームバッファをアクセスするために使用する水平の６４×１リフレツシユワードから、垂直方向及び水平方向に配向された二次元ベクトル及び文字を作図する一方フレームバツファをアップデートするために、例えば３２×２ビツト、１６Ｘ４ビツト、及び４×１６ビツトセルなどの水平方向及び垂直方向に配向されたセル矩形の範囲に渡っている。正方形セル８Ｘ８ビツトアドレスモードも設けられている。更に、ブロック内のセル形態がマルチビット画素の各ビットに対して１個の面の如く各画素を画定するために必要とされるビット数に従って２個、４個、８個、及び１６個の面の深さの組織に渡って三次元において再配列させ且つ実現させることが可能である。

画像データ発生回路即ちＤＧＥＮを実現する場合、例えば、交換又は循環置換回路などの論理的又はプール直線置換オペレータプリミティブなどを実行する論理直線置換回路が再度必要とされる。例えば、逆転、バタフライ、及び混ぜ合わせ直線置換回路などのワイヤＬＰＮも、論理ＬＰＮと結合されている。

ラスターｏｐｓ又はＢｉｔ　Ｂｌｔ”ｓを包含するラスクー動作の場合、Ｂｉｔ　Ｂ、９を即ちビットブロック転送用のフレームバッファメモリから検索されたソースデータが、適宜のマスキングの後にフレームバッファメモリ内に再書込みを行なうために、フレームバッファから検索された宛て先データと合体される。

一つの例示的な実施例によれば、フレームバッファから検索されたデータが正規化され、即ちこの様なラスター動作を実行するためにユーザＸ。

Ｙ、Ｚ座標系即ち標準座標空間へ置換乃至は変換される。従って、予備置換操作が、論理ＬＰＮを包含する予備置換回路によって実施され、従ってソースデータ及び宛て先データが同一の座標空間において表現される。一方、データは、正規化したｘ、ｙ。

Ｚ座標空間におけるか、又は置換したＣ、Ｕ、Ｓ又はＢ、Ａ、、Ａ、座標空間の何れかにおいて論理演算のためにマツチさせることが可能である。アライメント（位置合わせ）ステップ及びマスキングステップが所要により組み込まれる。

最後に、マツチさせ且つアライメントさせたソース及び宛て先データを論理関数又はプール論理回路において合体させた後に、ポスト置換（即ち、置換後）即ち「ポストネット（ｐｏｓｔｎｅｔ）Ｊ動作が実施され、メモリ内に再書込みを行なうために、任意の正規化したデータをフレームバッファメモリ位置アドレスの通常でない置換した即ちＰＢＭアドレス空間組織へ帰還させる。全体的に見ると、物理的メモリバンクアドレス座標空間Ｂ、Ａ、、Ａ□からユーザｘ、ｙ、ｚ座標空間へのＤＧＥＮ変換は、論理ＬＰＮ関数予備置換即ちプレネット（ｐｒｅｎｅｔ）変換Ｘ、Ｙ、Ｚ−ｆ　（Ｂ、Ａ、、Ａ、）によって表わされ、一方、ポスト置換即ちポストネット論理ＬＰＮ操作はその逆、即ちＢ、Ａ、、Ａ、−ｆ（Ｘ、Ｙ、Ｚ）である。

好適な三次元方式アーキテクチャにおいて、初期的ユーザｘ、ｙ、ｚ座標系と置換した物理的メモリバンク座標系Ｂ、Ａ、、Ａ、の間の中間座標系を介しての中間変換は、画像データビット又は画素又はメモリ位置アドレスのブロック、セル、及びユニットへの組織化を表わしている。この組織化モードは、本ラスターグラフィックス方式発明の重要な新規で顕著な特徴を構成している。常に少なくとも２個の異なったセル又はワードアドレスモードが存在するので、別のセル又はワードは新しいレベルの組織即ち「ブロック」として呼称されるビットマツプ及び観察表面の再分化を発生する。ブロック幅は、使用可能なセル又はワードアドレスモードの最大の水平寸法と同一である。ブロック高さは、使用可能なセル又はワードアドレスモードの最大の垂直寸法と同一である。ビットにおけるセル寸法は、二次元実施形態における各セル及びワードのビットにおける垂直寸法ｖ１とビットにおける水平寸法ＨＩとの積によって画定され、且つ全ての使用可能なアドレス用モードセル又はセル形態及びワードに対して同一である。二次元におけるビットにおけるセル寸法は、従って、Ｈ＋　Ｘ　Ｖ　＋と等しく、各ワード及びセル形な性能に基づいて選択され、即ち多数のビットにおけるより大きなセル寸法はより良い性能を与える。

更に、各アドレスモードに対する同一の数のセルは、オーバーラツプなしで各ブロックを埋めつくし、且つ二次元におけるブロック寸法はＨｓａｗ　ｘ　Ｖ　ｍａｗであり、尚Ｈ１，，は最大水平寸法であり、例えば６４×１ビツトデイスプレイワードに対して６４ビツトであり、且つｖ６．８は最大垂直寸法であり、例えば４×１６ビツト垂直配向セルに対して１６ビツトである。マルチブレーン（複数個の面）三次元アーキテクチャにおいて、面の数Ｐはセル寸法Ｈ＋　Ｘ　Ｖ　＋ｘ　Ｐ　＋及びブロック寸法Ｈ−，，ｘｖ、、、、ｘｐにおけるファクタとして付加されている。各場合におけるブロックは、全てのアドレスモードが一組の等しい数のセルで収容されており且つ各アドレスモードからの一組の同一の数のセルが境界サブセット（副組）を形成する境界を画定する。

本発明においては、フレームバッファメモリが、並列処理のために複数個の別々にアドレス可能なメモリバンクを有している。アドレス回路が、メモリアクセスサイクルにおいてフレームバッファメモリの各メモリバンクＢをアドレスする。

各・メモリアクセスサイクルは、単一のセルをアクセスし又は発生し、且つ各メモリバンクは１ユニット即ち１単位の画像データ、例えば各セルに対しクワッドピット即ち四組ビット乃至はクワッド画素を発生する。従って、セル寸法は使用可能なメモリバンクの数に関連している。ブロック寸法は異なったアドレスモードセル又はワード形態の数及びセル寸法に関連している。例えばクワッドビットなどの各メモリバンクから検索される画像データのユニット即ち単位は、寸法が、例えば４ビット幅メモリバンクなどのメモリバンク構成要素のビット幅に関連している。

本発明の直線置換ビットマツプ、置換型ビットマツプ即ちＰＢＭは、少なくとも二つの異なったアドレスモードセル即ちワード形態においてフレームバッファアドレス回路によってアドレス可能である。

アドレスモードセル即ちワード形態の少なくとも一つは、ユーザＸ、Ｙ座標系における二次元セルに対応し、ユーザＸ、Ｚ座標系における二次元セルに対応し、又はユーザｘ、ｙ、ｚ座標系における三次元セルに対応する。本発明の一特徴は、垂直寸法であるＹがゼロにセットされる場合、置換したビットマツプ即ちＰＢＭがＸ、ｚ座標系における複数個の面において複数個のワードアドレスモードで動作することが可能であるということである。本発明は、同一のビットマツプにおける面の数を変化させ且つ水平アドレス及びディスプレイワードの水平寸法を変化させることによって、Ｘ、Ｚ座標系における置換したビットマツプをアドレスするマルチプルワードを提供する。この本発明の特徴は、ユーザのＸ、Ｙ座標系、Ｘ、ｚ座標系、又はｘ、ｙ、ｚ座標系の何れかに関連してマルチプルワード及びマルチプルセルアドレスモードに対しての置換型ビットマツプを提供している。

好適実施例において、直線置換回路は、自己対称的反転プール論理関数又はゲートを組み込んだ少なくとも１個のプール又は論理直線置換回路（ＬＰＮ）を有している。この配列の特徴及び利点は、入力と出力との間に反転的な１対１の関係があり、従ってグラフィックス画像データが失われることがないということである。Ｂ、Ａ、、Ａ、座標系における指定されたメモリバンクＢは、次式の関数関係を持ったｘ、ｙ、ｚ座標系におけるｘ、ｙ、ｚの関数である。

Ｂ−ｆｌ　（Ｘ、ｆ２　（Ｙ、Ｚ））尚、ｆｌ及びｆ２は、例えば交換直線置換回路Ｅ、などの論理直線置換回路を有する関数である。

最適な柔軟性を与えるために、ｆ２は交換ＬＰＮ。

即ちＥ、及び反転ＬＰＮ即ちＲ２を有している。特に、好適実施例において、Ｂはｘ、ｙ、ｚの次式の関数である。

Ｂ−Ｅ、（Ｘ、Ｅ、（Ｙ、、Ｚ、））尚、Ｚ、−Ｒ，（Ｚ）であり、且つＹ、−Ｓ、（ｓｍ、Ｒ，（Ｙ））尚、Ｓ、は混ぜ合わせワイヤＬＰＮであり、Ｒ２は反転ワイヤＬＰＮであり、且つｓｍは以下に説明し且つ定義する静的アドレスモードセット即ち静的モードとして呼称される選択した置換ビットマツプ即ちＰＢＭに関係している。

Ｂ、Ａ、、Ａ、座標系におけるメモリバンクセルアドレス位置Ａ、は、大略、次式の関数関係を持ったｘ、ｙ、ｚ座標系におけるＹの関数である。

Ａ、−ｔｓ　（Ｙ）尚、ｆ、は、例えば反転ＬＰＮであるＲ１などのワイヤ直線置換回路を有している。特に、好適実施例ｐ−ｙにおいて、Ｙの関数は次式の形態である。

Ａ、−Ｙ。

フレームバッファビット面アドレスＡ、は、次式の形態の関数関係を持ったｘ、ｙ、ｚ座標系におけるＺの関数とすることが可能である。

Ａ、−Ｚ。

ｘ、ｙ、ｚからＢ、Ａ、、Ａｘ　へ即ち画像画素空間からＰＢＭへの論理直線置換のこれらの関数関係は、フレームバッファアドレス回路ＡＧＥＮにおいて及びＤＧＥＮの「ポストネット」即ちポスト置換回路において実行される。逆に、ＰＢＭのＢ、Ａ、。

Ａ、座標空間からｘ、ｙ、ｚ座標空間への置換及び正規化の逆関数関係は、以下の如＜　ＤＧＥＮの「ブレネット」即ち予備置換回路において実行される。

Ｘ−Ｅ、（Ｂ、Ｅ、（Ａ、、Ａ、））ユーザｘ、ｙ、ｚ座標系ビットマツプからフレームバッファメモリアドレスＢ、Ａ、、Ａ、座標系置換型ビットマツプへの直線置換変換は、上に説明した如く、直線変換の二つのステップで達成することが可能である。最初の直線置換回路関数は、ユーザｘ、ｙ、ｚ座標系におけるグラフィックス画像データアドレスを、三次元マルチプレーンブロックセフシランＳ１アドレスモードセルに対応するブロックセクシタンのセル再分化Ｃ１及びグラフィックス画像データユニットＵからなる抽象的Ｃ，Ｕ、Ｓ座標系におけるアドレスへ変換し且つ置換し、尚各セルは等しい数のデータユニットを有している。Ｃ，Ｕ。

Ｓ座標系は、第一の直線置換ビットマツプ即ち第一置換ビットマツプを形成する。第一直線置換回路関数関係は次式の形態である。

Ｃ，Ｕ、　Ｓ−ｆ　（Ｘ、　Ｙ、　Ｚ）尚、ｆはスイッチ直線置換回路Ｑ、を有している。

特に、セルアドレスＣ１ユニットアドレスＵ１及び第三次元ブロックセクシジンアドレスＳは、スイッチ乃至はマルチプレクス用ＬＰＮ　Ｑ、の以下の関数によって与えられる。

Ｃ−Ｑ、（Ｘ、ｈ、Ｙ、）Ｕ”’Ｑｐ　（Ｑｐ　（Ｚ　、、Ｌ　ｐ、Ｙ−）　、ｈ。

Ｘ）Ｓ−Ｑ、（Ｙ、、Ｌ−１）、Ｚ、）尚、ｈ及びｐはアドレスモード選択パラメータであり、ｈは４ビツト、クワッドビット、又はクワッドの単位におけるセルアドレスモード又は選択したワードの垂直寸法Ｈの２を底とする対数であり、ｐは選択したプレーン（面）の数の２を底とした対数であり、■はビット単位におけるセルアドレスモード又は選択したワードの垂直寸法Ｖの２を底とする対数であり、選択したアドレスモードに対してはＬ−ｈ＋ｖ＋ｐである。Ｌは論理メモリバンクの数及びセルＣ内におけるユニットＵの数の２を底とした対数即ちＬｏｇ、である。

第二の直線置換回路は、抽象的Ｃ，Ｕ、Ｓ座標系におけるグラフィックス画像データアドレスを、指定したメモリバンクＢ１メモリバンクアドレス位置Ａ７、及びフレームバッファメモリの３番目の次元のメモリバンクビットブレーンアドレスＡ、のＢ。

Ａ、、Ａ、座標系におけるメモリバンクアドレスへ変換し且つ置換する。２番目の変換及び直線置換の関数関係は次式の形態である。

Ｂ、Ａ、、Ａ、−ｇ　（Ｃ，Ｕ、Ｓ）尚、ｇもＢへの最終的変換のための論理ＬＰＮ及びＡ、及びＡ、への最終的変換のためのスイッチ直線置換回路Ｑ、を有している。この２ステツププロセスの１番目及び２番目の直線置換回路変換の各々は、更に、ワイヤＬＰＮを有している。特に、メモリバンク指定Ｂ及びバンクセルアドレス位置Ａ、及びＡ、は、以下の直線置換演算によりて与えられ、尚Ｂはそれがｘ、ｙ、ｚにおけるのと基本的に同一なＣ，Ｕ、Ｓの関数的置換である。

Ｂ−Ｅ、（Ｕ、Ｅ、（Ｃ，Ｓ））尚、Ａ、及びＡ１はスイッチ乃至はマルチブレクスＬＰＮ、Ｑ、の関数である。

Ａ、ｓｍＱ、ＣＱｅ　（Ｓ、Ｌ　ｐ、Ｕ）ｈ、ＣＡ１−　Ｑ　ｔ　（Ｕ、　Ｌ　ｐ　、Ｓ　）データ発生回路は、フレームバッファをベクトル作図、多角形埋め込み、及びラスター操作でアップデートシ、且つフレームバッファメモリのグラフィックス画像データの内容を有するラスターディスプレイ又は観察表面のリフレッシュ及びディスプレイのために、フレームバッファアドレス回路及びフレームバッファメモリに動作結合されている。本発明のアドレス発生器及びアドレス回路によってフレームバッファメモリバンクアドレス位置内に置換したビットマツプが確立されているので、データ発生器回路は１番目のプレネット即ち予備置換線形置換回路が設けられている。予備置換ＬＰＮは、置換したＢ、Ａ、、Ａ、座標系におけるフレームバッファメモリからアクセスされたグラフィックス画像データの選択した変換及び直線置換を二−ザｘ、ｙ、ｚ座機系即ち標準空間へ与え、その際にラスター動作用にフレームバッファからアクセスされたグラフィックス画像データを正規化する。２番目のポストネット即ちポスト置換直線置換回路もデータ発生器回路に設けられている。このポスト置換ＬＰＮは、正規化したユーザＸ、Ｙ座標系即ち標準空間内に残存する処理したグラフィックス画像データのフレームバ）　ラフアメモリバンクアドレス位置の置換したＢ。

Ａ、、Ａ、座標系即ちＰＢＭ空間への変換及び直線置換を与え、フレームバッファメモリ置換ビットマツプへ帰還させる。

予備置換即ちプレネット及びポスト置換即ちポストネットＬＰＮは、アドレス発生器及び関連するアドレス回路において使用される基本的に同一の論理直線置換回路である。該論理ＬＰＮは自己対称的であり且つＸＯＲ及びＸＮＯＲゲートなどの可逆プール論理ゲートを組み込んでおり可逆的である。これらのゲートが組み立てられて、アドレス発生器及び関連するアドレス回路及びデータ発生器回路に使用する場合について後述する如く、例えば、交換直線置換回路Ｅ、及び反転交換回路Ｅ、Ｒ，を形成する。

論理ＬＰＮの自己対称的特性及び可逆的動作特性は、正規化したユーザＸ、Ｙ、Ｚ座標空間及び標準ビットマツプ及び通常でない置換したＢ、Ａ、、Ａ、座標空間及び置換したビットマツプとの間において交互に可逆的変換及び置換を行なうことを可能とする。

基本的に同一の論理直線置換回路がＡＧＥＮ及び関連するアドレス回路及びＤＧＥＮの両方において組み込まれている。アドレス回路ＬＰＮはインデックス即ちアドレスのみに関して動作するが、ＤＧＥＮＬＰＮは、ラスター操作、Ｂｉｔ　Ｂｌｔ’ｓ、及び置換したビットマツプのＰＢＭ空間がら検索したグラフィックス画像データに関する多角形埋め込みを実施するためのデータに関して直接的に且つ選択的に動作する。

従って、本発明は、ラスターグラフィックス装置特にラスター動作用のフレームバッファメモリのメモリバンクＢにおけるフレームバッファメモリバンクアドレス位置Ａをアップデートするためのグラフィックス画像データ発生のための新しい方法を意図するものである。一般的な二次元実施例を参照すると、本方法のステップは以下の如くである。ユーザＸ、Ｙ座標系におけるグラフィックス画像データアドレスを受取り且つユーザＸ、Ｙ座標系からのアドレスを直線置換回路を介して指定したメモリバンクＢ及びメモリバンクアドレス位置Ａの置換したＢ。

へ座標系即ちＰＢＭ空間へ変換し且つ置換することによりフレームバッファメモリバンクアドレス位置を置換した即ち撓曲したビットマツプ内へ組織化し、ラスター操作における処理のために置換したＢ、　Ａ座標系即ちＰＢＭ空間におけるフレームバッファメモリバンクアドレス位置からグラフィックス画像データを検索し、置換したＢ、Ａ座標系からの検索したグラフィックス画像データの順番をラスター操作期間中ソースデータと宛て先データとをマツチングするために予備置換直線置換回路手段を介して正規化したユーザＸ、Ｙ座標系即ち標準空間へ予備置換及び正規化し、ポスト置換直線置換回路手段を介して置換したＢ、Ａ座標系即ちＰＢＭ空間ヘラスター操作で処理した後に正規化したユーザＸ、Ｙ座標に残存するグラフィックス画像データをポスト置換し、該置換したＢ、Ａ座標系におけるグラフィックス画像データをフレームバッファメモリバンクアドレス位置へ復帰させて、置換したビットマツプ即ちＰＢＭ空間におけるラスター操作を完了する。

本発明は、更に、置換ビットマツプのＰＢＭ空間におけるベクトル作図及びフレームバッファ置換ビットマツプから検索したディスプレイワードを使用してのラスターディスプレイのリフレッシュのための新たな方法を意図している。そのデータバスセクション、ベクトル及びマスクセクション、ビデオセクションを包含するＤＧＥＮを具備するＡＧＥＮ及び関連するアドレス回路の動作は、ＳＢＭ及びＰＢＭ座標空間乃至は座標系の間の動作のために完全に集積化されている。本発明は、更に、該新たな方法を、マルチプレーンビットマツプのユーザｘ、ｙ。

Ｚ座標系へ拡張し且つ三次元におけるｘ、ｙ、ｚ標準ビットマツプを多様な三次元ワード及びセル形態アドレスモードによってアドレス可能であり且つアクセス可能な三次元置換ビットマツプ即ちＰＢＭへ論理的に置換することを意図している。データ経路操作は、水平及び垂直ビット寸法においてのみならず、ビットブレーン深さ寸法、即ちブレーン（面）の数における変数、においてもアドレス用モード変数によってアクセスされるマルチブレーンＰＢＭから検索されたグラフィックス画像データに関して実施される。

この新たなフレキシブルなアドレス用フレームバッファアーキテクチャ、画像データ形成及び発生方式、及びフレームバッファアドレス及び制御回路を実施するために、多様な別の方法及びバードウニア実施例が本発明によって意図されている。本発明のこれら実施例の特徴及び利点は、以下の説明及び添付図面及び表に記載されている。

図面の簡単な説明第１図はデータ発生器即ちＤＧＥＮ、アドレス発生器即ちＡＧＥＮ、及び別のフレームバッファメモリアドレス回路を包含する本発明の画像形成方式及びフレームバッフ７コントローラを組み込んだラスターグラフィックス装置の概略ブロック図である。

第２図は複数個のブレーン即ち面の形で組織化されたフレームバッファメモリを具備するラスターグラフィックス装置の別の概略ブロック図形態である・第３図はフレームバッファメモリバンクアドレス位置をアクセスするためのマルチプルアドレスモードセル乃至はセル形態を有する観察表面のブロック再分化に対応する本発明の一実施例に基づくフレームバッファメモリバンクアドレス位置のブロック及びセル組織の図である。

第４Ａ図、第４Ｂ図及び第４Ｃ図は三つの異なったアドレスモードセル乃至はセル形態に従ってブロックへのアクセスを示しｔ；フレームバッファメモリバンクアドレス位置のブロックの図である。

第５図はアドレス空間におけるアドレス乃至はインデックスビットに関する操作のための循環的論理ＬＰＮオペレータＣ，を実行するための回路図である。

第６図はマルチプレクス用スイッチハイブリッドＬＰＮオペレータＱ、を実施するための回路図であり、一方第６Ａ図は２対１セレクタスイツチの詳細である。

第７図はアドレス空間におけるアドレス乃至はインデックスビットに関する操作のための交換論理ＬＰＮオペレータＥ、を実施するための回路図である。

第８図はアドレス空間におけるアドレス乃至はインデックスビットに関する操作のための反転ワイヤＬＰＮオペレータＲ，を実施するための回路図である。

第９Ａ図、第９Ｂ図、第９Ｃ図は混ぜ合わせワイヤＬＰＮオペレータＳ、を実施するための回路図を表わしており、一方第９Ｄ図はＲ２及びＳ、の組合せ実現のだめの回路図である。

第１０図及び第１０Ａ図はｘ、ｙ、ｚと、Ｃ，Ｕ。

Ｓと、Ｂ、Ａ、、Ａ、座標空間の間における二次元での及びＸ、Ｙと、Ｃ，Ｕと、Ｂ、Ａ座標空間の間の二次元での相互の派生可能性及び変換及び線形置換回路理論の基本的な理論を示した図である。

第１１図及び第１２図はアドレス発生器即ちＡＧＥＮ、アドレス論理回路、フレームバッファメモリバンク、及びデータ発生器即ちＤＧＥＮの間のアドレスデータ及びグラフィックス画像データのマツピングの流れを示したアドレス及びデータ経路構成要素の概略ブロック図及びフローチャートを与えている。

第１３図はアドレス発生器即ちＡＧＥＮのセルアドレス発生セクションのブロック図である。

第１４図はＡＧＥＮのリフレッシュワードセルアドレス発生セクションのブロック図及びフローチャートである。

第１５図はデータ発生器即ちＤＧＥＮのブロック図及びフローチャートである。

第１６図はデータ空間におけるＤＧＥＮにおけるデータに関して演算をし且つ最良の態様のＰＢＭの基本的方程式を実施するための交換論理直線置換オペレータＥ、を組み込んだ論理直線置換回路の一般化したブロック図である。

第１７図はデータ空間におけるデータビットに関して演算を行なうための第１６図の直線置換交換要素の詳細な論理回路である。

第１８図は、ＡＧＥＮ及びアドレス論理回路、フレームバッファメモリバンク、及びＤＧＥＮ及びデータ経路構成要素の間のアドレスデータ及びグラフィックス画像データのマツピングの流れを示したアドレス及びデータ経路構成要素の別の概略ブロック図及びフローチャートである。

表の簡単な説明と識別表１はマルチプルアドレスモードワード乃至はセル形態を受入れる一例のアーキテクチャを達成するために循環的直線置換回路乃至はロテータを使用してユーザＸ、Ｙ座標系における観察表面画素位置に対する置換したＢ、Ａ座標系におけるメモリバンクの置換及び割当てを示した循環的置換ビットマツプの一つのブロックの表である。

表２．３．４は、例えば本発明の循環的置換ビットマツプ及び循環的ＰＢＭ実施例を確立するために直線置換演算を実行する場合にそれぞれ使用される循環的論理直線置換回路Ｃ，、マルチプレクス用スイッチハイブリッド直線置換回路Ｑ２、及び交換論理直線置換回路Ｅ、を画定する表である。

表５乃至８は、交換及び反転置換ビットマツプブロックのそれぞれの区画としてそれぞれのセル形態アドレスモードを示した本発明に基づく反転交換又は交換及び反転置換ビットマツプのブロックの表である。

表９は、例えば本発明の反転交換又は交換及び反転置換ビットマツプを確立するための交換論理ＬＰＮ　Ｅ、と結合して使用される反転ワイヤＬＰＮ。

Ｒ２を画定する表である。

表１０は、少なくとも二つの交換論理ＬＰＮＥ、及び二つのワイヤＬＰＮ、即ち混ぜ合わせＬＰＮ　Ｓ、及び反転ＬＰＮ　Ｒ，によるアドレスビット乃至はインデックスビットに関する組合せ直線置換演算によって実現される最適二重交換混ぜ合わせ及び反転置換ビットマツプに対するそれぞれの静的モードのマルチセル型アドレスモードの要約である。

表１１乃至２５は、選択した静的モードに対するマルチプル三次元セル形態アドレスモードの選択した一つを示すために区画した本発明に基づく三次元二重交換混ぜ合わせ及び反転置換ビットマツプのブロックの表である。表１１乃至１５は、各々、静的モードｓｍ＝０に対しての一つのブレーン（面）における異なった選択したセル形態アドレスモードＡＭを示した単一の区画したブロックである。

表１６乃至１９は、各々、静的モード５ｍｗ１に対しての二つのブレーンにおいての選択した異なった三次元セル形態アドレスモードＡ　Ｍを示した区画したブロックである。表２０乃至２４は、各々、静的モード５ｍ−２に対する四つのブレーンにおける選択した異なった三次元セル形態アドレスモードＡＭを示したマルチプル区画化したブロックである。表２５は、静的モード５ｍ−３に対する八つのブレーンにおける選択した三次元セル形態アドレスモードＡＭを示したマルチプル区画化したブロックである。

表２６は、ユーザｘ、ｙ、ｚ座標系、抽象的セル、ユニット及びブロックセクションＣ，Ｕ、Ｓ座標系、及びメモリバンクアドレスＢ、Ａ、、Ａ、座標系の間の変換に対するフレームバッファアーキテクチャ、アドレス回路、データ発生回路、及び直線置換回路を画定する基本的方程式の表であり、表２６Ａは別の記号を使用した基本的方程式の表である。

表２７は本発明の最良形態の三次元二重交換混ぜ合わせ及び反転置換ビットマツプを確立するための交換論理ＬＰＮ、Ｅ、及び反転ワイヤＬＰＮ、Ｒ。

と結合して使用される混ぜ合わせワイヤＬＰＮ。

Ｓ、を画定する表である。

表２８は本発明の三次元不変的実施例におけるフレームバッファメモリバンクアドレス方程式及びアドレス接続の表である。

表２９は容具なったマルチプルブレーン静的アドレスモードｓｍに対しての有効なダイナミックセル型アドレスモードＡＭの表である。

表３０は静的モードｓｍ−Ｑにおける異なったダイナミックアドレスモードＡＭに対してのＣ，Ｕ。

Ｓアドレス乃至はインデックスビット及びＸ、Ｙ。

２インデツクスビツトの間の関数的置換及び相関の表である。

表３１は静的モード５ｍ−０における異なったアドレスモードセル形態に対しての７レ一ムバツフアメモリバンクアドレス位置の対応する外部アドレスライン方程式の表である。

表３２は静的モードｓ　ｍ　−１における異なったアドレスモードＡＭに対してのＣ，Ｕ、Ｓアドレス乃至はインデックスビットとｘ、ｙ、ｚインデックスビットとの間の関数的置換及び相関の表である。

表３３は静的モード５ｍ−１における異なったアドレスモードセル形態に対するメモリバンクアドレス位置の対応する外部アドレスライン方程式の表である。

表３４は静的モード５ｍ−２における異なったアドレスモードＡＭに対するＣ、Ｕ、Ｓアドレス乃至はインデックスビットとｘ、ｙ、ｚインデックスビットとの間の関数的置換及び相関の表である。

表３５は静的モードｓｍ−：２における異なったアドレスモードセル形態に対するメモリバンクアドレス位置の対応する外部アドレスライン方程式の表である。

表３６は静的モード５ｍｍ３における異なったダ、イナミックアドレスモードＡＭに対するＣ、Ｕ、Ｓアドレスビット乃至インデックスビットとｘ、ｙ。

Ｚインデックスビットとの間の関数的置換及び相関の表である。

表３７は静的モード５ｍ−３における異なったアドレスモードセル形態に対するメモリバンクアドレス位置の対応する外部アドレスライン方程式の表である。

表３８は静的モード５ｍ−４における異なったダイナミックアドレスモードＡＭに対するＣ、Ｕ、Ｓアドレス乃至はインデックスビットとｘ、ｙ、ｚインデックスビットとの間の関数的置換及び相関の表である。

表３９は静的モード５ｍ−４に対する異なったアドレスモードセル形態に対するメモリバンクアドレス位置の対応する外部アドレスライン方程式の表である。

表４０は表２４のセルアドレスラインＣＡに対応するセルアドレスライン、回路及び接続を公式化するためのプール形式におけるセルアドレス方程式の表である。

本発明の好適実施例及び最良形態の説明本発明のグラフィックスアーキテクチャを実施化するラスターグラフィックス方式１０の概略システムブロック図を第１図に示しである。フレームバッファメモリ１２は、新規な置換ビットマツプをサポートするために例えば４ビツトのビット幅を有する例えば少なくとも８個の物理的メモリバンクからなる物理的メモリバンク乃至はコンポーネントのアレイによって設けられている。

以下に記載する詳細な例においては、フレームバッファメモリは、各メモリアクセスサイクル毎に２回「時間スライス」される８個の物理的メモリバンクによって与えられている。各メモリサイクルにおいて各物理的メモリバンクからの二つの「プル」は、その際に、１６個の実効的乃至は論理的メモリバンクを与える。

これら１６個の実効的メモリバンクは、アドレス及びデータ経路回路内に組み込まれている新規な論理線形置換オペレータ乃至は回路用の１６個の置換「主体」を構成している。

例トして、各メモリバンクは、四つの集積回路ＲＡＭチップから構成されており、同一のアドレスを有する４本の入出カラインを有する４ビツト幅のメモリバンクを与えている。メモリアクセスサイクルの期間中、クワッド、クワッドビット、又はクワッド画素と呼称される四つのビットからなるグラフィックス画像データユニットＵがメモリバンクからプル即ち引き出される。時間スライス動作により、８個の物理的メモリバンクの各々から２個のクワッド、又は各メモリアクセスサイクルにおいて１６個の実効的又は論理メモリバンクの各々から１個のクワッドから引き出される。従って、メモリアドレスワード乃至はセルは、１６個のクワッド乃至は６４ビツトが構成されている。データ経路方式コンポーネントは、例えば、マルチプレクス動作される３２ビツトデータ経路によって６４ビツトワードを受付けるべく構成されている。従って、各６４ビツトワードは、２個のインターリーブされた３２ビツトワード乃至は「プル」から構成されている。

フレームバッファはダイナミックＲＡＭ即ちＤＲＡＭから構成されている場合には、ダイナミックＲＡＭコントローラ即ちＤＲＡＭＣ１４がＤＲＡＭセルリフレッシニのために必要とされることがある。

一方、アドレス発生器トレースがこの機能を達成する場合がある。

アドレス発生器即ちＡＧＥＮ１５は、ホスト又はシステムＣＰＵとすることも可能なプログラマブル即ち書込み可能のグラフィックスプロセサ即ちＰＳＧ１６からＩ　Ｃ０ＤＥライン上に受取られたグラフィックス命令を実行し、且っＢＵＳＣＯＤＥライン上の命令要求をアクノレツジする。付加的なアドレス論理回路２０を介してフレームバッファ１２をアドレスするために例えば３２ビツトの双方向性バスであるアドレスバス即ちＡＤＢＵＳ１８上及びアドレスライン即ちＡＤライン上の命令要求に応答して、ＡＧＥＮ１５は、フレームバッファに対し適宜のアドレスを発生する。アドレス論理回路２０は、１６個の論理メモリバンク（８個の物理メモリバンクで２回時間スライスされている）への４本の独特なバンクアドレスラインを駆動するためにアドレスバッファラッチ及び論理ゲートを有している。ＡＧＥＮ１５及び関連するアドレス論理２０は、共に、後述する如く、置換ビットマツプを確立し且つ実行する。

ＡＧＥＮ１５は、更に、データ発生器即ちＤＧＥＮ２２へのＤＯＰライン上にデータオペレーションコード即ちＤＯＰコードの形態で命令シーケンスを供給する。

データ発生器２２は、ＡＧＥＮ１５からの命令シーケンスを受取り且つアドレス発生器によって発生されたアドレスシーケンスに対応するフレームバッファからアクセスされたグラフィックス画像データに関してのグラフィックス操作をするためのビットブロック転送チップ即ちＢｉｔ　Ｂ１１ｔチツプと同等のデータ経路コンポーネントである。ＡＧＥＮＩ５と結合してＤＧＥＮ２２によって実行されるグラフィックス操作は、ベクトル作図即ち相対的又は絶対的位置からのベクトルアドレス動作、ラスターＯｐｓ又はＢｉｔ　ＢｆＩｔ’ｓとして知られるビットブロック転送、多角形埋め込み（ｐＣＩ）’ｇｏｎｆｉＪ７１））、文字作図、ストライブシーケンス動作など及びラスターディスプレイのりフレッシユを包含する。６４ビツトグラフイツクス画像データワード乃至はセルが、ＡＧＥＮ１’５のアドレス制御下において、データライン即ちＤライン及びＤＢＵＳ又はＭＢＵＳ２４としても呼称される例えば３２ビツト双方向バスであるデータバス２４上でマルチブレクス動作された３２ビツトワードにおいてフレームバッファ１２へ及びフレームバッファ１２から転送される。

グラフィックス画像データは、アドレス発生器によって確立された置換された順番でフレームバッファのメモリバンク内に存在する。この置換ビットマツプは、マルチプルワード及びセルアドレスモードを受付ける。ＤＧＥＮ２２は、ＡＧＥＮによって確立された置換ビットマツプの通常ではない置換された順番で受取られたグラフィックス画像データに関するデータ経路操作を実施し且つグラフィックスデータ操作を実行すべく構成されており且つ配列されている。ＤＧＥＮは、データを正規化し且つフレームバッファ置換ビットマツプへ帰還するためにデータ経路操作の完了後前記通常ではない置換した順番へデータを帰還させるための論理直線置換オペレータが設けられている。ＡＧＥＮの論理直線置換オペレータ回路がグラフィックス画像データのインデックス乃至はアドレスに関して動作する一方、ＤＧＥＮの対応する論理ＬＰＮ回路は直接的にデータ対象に関して動作を行なう。ＤＧＥＮ回路は、特定のグラフィックスデータ操作又はデータ経路操作の条件に従って、標準ビットマツプ即ちＳＢＭ空間に対応するユーザＸ、Ｙ又はＸ、Ｙ、Ｚ座標系と置換ビットマツプ座標系ＰＢＭ空間に対応するメモリバンク及びバンクアドレス座標空間との間においてグラフィックス画像データを変換することが可能である。

例えばベクトル作図、Ｂｉｔ　Ｂ１１１’ｓ及び多角形埋め込みのために必要とされるマスキング、アライメント、及び論理操作を包含するデータ経路操作は、データワードのＳＢＭ又はＰＢＭ座標空間に従って適宜配列されている。

ＤＧＥＮ２２は、更に、ビデオ出カライン即ち■ＩＤライン上にＣＲＴディスプレイ２５のリフレッシュ用のディスプレイワードを準備する。ＤＧＥＮ２２は、ディスプレイワードの組立てのためにＦＩＦＯインターフェースを有しており、且つ第一レベルのビデオシフト動作を実行する。例えば４０ＭＨ２以上のバンド幅のような一層高いバンド幅のために必要とされる場合には、ビデオシフトレジスタ２６が設けられる。データ発生器２２において実行される第一レベルのビデオシフト動作は、ビデオスキャンラインを制御するために正規化したシーケンスを組み立てるためのフレームバッファ置換ビットマツプから受取られたディスプレイアドレスモードワードの置換した順番を受付けそれを調節する。このシフトされたビデオデータは、ＣＲＴディスプレイ２５のリフレッシュのために、カラールックアップテーブル（ＬＵＴ）及びデジタル・アナログ変換器（ＤＡＣ）と直接的に使用することが可能である。

ビデオ同期発生器２８は、ＡＧＥＮ１５からのリフレッシュサイクル用の要求及びディスプレイタイミングを制御する。

ＡＧＥＮ１５及びＤＧＥＮ２２及びそれぞれのＡＤＢＵＳ１８及びＭすＵＳ２４は、パストランシーバ３０によって分割されている。パストランシーバ３０は、ＤＧＥＮとフレームバッファメモリバンクとの間のデータ転送と同時的にフレームバッファメモリバンクの同時的アドレス動作を可能としている。

パストランシーバ３０は、更に、現在の命令の実行中に次の命令データの同時的なローディングを可能としている。このアドレス動作及びデータ転送の同時性に対する分割構成は、「バーバード」アーキテクチャと呼称される。２番目のパストランシーバ３２は、ＡＧＥＮ１５とＰＧＰバス３４の同時的分離を与えている。パストランシーバ３０及び３２は、従って、三段階層型データパイプラインとなっており、一定の情報バンド幅を有しているが、第一段を構成するプログラマブルグラフィックスプロセサ１６と共にビットバンド幅を増加させている。ＰＧＰ１６は、ユーザｘ、ｙ又はｘ、ｙ、ｚ座標系において位置情報を変換するか又は発生するために必要な変換と共に、システムＣＰＵのデータベースからの幾何学的対象を高レベル幾何学的プリミティブに分解する。ＡＧＥＮ１５及びＤＧＥＮ２２は、位置データをフレームバッファ格納用の画素のビットストリームへ変換させる第二段を構成しており、一方リフレッシュディスプレイは第三段を構成している。

ＡＧＥＮ及びＤＧＥＮがフレームバッファ内に新規な二次元及び三次元ＰＢＭを確立するための順番を置換するのは、位置データを画素データのピットストリームへ変換させる第二段においてである。

この一般的な方式のその他のコンポーネントは、システムクロックを有しており、それは、例えば■ＣＬＫライン上に４０　Ｍ　Ｈｚクロック信号を供給してＡＧＥＮ１５及びＤＧＥＮ２２命令実行シーケンスを駆動し且つその他のシステムタイミング条件を提供する。噛み合わせアルゴリズム及びカラーシェーディングを実行するために画素プロセサ３６を付加することが可能である。

本発明のマルチプレーン実施例を示したラスタグラフィックス方式の別のブロック図を第２図に示しである。第１図のブロック図のものと同様なコンポーネントは同一の参照番号で示しである。この一層完全なブロック図は、本発明によって意図されている階層的パイプライン組織をより明確に示している。

この例においては、ＣＰＵバス３８上のホスト乃至はシステムＣＰＵは、データベーストラバーサル即ち横断によって高レベル幾何学的対象へ分割される抽象的記号の例化ヒエラルキ即ち階層のデータベースを組込んでいる。高レベル幾何学的対象は、後述する如くプログラマブルグラフィックスプロセサＰＧＰ１６によって高レベル幾何学的プリミティブへ分割され、ローカルメモリ４０及びオプションのユーザインターフェースペリフェラル４２によって向上される。ＰＧＰ　１６は、パストランシーバ４４によってＣＰＵバス３８から分離される。該階層データパイプラインの後の段は上述した如くである。

第２図のシステムの例において、フレームバッファメモリバンク１２はＮ個のブレーン（面）５ｏ。

５１、・・・、５ＯＮに区画化され即ち組織化されている。第２図のブロック図において、例えば、メモリバンク１２とデータ発生器即ちＤＧＥＮ２２の組がフレームバッファメモリの各ブレーンに対して複製することが意図されている。フレームバッファメモリのブレーンは、各画素を画定するビット数を表わし且つ第三深さ次元即ちユーザ／観察者座標系の２座標を構成している。一方、フレームバッファメモリを有するメモリバンクの同一の組は、Ｎ個のマルチプルブレーンへ区画化し組織化することが可能であり、各ブレーンは８個の物理的メモリバンク即ち１６個の論理的メモリバンクの全てを横断して切断する。この場合且つ後述する詳細な例においては、単一のデータ発生器即ちＤＧＥＮ部品２２は、全てのブレーンに対してデータ経路操作を実行することが可能である。メモリコントローラ２６は必要なダイナミックメモリリフレッシュを与え且つアドレス発生器即ちＡＧＥＮ１５の動作と関連する補充的なアドレス論理ゲート乃至は回路２０を組込むことも可能である。このアドレス発生器は、画素プロセサ３６で補充することが可能である。ＡＧＥＮ１５及びＤＧＥＮ２２は、例えば２０４８Ｘ２０４８画素までの分解能に対して３２０　Ｍ　Ｈｚモニタ２５を駆動することが可能である。

第１図及び第２図のシステムブロック図レベルにおいては、本発明のラスタグラフィックスシステムは、現在入手可能なラスタグラフィックス装置及びワークステーショングラフィックスアーキテクチャと類似している。本発明の微妙な差異は、アドレス発生器即ちＡＧＥＮ１５及び関連するアドレス論理回路内に存在し且つデータ発生器即ちデータ経路部品ＤＧＥＮ２２内に存在する。システムブロック図レベルにおけるＡＧＥＮ１５は従来のアドレス発生器のように見えるが、それは、ＡＧＥＮ内に内部的に又はＡＧＥＮ内に内部的に且つ関連するアドレス論理回路２０内に外部的の両方の何れかにおいて、論理直線置換回路、オペレータ、又は多様な異なったワード及びセル形態アドレスモードを取扱い且つアクセスすることが可能な新規な置換ビットマツプをマルチバンクフレームバッファメモリ内に確立するためにグラフィックス画像データアドレスを置換する以下に説明する回路を組込んでいる。同様に、ＤＧＥＮは従来のデータ経路チップ又はＢｉｔ　ＢｆＩｔチップと類似する能力であるように見えるが、それは、更に、異常な置換順序でフレームバッファ置換ビットマツプから検索したグラフィックス画像データを処理し且つ操作するために論理直線置換回路、オペレータ、又は回路を組込んでいる。本発明に基づ＜ＤＧＥＮは、異常な置換順序で受取ったデータを取扱い且つ例えばベクトル作図、多角形充填ないしは埋め込み、６４ビツト水平ワードブロツク転送、及び画像リフレッシュ及びディスプレイなどを実施するための多様な手法を提供している。

本発明の置換ビットマツプ即ちＰＢＭにおいて本質的なマルチセル型アドレス能力は、ユーザ／観察者Ｘ、Ｙ又はｘ、ｙ、ｚ座標系と密接に関連する従来のスタンダードビットマツプ即ちＳＢＭと対比される。従来のＳＢＭは、−次元ワードによるか又は二次元セルによっＣ一つのアドレスモードにおいてのみアドレスされるか又はアクセスされることが可能なものである。本発明のマルチセル型アドレス能らはラスタディスプレイ観察表面のブロック乃至は再分化を示しており、フレームバッファの置換ビットマツプの新規なブロック組織化に対応している。

このブロック組織化概念は、本発明にとって根本的なものであり、複数個のセルアドレスモードが同時的に存在すること乃至は同時性であることの結果である。

ブロック又はブロックセクションは、ラスタディスプレイ観察表面の最も小さな矩形状の再分化であり、その中において、異なったアドレスモードセル及びワードの全てが等しい境界サブセット（副組）を形成している。異なったアドレスモードの各々からの等しい数のセル又はワードがオーバーラツプ即ち重ね合わせなしでそのブロックを充填する。

第３図を参照すると、本発明に基づく新規なブロック６０が示されており、それは、ユーザ／観察者二次元Ｘ、Ｙ座標系空間内における、例えばＣＲＴスクリーンなどのラスタディスプレイ観察表面の矩形状再分化乃至は部分を表わすものとして理解することが可能である。例えば表１及びその後の表を参照して更に詳細に後述する如く、ブロック６０は、又、ＰＢＭ空間におけるフレームバッファ置換ビットマツプのメモリバンク及びメモリバンクアドレス位置の抽象的な再分化組織を表わしている。本発明及びシステム実施例の重要な特徴は、ブロック６０概念が転送可能なものであり且つユーザＸ、Ｙ座標系及び置換したＢ、Ａ座標系の間、即ちスタンダードな座標空間と置換したＰＢＭ座標空間との間で持ち越されるということである。この転送可能なブロック組織原理は、複数個のアドレスモードセル及びワードの同時性という理由のみにより起因しており、且つ本発明の源となる全く新規なものである。

上述したシステム例において、アドレス用のワード及びセル寸法は、各々が各メモリアクセスサイクルの１６個の実効的乃至は論理メモリバンクの各々によって貢献される１６個のクワッド、即ちクワッドビット乃至はクワッド画素からなる６４ビツトである。第３図の例においては、ブロック６０は３個のアドレス用モードセルの何れかによって検査乃至はアクセスすることが可能である。６４Ｘ１ビツト　“セル６２は、基本的には、ＣＲＴスクリーンのリフレッシュ用のフレームバッファメモリをアクセスする場合に使用される水平方向ワードアドレス用モードである。６４×１ビツト水平ワード６２は、更に、Ｂｉｔ　Ｂ、Ｑｔ’ｓ及び多角形充填のために本発明に基づいて使用される。１６×４ビツトセル６４は、水平方向の寸法が一層大きく従って例えば水平方向に方位したベクトルを描画するためのフレームバッファをアップデートするためにフレームバッファメモリをアクセスするために本発明に従って有用な二次元セルを表わしている。４ｘ１６ビツトセル６６は、垂直方向の寸法が一層大きく従って垂直方向に包囲したベクトルを描画することによりフレームバッファにアクセスし且つフレームバッファをアップデートするために本発明に基づいて有用な別の二次元セルアドレス用モードである。明らかなように、ブロック６００寸法は、それぞれのアドレス用モードセル６２，６４．６６の最大寸法によって設定される。ブロック６０の水平方向寸法は、アドレス用セルの水平方向寸法の最大値、即ち一次元６４×１ビットディスプレイワード６２の６４ビット水平方向幅に等しい。ブロック６０の垂直方向寸法は、アドレス用セルの最大垂直方向寸法、即ち４×１６ビツト垂直方向に包囲したセル６６の１６ビツトの垂直方向高さである。従って、ブロック６０の全体的寸法は６４Ｘ１６ビツトである。例えば１０２４Ｘ１０２４画素の分解能を持ったディスプレイ表面乃至は観察表面は、約１０００個又は正確には１０２４個のブロック、即ち水平のＸ方向において１６個のブロック及び垂直のＹ方向において６４個のブロックから構成されている。２０４８Ｘ２０４８画素の分解能を持ったディスプレイ表面即ち観察表面は、Ｘ座標方向において３２個のブロック及び垂直のＹ方向において１２８個のブロックであり約４０００個又は正確には４０９６個のブロックから構成されている。

更に第３図を参照すると、水平ワードモードセル６２の各々は、単一の行に配列されている１６個の水平方向に包囲したクワッド画素６１から構成されている。

各クワッド画素部ちクワッド６１は、水平方向の行に配列された４ビツト６３から構成されている。単一ブレーンのフレームバッファの場合、各画素はビット６３の単一のものによって画定される。

水平方向に包囲した二次元アドレス用モードセル６４も、１６個のクワッド６５から構成されており、この場合にはクワブト６５の４個の行と４個の列に配列されている。各クワッドは４ビツトからなる水平方向の行として配列されている。

垂直方向に包囲された二次元アドレス用モードセル６６は、単一の垂直列に配列された１６個のクワッド画素６７から構成されている。各画素も、水平方向の行における４ビツトから構成されている。好適実施例におけるブロック幾何学形状の基本的単位Ｕは、水平方向に包囲されたクワッドである。しかしながら、このデータの基本的単位は、１個のビット又はその他複数個のビットの形態とすることも可能である。これら例示した三つのアドレス用モードセルの各々は１６個の単位Ｕ即ちクワッド従って６４個のビットから構成されており、且つこれらセルの幾何学形状は、部分的に、６４ビットセル寸法及び４ビツトの水平方向単位として配列されているクワッドからなるデータ単位Ｕによって決定される。従って、ブロック６０の寸法即ち境界が決定される。

第４Ａ図、第４Ｂ図、第４Ｃ図に示した如く、このブロックは、Ｘ、Ｙ座標系観察表面の最も小さな再分化であり、その観察表面において、全ての異なったアドレス用モードセルは同一の数のセルを有する境界において一致する。第４Ａ図において、１６個の一次元水平ワードモードセル６２が充填しており且つオーバーラツプすることなしにブロック６０の全てのビット乃至は画素をアクセスする。

これら１６個の水平ワード乃至はセル６２は、実際上、該ブロックを充填する単一の列を形成している。第４Ｂ図において、１６個の水平方向に包囲した二次元アドレス用モードセル６４がブロック６０を充填する全てのビット即ち画素をアクセスし、この場合オーバーラツプなしで４個の列及び４個の行からなるセルを存している。第４Ｃ図において、１６個の垂直方向に包囲した二次元アドレス用モードセル６６がオーバーラツプなしでブロック６０の全てのビット即ち画素をアクセスする。１６個のセル６６は、実際上、そのブロックを充填する単一の行を形成している。各々の場合において、６４Ｘ１６ビツト即ち１０２４ビツトのブロック寸法は同一であり、そのブロックのセルのカバレッジ即ち適用範囲において冗長性乃至はオーバーラツプは存在しない。換言すると、アドレス用モードセルの各組はそのブロックの境界のサブセット（副組）を形成している。

ユーザ／観察者Ｘ、Ｙ座標系即ちスタンダードな空間から置換ビットマツプ即ち置換したＰＢＭ空間乃至は本発明のフレームバッファのＢ、Ａ座標系へのブロックレベル組織の繰越しを表１の実施例に示してあり、それは第３図及び第４図のブロックに対応する一つのブロックを表わしている。１６進数デジツト０乃至Ｆによって識別される１６個の実効的即ち論理的メモリバンクは、ユーザラスタディスプレイ観察表面の対応するブロック部分即ち再分化の画素Ｘ及びＹ座標に関しての置換した順番で提供される置換対象である。表１及びその後の表及び明細書における記号として、Ｘ座標は左から右側へ増加する水平方向の座標である。

Ｙ座標は上から下へ増加する垂直方向の座標である。表１において、Ｘ座標は１６進数のデジットＯ−Ｆで表現される０から１６クワツドからなるクワッドの基本的データ単位Ｕで・従ってＸ座標軸のビット寸法Ｃよ実際１：　ｔｉ　６４ビツトであり、即ち１６クワツド乃至はデータ単位Ｕである。なぜならば、これらのクワッドは常に水平方向に包囲されており、一つの水平方向の行において４ビツトの単位を有しているからである。Ｙ座標は、ビットの単位で表わされ、Ｙ座標寸法は１６進数デジット０−Ｆで表わされる０から１６へ延在している。なぜならば、基本的データ単位Ｕ乃至はクワッドは、垂直方向寸法は１ビツトを有するだけであるからである。従って、表１によって表わされるブロック寸法は、第３図及び第４図のブロックに対応して６４Ｘ１６のままであり、実際の水平方向幅の歪乃至は圧縮を有している。なぜならば、Ｘ座標位置はクワッド単位であるからである。

表１の中には、本発明の一実施例を表わす循環的置換ビットマツプの置換した順番にある６対のデジットにおける最初の１６進数デジツトによって識別される観察表面上の画素位置に対して１６個の論理メモリバンクＢの割当が示されている。１６個のメモリバンクの各々は、各アドレス用モードワード乃至はセルに対して１個のクワッド乃至は単位貢献し、且つブロックに対しては全部で１６個のクワッド乃至は単位となる。従って、各メモリバンクには１６個のバンクアドレスＡが設けられており、それは各ブロックに対しセルアドレスＣと相関する。特定の画素乃至は画素位置に対するバンクアドレス割当Ａは不変のままであるが、画素の相関されたセルアドレスＣは、後述する如く選択されたアドレス用モードセル形態に従って変化する。ブロックアドレス及びアドレス用セルモードが特定されると、観察表面上の各画素乃至はクワッド画素位置に対してメモリバンクＢ及びメモリバンクアドレスＡ又は全てのアドレスＣを特定することが必要とされるだけである。

バンクアドレスＡ又はセルアドレスＣは６対のデジットにおける２番目の１６進数デジツトであり、バンクセルアドレスの任意の割当の一つの可能な例を表１の中に示しである。各メモリバンクＢはアドレスＡにおいて各メモリアクセスサイクルにおき検査乃至はアクセスされ、且つ１６個のメモリバンク及びバンクセルアドレスＢ、Ａは１個のアドレス用モードセルを発生する。

スタンダードなビットマツプにおいて、各行におけるメモリバンク割当の系列乃至は順番は０からＦへの列の同一の順番のシーケンスであり、スタンダードなビットマツプは実質的に同一となるＸ、Ｙ座標系に対する簡単な関数的演算関係を担持している。

表１において明らかな如く、本発明のメモリバンク割当は置換した順番で表われる。該メモリバンクは、Ｘ、Ｙ座標系の複素線形置換となる配列においての観察表面のブロック再分化に関して画素位置におけるグラフィックス画像データ値を制御乃至は決定する。例えば、メモリバンク９は、初期的な検討によって容品に特性付けることが不可能なブロックに関して複素アレイにおいてグラフィックス画像画素値を制御するために１６個のクワッド画素をブロックへ供給する。後述する如く、この関数関係は、複素論理線形置換であって、それは三つの異なったアドレス用モードセルが冗長性乃至はオーバーラツプなしでブロック全体をアクセスすることを可能とする。

表１に示した如く、三つのアドレス用モードセルの例が第３図のブロックに表われる三つのセルにほぼ対応して概路光されている。しかしながら、表１の寸法は第３図に表われる観察表面のブロックの実際の寸法からは歪曲されている。なぜならば１６進数デジツトによって識別される表１内に表われるクワッドは、実際には４ビツトの水平方向幅乃至は寸法を有しているからである。観察表面に対応して真実の寸法で表わされる場合、表１はその水平方向寸法が４倍広いものであって、その場合に第３図のブロックと一致する。例えば、メモリバンク表１上の水平リフレッシニセル６２の配置を調べると、表１を充填する１６個の水平ワードセルの各々において、１６個のメモリバンクの各々が１個のクワッド画素を貢献すべく表わせられており、冗長性乃至はオーバーラツプは存在しない。同様に、垂直方向に包囲させた４×１６ビツトセルを表１の１６個の位置に配置させることにより１６個の垂直方向に包囲した二次元セルが得られ、その各々において１６個のメモリバンクが冗長性乃至はオーバーラツプなしで１個のクワッド画素に貢献することが表わせられる。

最後に、表１のメモリバンク割当において水平方向に包囲した二次元アドレス用モードセル６４を配置することにより、１６個のセルが発生され、その各々において、１６個のメモリバンクの全ては冗長性乃至はオーバーラツプなしで１個のクワッド画素に貢献するものとして表わせられる。

三つの異なったアドレス用モードセル形態を取り込むことが可能であるように、表１の置換ビットマツプがスクリーン上の画素位置に対してメモリバンク及びバンクセルアドレス位置の割当を行なっていることが明らかである。本発明がスタンダードのビットマツプ装置と比べて著しく性能が増加しているのはこの点に関してである。本発明のシステムにおいては、例えば垂直に包囲したベクトルの最大１６個までの画素を描画することが可能であり、各インターリーブしたメモリサイクルが１６個のクワッド乃至は６４ビツトセルをアクセスする。ベクトルが水平方向又は垂直方向に包囲しているか否かに従って、アップデートする画素数を最適化するためにセルを選択することが可能である。任意の角度ベクトルに対して、第３図及び第４図及び表１のマルチセル型アドレス用モードアーキテクチャは、スタンダードのビットマツプ装置の特徴であるメモリアクセスサイクル当りアップデートされる画素が一つであるのと比較して、メモリアクセスサイクル当り少なくとも６個の画素アップデートするという平均性能を与えている。従って、本発明は、従来のスタンダードのビットマツプシステムのものよりも５倍乃至１０倍のファクタだけベクトル描画速度を増加させている。

表１に表わした循環型線形置換回路ＰＢＭは、スタンダードのビットマツプと比較して著しい改良であるが、本発明の二次的に最適な実施例である。それは、マルチセル型アドレスモードを達成するための本発明の最小条件を示すために提供したものである。特に、フレームバッファは、別々の独特のアドレスを有する複数個のメモリバンクから構成されねばならず、そのメモリバンクは少なくとも１個の論理ＬＰＮを組込んだ線形置換回路の「置換対象」を構成している。論理メモリバンクの数Ｍは２の零であり、以下の実施例においてはＭ−１６である。表１の循環型ＰＢＭを実施する論理線形置換回路乃至はオペレータは、回転乃至は循環線形置換回路乃至はオペレータＣ，である。ＬＰＮオペレータＣ３の関数的な定義を表２に与えている。

循環線形置換オペレータＣ，は論理ＬＰＮ又は線形置換オペレータと呼称される。なぜならば、それは、二次元において少なくとも二つのオペランド、アドレス変数又はインデックス変数を取扱い、且つそれは例えばＸＯＲ及びＸＮＯＲゲートなどの自己対称的又は可逆的論理乃至はブールゲートを基本としておりそれを組み込んでいるからである。この条件によれば、論理線形置換回路の入力及び出力は可逆的であり且つデータを失うことはない。ＡＧＥＮ及び関連したアドレス論理及びＤＧＥＮ内に設けられるアドレス用及びデータ経路回路は、スタンダードのＸ、Ｙ座標空間と置換したＢ、Ａ座標系乃至はＰＢＭ空間との間でデータを失うことなしに容易にスイッチングするためのラスタグラフィックスシステムを実現することが可能である。循環型オペレータＣ１は、二つのインデックス変数を取扱い且つ係数加算又は減算によってインデックスビットを修正する。Ｃ，オペレータの逆数は、別のＣ，ＬＰＯによって与えられ、その場合オペランドの一つはそのインデックス変数の何れかの負のものである。

循環型ＬＰＮは、第５図に示した如く加算器として配列されている可逆的又は自己対称的論理ＸＯＲ又はＸＮＯＲゲートの配列によってインデックス又はアドレス空間内のアドレス用論理回路内に実現される。オペランドの循環型線形置換は、従って、アドレスインデックス又は置換された対象の数に等しい係数に関してのオペランドの和である。論理回路に関しては、循環型ＬＰＮ　Ｃ，は、ＡＧＥＮのアドレス回路又はそれに関連するアドレス論理における如くに実現された加算器乃至は「ロテータ」へ変換する。後述する如＜ＤＧＥＮのデータ空間及びデータ経路において、循環型ＬＰＮ　Ｃ，はバレルシフタ又はデータロデータによって実現される。

Ｘ、Ｙ座標系と表１に示した１６個のメモリバンクＢのＰＢＭ組織との間の特定の関数関係及び線形置換は、以下の正規形方程式によって定義される。

Ｂ−Ｃ，（Ｘ’　、Ｙ’　）正規形ｘ’　、ｙ’座標は、次式によってＸ、Ｙ座標に関係している。

Ｘ’−Ｑ、（Ｘ、１．０）Ｙ’−Ｑ、（Ｙ、１．Ｅ、（Ｘ、Ｙ））尚、Ｑ、は表３において定義したマルチプレクス用乃至はスイッチハイブリッドＬＰＮであり、且つＥ−は表４において定義した交換論理線形置換オペＬ／−夕Ｃ−する。交換線形置換回路乃至はオペレータＥ、は、少なくとも二つのオペランド又は次元において動作し且つ例えばＸＯＲ及びＸＮＯＲ論理ゲートなどの自己対称的可逆的論理ゲートを組込むか又は実現する論理線形置換オペレータである。

マルチプレクス用乃至はスイッチＬＰＮ　Ｑ、は、ハイブリッドＬＰＮと呼称される。なぜならば、それは、この様な論理ゲートを組込むか又は実現することがなく、従ってオペランドのインデックスに関してのみ動作する「ワイヤ」で実現することが可能である。しかしながら、Ｑ、ＬＰＮは対状の論理ＬＰＮである。

Ｑ、ＬＰＮは、独特のＬＰＮ構成である。なぜならば、それは、複数個の次元をマルチブレクス動作する二つ又はそれ以上の次元からのインデックスに関して動作し、且つ対形状で実現された場合に、論理的ＬＰＮとして実効的に機能するからである。従って、対状の論理スイッチオペレータＱ、は、二つ又はそれ以上のインデックスに関して動作するＬＰＮであり、対において動作する場合、以下に更に詳細に説明する如く論理動作を実行することが可能である。スイッチＬＰＮ　Ｑ、は、実効的には、二つの異なった次元からビットを取り且つインデックス又はアドレスビットをマルチブレクス動作即ち多重化させる二次元置換論理オペレータである。アドレス又はインデックス空間におけるスイッチＬＰＮ　Ｑ、を実現するための回路を表３の実施例に対して第６図に示してあり、一方第６Ａ図は、第６図の２対１セレクタスイツチの詳細を示している。交換ＬＰＮ　Ｅ、を実現するための回路を第７図に示しである。

表１の置換ビットマツプを二次元から例えばマルチプレーン置換ビットマツプを組込んだ三次元へ拡張するために、ユーザｘ、ｙ、ｚ座標系の画素又はビット位置に対する１６個のメモリバンクＢの割当を定義する論理ＬＰＮ変換方程式、循環型ＬＰＮ又は循環型オペレータＣ，の二つの適用が必要である。

即ち、本発明の置換ビットマツプを実現するために、変換ＬＰＮ関数が必要であり、それは例えば二次元置換ビットマツプ用の循環型線形置換オペレータＣ１などの少なくとも１個の論理ＬＰＮ関数及びより高い次元のビットマツプ用の第一のものの後の各次元に対する少なくとも１個の論理ＬＰＮを組込んでいる。三次元ｘ、ｙ、ｚ座標系の三次元ＰＢＭへの置換の場合、少なくとも２個の論理ＬＰＮが必要とされる。

二次元セル形態でマルチセル型アドレス動作を達成するために、置換対象、即ち１６個の論理メモリバンクＢは、少なくとも二次元、例えば両方がＸ。

Ｙ座標系の次元即ちＸ及びＹの論理線形置換関数でなければならない。マルチプレーン三次元座標系の場合、メモリバンク指定も、少なくともＸ及びＺ座標の両方の関数の場合がある。従って論理ＬＰＮは、両方の座標次元の関連するインデックス又はアドレスに関して動作する。本実施例においては、インデックスビットとしても呼称されるこれらのアドレスビットは、各座標に沿って４個の数である。ブロックのＹ座標方向において、論理ＬＰＮ関数によって置換されたアドレスビット乃至はインデックスは、Ｙｓ　、Ｙ２　、Ｙ＋　、Ｙｏとして示され、又は一般的には、Ｙｌとして示され、尚ｉ−３，・・・、０である。

ブロックのＸ座標方向においては、論理ＬＰＮ関数によって置換されたアドレスビットはＸ、、Ｘ４゜Ｘ、、Ｘ２であり、又は一般的にはＸ＋であり、尚ｉ−５，・・・、２である。このＸ及びＹの４個のインデックス乃至はアドレスビットの関連性は、次のアドレス手法に基づいている。

アドレス用ビット順番及び方向に関して、以下の如き通則が遵守される。標準的なやり方に従って、水平方向に表現されるアドレス用ワード乃至はデータワードにおける最も右側のビットは最小桁ビット（Ｌ　Ｓ　Ｂ）でありインデックス番号乃至は脚字ｉ−０で表示される。水平方向に表現されるワードの最も左側のビットは最大桁ビット（ＭＳＢ）であり、且つＮビットワードに対してＮ−１で示される。ＬＳＢ及びＭＳＢの通則に付随して、Ｘ、Ｙ座標系におけるＸの値は左側から右側へ掛けて増加し一方Ｙの値はＸ、Ｙ座標系リフレッシュ画像の上から下へ掛けて増加するという通則がある。一実施例に従えば、ＤＧＥＮにおける６４個のビットセル乃至はワードがフレームバッファメモリへ送られたりそこから供給される２個の３２ビツトワードのインターリーブしたシーケンスとして形成されている。複数個の部分を持ったデータ構造の順番を増加するメモリアドレス順番で識別するという通則に従って、送信又は受信すべき最初の３２ビツトのワードは低位のメモリアドレス番号を有している。同様に、２個の１６ビツトオベランドから構成されているＡＧＥＮの３２ビツトワードは、低位レジスタを有する１６ビツトワードが３２ビツトワードの最小桁ビット内に配置されるように配列される。マルチプルプレーンに対しＺ座標を有する三次元ビットマツプの場合、最初のプレーン乃至は上部プレーンがインデックスビットＯによって識別されより高い番号のプレーンは画素深さにおいて下方向に前進するという通則に従う。ディスプレイのりフレッシユの場合、連続するブロックの連続する水平ディスプレイワードからなる各スキャンラインはブロックアドレス境界で開始する。

二進２のｓｘ、ｙアドレス動作を、ラスクディスプレイ観察表面上の画素のＸ、Ｙ位置を関連する画素を包含するメモリバンク及びメモリバンクセルアドレスのアドレス値又は位置に対して関係付けるために使用することが可能である。線形アドレス動作も使用することが可能であり、それはウィンド動作システムの場合に好適なものであるが、以下の二進アドレス動作手法について説明する。Ｘ、ＹアドレスはＹ及びＸに対するインデックスビットの連接（ｃｏｎｃａ　ｔ　ｅｎａ　ｔ　ｉ　ｏｎ）である。Ｘ、Ｙ座標系における観察表面の画素位置のＸアドレスは、ＸＮ−、、・・・、Ｘｏ、Ｘ、、・・・、Ｘ２．Ｘ、、Ｘｏのアドレス乃至はインデックスビットによって与えられ、尚Ｘ、、、・・・、ＸｏはＸにおけるブロックアドレスを表わしており、Ｘｌ、・・・、Ｘ２はセル内のクワッド単位のＸ内におけるアドレスを表わしており、又Ｘ、、Ｘｏはクワッドデータ単位内の４個のビットを識別している。例えば１０２４Ｘ１０２４画素の分解能を持った観察表面及びビットマツプの場合、観察表面を再分化し且つ後述する如く６４×１６ビツトの寸法の１０２４個のブロックによって充填する。２０４８Ｘ２０４８画素の分解能の場合・ラスク観察表面及びビットマツプは４０９６個のブロックに再分化する。従って、ブロックアドレスビットＸ、、、・・・、Ｘｏによって部分的に特定される特定のブロックを識別するために最小で１０乃至１２個のアドレスビットが必要である。このブロックアドレスのＸ座標部分は、メモリに対するスタンダード即ち従来のアドレス変換に従うパーミュテーション即ち置換なしで、Ｘ、Ｙ座標系とＢ、Ａ座標系との間で直接的に移動する。

４個のアドレス乃至はインデックスビットＸ　５　ｒ・・・、Ｘ２のストリングは、Ｘ、Ｙ座標空間内の座標位置に対応するセルアドレスで識別することの可能なブロックの水平Ｘ方向におけるクワッドを識別する。なぜならば、水平Ｘ座標方向において、各座標位置は４個のビット乃至は画素からなるクワッドを表わしているからである。水平Ｘ方向に沿ってのブロックの各行は、１６個のクワッド（６４個のビット）から構成されており、そのクワッドは４個のインデックスビットＸ５．・・・、Ｘ２によって識別することが可能である。各水平Ｘ座標位置クワッドは、表１に示した如く１６個のメモリバンクＢの異なった一つによって制御されるか又は貢献される。メモリバンクＢは、又、特定のブロックに対して同一のブロックアドレスを持ったブロックに組織される。

ブロックアドレスが特定されると、それは全てのメモリバンクに対して同一であり、且つ全ての１６個のメモリバンクはそのブロックに対して貢献する。

特定のメモリバンクの特定したブロックは、そのメモリバンクが貢献するブロックの１６個のセルに対して１６個のセルアドレスに分解され且つ１個のクワッドを構成する。前に説明した如く、各メモリバンクは１個のブロックの１６個のセルの各々に対して１個のデータ単位即ちクワッドを貢献する。従って、特定のセルに対するクワッドは、メモリバンクＢ内のセルアドレスＡによって識別される。ＰＢＭ座標系のこのセルアドレスＡ及びメモリ指定Ｂは、論理線形置換変換を介してＸ、Ｙ座標位置に関連している。

Ｘ座標方向の場合、置換され４個のインデックスビットを表わすものはセルアドレス乃至はインデックスビットＸ２．・・・、Ｘ２に対するクワッドのセルアドレスのみである。表２．３．４などの異なった論理及びワイヤＬＰＮの定義において、インデックスビットの数りは４であり、且つ循環型ＬＰＮＣ，を画定する場合に適用可能な係数も４である。

ブロックアドレスビットＸト８．・・・ｌ　Ｘｏは置換されず、従来のアドレス動作によってメモリバンクへキャリーオーバ即ち移動する。換言すると、そのブロックは、全てのメモリバンクが同一のアドレスを有するメモリ内のビットの組である。全てのメモリバンクは特定のブロックにおいて同一のブロックアドレスを持っている。変化しないアドレス部分が存在するので、本発明のブロック組織が発生する。同様に、クワッド内のビット乃至は画素位置を識別するアドレスビットＸ、、Ｘ、はＬＰＮによって置換されることはない。その代わりに、それは選択されたアドレスモードに従って変化するセルアドレス部分の４個のインデックスビットに過ぎず、従って置換されるものはセルアドレスビットのみである。

変化するのはアドレスのセル部分である。

Ｘ、Ｙ座標系における観察表面の画素位置のＹアドレスは次のアドレスインデックスビットによって与えられる。

Ｙ、、−、、−、Ｙ４．Ｙ、、・・・ｌ　Ｙ０尚、ＹＴｈ、−、、・・・、Ｙ４はブロックアドレスのＹ座標部分を表わしており、且つＹ３．・・・ｌ　ｙｏはセル内のクワッドのみならず特定のビット乃至は画素位置をも表わしている。なぜならば、垂直即ちＹ方向においては、クワッド単位の次元は１ビツトに過ぎないからである。１個のブロックの垂直寸法は１６ビット即ち１６画素位置であり、それは４個のインデックスビットＹ１．・・・、Ｙｏによって特定することが可能である。この場合も、ブロックアドレスＹ、−，，・・・、Ｙ４のＹ部分は、スタンダードな即ち従来の変換アドレス動作に従った変換を行なうことなしに、Ｘ、Ｙ座標系即ちＳＢＭ空間とＢ、Ａ座標系即ちＰＢＭ空間との間で直接的に変位する。完全なブロックアドレスはＸ及びＹ座標ブロックアドレス部分の連接によって与えられる。即ち、ＹＭ−ｒ＋　・・・、Ｙ５　、ｙ４．ｘＮ−、、・・・、Ｘ７．Ｘ６上述した如く、ブロックアドレスは置換されず従来の演算関係でメモリバンクアドレス空間へ移動する。

−例として説明すると、ディスプレイのリフレッシュ期間中のプロデクアドレスの処理は以下の如くである。ディスプレイデータバス上のクロックＩＤによって決定される各フレームのスタートにおいて、ブロックアドレスカウンタ乃至はレジスタがＡＧＥＮ１５のブロックアドレスレジスタ内に格納されているディスプレイスタートブロックアドレスでロードされる。このレジスタは、ディスプレイされるべき第一ブロックアドレスでロードされる。そのアドレスのブロック部分は、ディスプレイバスからのクロックＩＤがディスプレイメモリアクセスサイクルのスタートを表わす毎に、水平スキャンラインに渡ってインクリメントされる。１本のスキャンラインは、スクリーンを横断する１６個の連続するブロックからの整合した行から構成されている。新たなスキャンラインが開始すると、クロックＩＤは、アドレスのＹ部分を一つの行インクリメントさせる。Ｙ部分がその最大のカウントに到達すると、即ちブロックの１６番目の行０−Ｆ１ブロックアドレスは垂直Ｙ方向にもインクリメントされる。Ｙ部分がその最大カウントではなく同一のブロック内に残存する場合、ブロックアドレスは次のスキャンラインに対して再ロードされる。この様に、ディスプレイアドレスは、同一のシリーズのブロックアドレスを１６本の連続するラインに渡って１６回繰返し、その１６本のラインの各々において異なったＹを使用する。

ディスプレイアクセスは６４×１ビツトデイスプレイワードアクセスのみを使用し、従ってディスプレイアドレスのＹ部分が全て同一である１６個のクワッドアドレスを発生するために必要とされる。ＡＧＥＮ１５のアドレスレジスタからのアップデートアドレスは、選択した二次元セルアドレスモードの何れかを使用する。アップデートアドレスは、選択したセル形態アドレスモードの明細に加えてアドレスのＸ及びＹ部分の両方を使用することが可能である。

４個のアドレス乃至はインデックスビットＹ、。

・・・、Ｙｏのストリングは、ブロックの垂直Ｙ方向におけるビット乃至は画素位置を識別し、それはＸ。

Ｙ座標空間においてセルアドレスで識別することが可能である。垂直方向におけるブロックの各列は、インデックスビットＹ８．・・・＋　ＹＯによって特定することが可能な１６個のクワッドからの１６個のビット乃至は画素位置から構成されている。各垂直Ｙ座標位置は、表１に示した如く、１６進数デジット０−Ｆによって指定される１６個のメモリバンクＢの異なった一つによって制御され又は貢献される。

上述した如く、メモリバンクＢもブロックに組織化され、その各々は特定の特定したブロックに対する同一のブロックアドレスを有している。ブロックアドレスが特定されると、各メモリバンクは、１６個のメモリバンクアドレスＡから各ブロックに対して１６個のデータ単位乃至はクワッドを貢献する。

メモリバンクアドレスＡの各々は、特定された容具なったセルアドレスモードに対してブロックの各セルに対して１単位のグラフィックス画像データ乃至は１クワツドを貢献する。メモリバンクアドレスＡは、異なったアドレスモードセル形態に対して、異なったセルアドレスＣで相関されている。従って、１６個のメモリバンクＢの各々は、各ブロック内に１６個のバンクアドレスＡを持っており、それは１６個の変化するセルアドレスＣで識別することも可能である。１個のブロック内のバンクアドレスＡは、従って、何れかの特定の特定したアドレスモードセル形態に対してセルアドレスＣで相関されている。

これら１６個のセルアドレスＣは、セル当り１単位で各ブロックに対して貢献される１６個のデータ単位乃至はクワッドを表わしている。このセルアドレスは、ブロック及びアドレスモードが特定されると、確立される。なぜならば、本発明に基づく置換ビットマツプのブロック部分は、各セルに対して１個の且つ１個のみのデータ単位乃至はクワッドを貢献すべく組織されているからである。このレベルにおいて、アドレスモードが特定されると、１個のブロック内のバンクアドレスＡは、セルアドレスＣで識別することが可能である。なぜならば、１６個のクワッド乃至はグラフィックデータ単位の各々は異なったアドレスモードの各々に対するブロックの１６個のセルの一つと関連しているからである。異なったアドレスモードの各々に対して以下に説明する表において、ユーザＸ、Ｙ又はｘ、ｙ、ｚ座標画素位置の関数として説明するものは特定したアドレスモードの各々に対するメモリバンクＢ及びセルアドレスＣである。

ＰＢＭ空間乃至は座標系のバンクアドレスＡ及びメモリバンク指定Ｂは、従って、Ｘ及びＹの両方におけるインデックスビット・即ちＸｔ尚ｉ−５・°°°・２及びＹ、尚ｉ−３，・・・、０の線形置換を介してＸ。

Ｙ座標空間に関連している０表２・　３・４など０種々の論理及びワイヤＬＰＮの定義において、置換されたインデックスビットの数りは選択した実施例の場合ずっと４のままである。又、適用可能な係数も４である。上述した如く、ブロックアドレスビットは置換されない。

同様に、爾後のアドレス方程式において展開する如く、１個のブロックの１６個のメモリバンクＢを特定するだめのアドレスビット乃至はインデックスビットは４個のインデックスビットＢ　Ｓ　＋　・・・、Ｂ。

である。１個のブロックの１６個のセルアドレスＡを特定するためのアドレスビット乃至はインデックスビットは４個のインデックスビットＡ１．　。

Ａｏである。従って、アドレス方程式は、複数個の方程式を要約したベクトル方程式である。好適実施例において、線形置換変換が施される次元乃至は座標当りの置換されたインデックスビットの数は全体に渡って、即ちＸＩ　、Ｙ＋　、Ｂ＋　、Ａｔに渡り４のままであり、尚インデックスビットの数りは４であり、且つｉは四つの値の内の一つを取ることが可能である。各インデックス変数（例えばＸＩ・　Ｙ−・Ｂ７．Ａｔなどに対するインデックス乃至はアドレスビットの数りは、２を底とする対数として論理メモリバンクの数Ｍに関係している。即チ、Ｌ−１０ｇｚ（Ｍ）。本発明を１６個の可能なプレーンの組織のフレームバッファを有する第三次元Ｚへ拡張する場合、このことはＰＢＭ座標系のインデックスビットＢｌ、Ａ、ｌ、ＡｌｌのみならずＳＢＭ座標系ツインデックスピットＸ＋ＸＩＹ＋　、Ｚ＋の場合にもそのまま当て嵌まる。

本発明の主要な功績は、以下の如き独特の特性を有する全種類の置換ビットマツプの新規な構成ニある。各ブロック内において、メモリバンク及びバンクセルアドレスは、複数個の異なったセルアドレスモードを選択することが可能でありしがも各メモリバンクが選択された形態がどの様なものであっても各セルに対して１個且つ１個のみのデータ単位（これらの実施例においてはクワッド）を貢献するように、観察表面及びユーザＸＩＹ座標系の画素位置と相関して配列されている。従って、異なったセル及びワードアドレスモード乃至は形態が、各ブロックを充填乃至はアクセスし、冗長性及びオーバーラツプなしで全てのビット乃至は画素位置をカバーし、ブロックの境界サブセット（副組）を形成する。選択されたアドレスモードがどの様なものであっても、各メモリアクセスサイクルは、各メモリバンクをアクセスし且つ各メモリバンクが一つ且つ一つのみのデータ単位、本実施例においてはクワッドによって表わされるものであるが、その一つのデータ単位を貢献する１個のセル乃至はワードをアクセスする。

本発明のこの業績は、スタンダードのＸ、Ｙ座標系と、二次元ビットマツプの場合には少なくとも１個の論理ＬＰＮであってより高い次元のビットマツプの場合には第一のものの後に各次元に対して少なくとも１個の論理ＬＰＮを組込んだＰＢＭ乃至はＢ。

Ａ座標系との間の線形置換変換を必要とする。従って、三次元ＰＢＭの場合、少なくとも２個の論理ＬＰＮが関数変換において必要とされる。更に、ビットマツプの次元数に関して本発明においては何ら制限はない。例えば、四次元ＰＢＭは、例えば、４番目の次元が時間である少なくとも３個の論理ＬＰＮを組込んだ例えばユーザＸ、Ｙ、Ｚ、Ｔ座標系の線形置換に基づいて構成することが可能である。この様な四次元ＬＰＮは、例えば、ダブル乃至はマルチプルのバッファグラフィックスにおいて有用である。

注意すべきことであるが、線形置換計算において、データの値は変化されることがなく、それらの順番が変化されるのみである。従って、変数は、データが位置している座標として考えることが可能であり、且つマツピング関数ｆはデータ項目の数を異なった数へ変化させ従って一つの座標系から別の座標系への変換である計算として考えることが可能である。

フレームバッファアドレス動作に対する置換理論の適用は、データの順番付けが一次元を越えた次元において実施される数学的取扱いの独特な使用方法である。

数学理論の文献では単一次元の問題のみを取扱うものであるが、本発明は線形置換オペレータを有する新規な多次元フレームバッファアドレス処理に関するものである。本発明によれば、逆変換によってデータをその基の順番に逆変換させることができるという態様で一つの組から別の組へ常に１対１でデータのマツピングを行なう。この１対１及び可逆的特性を持ったマツピング関数は、線形置換オペレータ乃至は簡略してＬＰＯと呼ばれる。ＬＰＯは、代数学の規則を充足し且つ所望の特性を証明し且つ最終的結果を達成するために公式によって操作することの可能な数学的関数である。

任意の結合形態でのＬＰＯの物理的な実現形態は、「線形置換回路（Ｌｉｎｅａｒ　Ｐｅｒｍｕｔａｔｉｏｎ　Ｎｅｔｗｏｒｋ）Ｊ又は簡略してＬＰＮと呼ばれる。該して、インデックス空間において実現されるＬＰＮは、データ空間において実現される等価なＬＰＮよりも必要とされる回路は著しく少ない。

そのために、アドレス回路乃至はアドレス発生器における全てのＬＰＮはインデックス空間において実現される。本明細書において使用される如＜、ＬＰＯ及びＬＰＮという用語は、しばしば交換的に使用されるが、ＬＰＮはＬＰＯの物理的な回路具現化したものである。

本発明のより多様性のある置換ビットマツプ実施例を表５．６，７，８．８Ａに要約してあり、その各々は置換ビットマツプの６４Ｘ１６ビツト寸法のブロック（１６Ｘ１６クワツド寸法のブロック）を示している。これらの表は、Ｘ、Ｙ又はＸ、Ｗの関数としてのメモリバンク及びバンクセルアドレスＢ。

Ａ又はＢ、Ｃを与えており、尚Ｗ−Ｒ，（Ｙ）である。Ｘ、Ｙ座標系の画素乃至はクワッド画素位置に対してのこれらの表における１６進数デジツトの６対の最初の１６進数デジット０−Ｆによって指定されているメモリバンクの割当を詳細に検討すると、表１を発生した循環型ＬＰＮと対称的に、交換及び反転線形置換回路から得られる置換順序において差があることがわかる。表５乃至８Ａにも、左から右側へ増加する水平Ｘ座標及び上から下へ増加する垂直Ｙ座標が示されている。

表５乃至８Ａの交換及び反転ＰＢＭの特徴及び利点は、付加的なアドレス処理モードＡＭを受付けることが可能であるということである。各アドレス処理モードＡＭは、二つの数ｈｖによって指定され、尚りは水平方向におけるクワッドの数の２を底とする指数であり、且つＶはアドレス処理モードの各セルを構成する垂直方向におけるビット数の２を底とする指数である。表５に示した如く、ディスプレイのリフレッシュのため及びビットブロック転送及び多角形充填のために、６４ｘ１ビツト水平ワ一ドアドレス処理モードＡＭ４０によってブロックをアドレス乃至はアクセスすることが可能である。表６は、高性能で垂直方向に包囲したベクトルを作図するためにフレームバッファをアップデートするのに有用なアドレス処理モードＡＭＯ４の垂直に包囲した４Ｘ１６ビツトセルにブロックを区画することを示している。各メモリアクセスサイクルに対したかだか１６画素まで多数の画素をアップデートさせることが可能である。表７は、ブロックを、高性能で水平方向に包囲したベクトルを作図するためにフレームバッファをアップデートするのに有用なＡＭ２２において１６個の水平方向に包囲した１６Ｘ４ビツトセルに区画することを示している。表５．６．７に関して、交換及び反転ＰＢＭは、表１の循環型ＰＢＭの能力と等しい。しかしながら、更に、表８及び８Ａに示した如く、ブロックは、適宜の適用に対して正方形形態８Ｘ８ビツトセル及び水平３２Ｘ２ビツトセルによって区画化し且つアドレスしアクセスすることが可能である。各々の場合に、１６個のメモリバンクの各々は、尚且つ、各セルにおいて１個且つ１個のみのデータ単位即ちクワッドを貢献し、且つ表８の８× ８ビツトセル及び表８Ａの３２×２ビツトセルは、冗長性乃至はオーバーラツプなしで、そのブロックを充填し乃至はカバーし、アドレス処理モードＡＭ１３及びＡＭ３１に対する別の境界サブセットを形成する。

表５乃至８Ａを検討するとＸ、Ｙ座標系の表のブロックによって表わされる観察表面上の画素位置に対してのメモリバンクアドレスＢの割当は固定されており不変であることが明らかである。これらの実施例においては、メモリバンク指定Ｂは最初の１６進数デジツトとして示されており、一方バンクアドレスＡ乃至は実際的には特定したアドレス処理モードＡＭに対する対応するアドレスＣは２番目の１６進数デジツトである。従って、バンク指定Ｂは同一の静的モードにおいては変化しない。しかしながら、セル割当乃至はセルアドレスＣは異なったセルアドレス処理モードの場合に変化する。表５乃至８Ａは、Ｘ、Ｙ座標系から論理メモリバンク座標系への論理線形置換による変換における置換対象としてのノ（ンクの論理線形置換及び不変のバンク割当Ｂを示している。このレベルにおいてセルアドレスＣと対応するメモリバンクセルアドレスも、「置換対象」となるが、その置換は不変ではなく選択したアドレス処理モードセル形態に従って変化する。アドレス処理モードがどの様な形態のものであっても各々のセルにおいて全ての１６個のメモリバンクが表わされるが、メモリバンク内のバンクアドレス位置Ａのメモリバンクセルアドレスは置換ビットマツプ発明の実施例に関して後に更に詳細に説明する如く変化する。

表５乃至８Ａの置換ビットマツプを得るために、次式によって表わされる論理線形置換関数変換に従ってＸ、Ｙ座標画素位置に対して１６個のメモリバンクが整合乃至は割当られる。

Ｂ−Ｅ、（Ｘ、Ｒ，（Ｙ））即ち、Ｂ−Ｅ、（Ｘ、Ｗ）尚、Ｗ−Ｒ，（Ｙ）であり、又逆にいえば、尚、Ｅ、は表４に定義される交換論理線形置換回路であり、且つＲ２は表９において定義される反転乃至は逆ワイヤ線形置換回路である。ワイヤＬＰＮＲ，を実現するための回路は第８図に示しである。

ＬＰＯ及びＬＰＮの記号及び表の定義に関して説明すると、−組のデータにおける特定のデータ項目の位置はインデックス変数（データ座標とも呼ばれる）によって定義され且つ例えばＸ、Ｙ、及びＺ；Ｂ、Ａ、及びＡ、；　Ｃ，Ｕ、　及ＣｆＳなど０）大文字Ｒ数によって表わされる。全てのデータの組は、データ対象の２の指数の数Ｍを有しており、従って各インデックス変数はＬ−１ｏｇ２（Ｍ）ビットを必要とする。インデックス変数における個々のビットはプール値であり、それはＸｌなどの脚字記号によるか又は例えばＸＯ，ＸＩなどの変数に対して実際のビット数を付は加えることによって表わされる。インデックス変数における・ビットは順番に敏感であり、且つビット０は最小桁ビットを表わすものとして常に使用される。例えば、１６個のメモリバンクを有するシステムにおいて、「バンク番号」インデックス変数Ｂは以下に定義される如く４ビツトを有している。

Ｂ−Ｂ　［３：　０３−　［Ｂ３．Ｂ２．Ｂｌ、ＢＯ］インデックス変数に関する全てのＬＰＯは、反転可能特性を保持する態様でインデックスのビットに関する簡単な演算を包含する。ＬＰＮにおける全ての表現は、同数のインデックスビットを有する変数を包含せねばならない。従って、Ｌの所望値を特定する特定のシステムにおける実施のために任意の寸法のシステムを表わす一般的な公式を派生するコトカ可能である。ＬＰＯの定義はインデックス変数のｉ番目のビットによって与えられる。

インデックスビット数を包含する公式は、係数りを基としたモジュロ演算を使用して実施される。従って、ｊ及びｋがインデックス変数ビット数であると、ｉ−ｊ＋に−（ｊ＋ｋ）ｍｏｄ　Ｌｉ＝ｊ−に−（Ｌ＋ｊ−ｋ）ｍｏｄ　Ｌ例えば、Ｌ−４，ｊ−３及びに−２の場合、ｊ＋に＝５　ｍｏｄ　４−１に−ｊ−（４＋２−３）　ｍｏｄ　４−３反転オペレータＲ，は単一インデックス変数のインデックス変数ビットの反転を行なう。Ｒ２は単に、インデックス変数におけるビットの順番を反転させる。２番目の反転Ｒ，は、基の順番を回復し、従ってＲ，はそれ自身の逆数である。交換（Ｅ、）ＬＰＯは、２個のインデックス変数及びＸＯＲプールプリミティブを包含する論理ＬＰＯである。注意すべきことであるが、ＸＯＲ及びＸＮＯＲは、唯一の、反転可能な二つの変数のプール関数である。交換しＰＮ又はＬＰＯは、これら二つの変数の排他的又はプール関数である。Ｅ、の逆数は、表４に示される如く任意の二つの変数の交換乃至は置換えである。

一般的に、Ｅ、は何れかのワイヤ用ＬＰＯ上で交換し、一方論理Ｃ，ＬＰＯは何れのワイヤ用ＬＰＯ上で交換することはない。更に、Ｃ，はＥ、上で交換することはない。

更に一般的には、反転交換置換ビットマツプは、次式の一般的な形態の基本方程式によって定義される。

Ｂ＝ｆＬ　（Ｘ、ｆｗ　（Ｙ））尚、ｆＬは論理ＬＰＮの関数であり、一方ｆｗはワイヤＬＰＮ即ち線形置換オペレータの関数である。

反転交換置換ビットマツプのマルチプレーン実施例においては、以下の如く、異なった数のブレーンにアドレスする場合の置換のために該基本方程式をＸ及びＺの二次元で適用することも可能である。

Ｂ＝ｆＬ　（Ｘ、ｆｗ　（Ｚ））変化するメモリバンクセル及び選択したアドレス処理モードＡＭに従って変化する単位アドレスＣ及びＵは以下のＬＰＮ置換によって与えられる。

Ｃ−Ｑ、（Ｘ、ｈ、Ｗ）　Ｕ−Ｑ、（Ｗ、ｈ、Ｘ）及び、その逆として、Ｘ−Ｑ、（Ｃ，ｈ、Ｕ）　Ｗ−Ｑ、（Ｕ、ｈ、Ｃ）尚、Ｗ−Ｒ，（Ｙ）であり、且つｈは選択したアドレス処理モードセルの水平次元における２を底とするクワッド数に対する指数乃至は対数である。マルチブレクス動作乃至はスイッチＬＰＮ　Ｑ、は、マルチプルセルアドレス処理モードを達成するために必要な変化するバンクセルアドレスを表わす。メモリバンクアドレス位置Ａのアドレスマツピングは次式によって与えられる。

Ａ−Ｑ、（Ｅ、（Ｂ、Ｃ）、ｈ、Ｃ）本発明の最良の態様に従えば、三次元置換ビットマツプが、論理線形置換オペレータの少なくとも二つの適用を包含する論理及びワイヤ線形置換回路の両方の新規な組合わせを使用して、三次元におけるユーザｘ、ｙ、ｚ座標系アドレスの線形置換で構成される。この好適な三次元ＰＢＭ実施例においては、ブロックをアクセスするためにほぼ５０個の異なったセル形態アドレス処理モードを使用することが可能である。最良形態のＰＢＭのこれらのセル形態を表１０に要約しである。前に説明した如く、好適実施例は、各々がアドレスラインの独特の組を有する８個の物理的メモリバンクから構成されるフレームバッファを参照して説明される。該物理的メモリバンクは各メモリアクセスサイクル毎に２回タイムスライスされ、三次元置換ビットマツプにおける置換に対して１６個の実効的な論理メモリバンクを与える。

第三次元のために、ブロック乃至はプロックセクシランの次元は、１６クワツド乃至は６４ビツトの水平次元及び単一ブレーンＰ−１の場合に１６ビツトの垂直次元のみならず、最大１６個のプレーンまでのブレーン数Ｐの深さ次元をも包含している。ブロック次元は、従って、Ｈ□、×ｖ□１×Ｐビットであり、ブレーン数Ｐは１．２．４．８又は１６ビツトの値を取ることが可能である。ブロック寸法は１０２４ビツトを越えることはない、各ブロックは、三次元セルから構成されており且つ三次元セルに区画することが可能である。水平セル幅はＨで示され、最大セル幅はＨｌ、８で示され、垂直セル高さはＶで示され、最大セル高さはＶ□８で示され、且つ画素深さは同様にＰで示される。

これ以後記載する好適な置換ビットマツプの多くのアドレス処理モードは表１０に要約しである。表１０を参照すると、本システムは多数のスタンダードのビットマツプ乃至はＳ８Ｍアドレス処理モードを受付けることが可能なものであるが、はとんどのアドレス処理モードは本発明の最適置換ビットマツプ乃至はＰＢＭに関するものである。２番目の列は、ｈｖｐｓとして示される４桁の数によりそれぞれのアドレス処理モードを指定乃至は命名している。この指定の基は次の如きものである。列の中で、Ｈ２ｖ、Ｐとして示された右側の三つの列は、それぞれ、ビットでのアドレスセル形態の各々の水平、垂直〜プレーン深さ次元を特定している。従って、大文字指定は、ビットでの次元の特定のためにリザーブされている。左側の列の内で、ｈ、Ｖ、ｐの小文字で示した列は、以下の如き条件により、それぞれの大文字Ｈ，Ｖ、Ｐによって特定された水平、垂直、プレーン深さ次元の２を底とする対数を表わしている。

■及びｐの指定は、実際上、単一ビットでのそれぞれのＶ及びＰ次元の２を底とする指数である。水平次元に関するｈ指定は、しかしながら、水平次元におけるセルを画定するクワッド数の２を底とする指数である。従って、例えば、６４Ｘ１ビツト水平ワードセル形態を識別する第一ライン上において、水平次元は６４ビツト乃至は１６クワツドであり、且つｈは２を底とする指数４であり、それは１６クワツドを与え、それは更に６４ビツトと等しい。

ｈｖｐｓ記号を使用するアドレス処理モードの４番目の指定は、Ｓであり、それは静的アドレス処理モード乃至はスタティックモードを意味している。

三次元置換ビットマツプアーキテクチャの数学的拘束条件の基において、ＰＢＭアドレス処理モードの全てが同時に使用可能なものではない。この後に定義する隣接条件を満足するアドレス処理モードのみが同時的に使用可能である。本発明に基づく最適マルチセル型アドレス処理ＰＢＭアーキテクチャは、ｓ−０，・・・、４の数字によって指定される５個のスタティックモードＳ又はｓｍの一つをユーザが選択することを可能とし、各スタティックモードは豊富な組及び特定の適用にとって適した著しく改善された性能特性を有する別のセル形態アドレス処理モードの選択を与えている。表１０に示した如く、ユーザにとって同時的に使用可能なこれらのアドレス処理モードは、０，１，２．３又は４に等しい同一のデジットＳによって指定される。Ｈ，Ｖ、Ｐパラメータに対応する２を底とする対数のパラメータｈ。

ｖＩ　ｐがスタティックモード文字Ｓと結合されて、４文字アドレスモード即ち例えばＡＭ３１００などのようなＡＭ指定を形成し、それは表１０の２番目のアドレス処理モードである。ＡＭ３１００は、水平方向に包囲された３２×２ビツトセルである。識別されたセルアドレス処理モードの各々に対して、そのセル形態に対して最も適した使用は表１０の右側の列内にリストしである。ｒＵｓＥＪの見出しを付けたこの列において、Ｂはビットブロック転送における使用を意味し、一方Ｖはベクトル作図における使用を意味している。ある場合には、両方が適当な使用である。

表１０を参照すると、三次元セルのビット次元の積ＨＸＶＸＰは常に６４ビツトと等しくなければならないことが分かる。異なったアドレス処理モードは、三つのパラメータの何れか二つを変化させることによって達成されるが、これらのパラメータの積は好適実施例の６４ビットセル寸法に常に正確に等しい。更に、対応する指数乃至は対数り、■、ｐの和は常に４と等しいことが分かり、この和はして示される。

Ｌ閤ｈ＋ｖ＋ｐ尚、Ｌ　−ｆｌ　ｏ　ｇ　２　（Ｍ）これは、論理及びワイヤ線形置換回路の方程式を定義する上で有用なパラメータである。本実施例においては、Ｍ−１６及びＬ−４である。４という数字は、任意の特定の座標次元に対しての線形置換操作において置換されたアドレスビット乃至はインデックスビットの数と一致しており、その数は各次元乃至は自由度に対する興味のある最小桁のアドレスビット乃至はインデックスビットである。三次元置換ビットマツプを得るために置換されるものは次元の各々における４個の最小桁ビットである。しかしながら、Ｘ座標次元の場合、このことは、アドレスビットＸ９．・・・、Ｘ２と一致している。なぜならば、そのデータ単位はクワッドであり、且つ再開ビットＸ、、Ｘｏはそのクワッド内のビット乃至は画素位置を識別するからである。

表１Ｏのスタティックモードの代表的な選択したアドレス処理モードに対応する三次元における最適又は最良形態の置換ビットマツプを表１１乃至表２５に示しである。これらの置換ビットマツプは、後に更に詳細に定義する如く二つの交換論理線形置換回路乃至はオペレータ及びシャツフル（切り混ぜ）及び反転ワイヤ線形置換回路乃至はオペレータを組込んだ組合わせ線形変換関数によって実現される二重交換シャツフル及び反転ビットマツプと呼称される。三次元二重交換シャツフル反転ＰＢＭの単一のブロックを表１１乃至表１５の各々に示しである。

各表は、Ｘ座標が水平方向で左側から右側へ増加し且つＹ及びＺ座標が垂直方向で上から下へ増加する二次元で表わされるユーザｘ、ｙ、ｚ座標系の座標を表わしている。ブロック再分化用の観察表面の画素乃至はクワッド画素位置に対応する表内のメモリバンクの割当は３個の１６進数デジツトによって表わされている。最初のデジットは論理メモリバンク指定Ｂであり、それは表１及び表５乃至表８Ａにおける最初のデジットと比較することが可能である。

２番目の１６進数デジツトは、メモリバンク内の特定したアドレス処理モードＡＭに対するバンクセルアドレスＣを表わしており、一方３番目の１６進数デジツトは三次元ブロックセクション乃至はセルアドレスＡ１又はＳを表わしている。

表１１乃至表１５の場合、この３番目のアドレス指定はゼロである口なぜならば、これらの表は、単一ブレーン置換ビットマツプにおけるアドレス処理モードを表わしているからである。区画は、スタティックモード５ｍ−０において使用可能な異なったアドレス処理モードセル形態ＡＭの選択したものを示している。例えば、ｖ−Ｑ及びｖ−１の場合の全てのアドレス処理ワードモードは表１０内にはリストされているが、図示されていない。詳細に検討すると、交換反転置換ビットマツプ及び循環型置換ビットマツプに対する二重交換シャツフル反転置換ビットマツプの微妙な差異が明らかとなる。表１０に要約した如く、マルチプルブレーンにおいて使用可能なセル形態アドレス処理モードを多様な選択を可能とするものは、二重交換シャツフル反転置換ビットマツプの特性及び微妙に置換された組織である。表１６乃至表２５は、複数個の区画化されたブロックを表わしており、より高いスタティックモードｓｍＯに対するマルチブレーンにおける異なった三次元セル形態アドレス処理モードＡＭの代表的な選択したものを示している。

全ての使用可能な三次元ＡＭは表１０内にリストされている。

表１０乃至表２５のＰＢＭを確立するための線形置換変換を画定するための方程式は表２６内に要約されており、セットアツプ方程式を包含している。

ワードモードアドレス処理ＡＭｈＷｐに対する方程式はＷ　＝　ｖ　−０である特別の場合である。表２６から同一の基本方程式を表現するための別の記号乃至は表記法が表２６Ａに記載した均等な方程式において使用されている。全て′の適用可能な線形置換オペレータ乃至はＬＰＮは、表２７内において定義され且つ要約されているシャツフルワイヤＬＰＮ　Ｓ。

を除いて、既に定義されている。シャツフルＬＰＮＳ、を実施するための回路は第９Ａ図乃至第９Ｄ図に示しである。

シャツフルＬＰＯＳ、はワイヤＬＰＮ乃至はＬＰＯであって、それはインデックス変数のビットを回転させる。その回転の位相は、位相シフトパラメータ乃至はシャツフル位相パラメータによって与えられる。シャツフルの反転は、基のシャツフル位相シフトパラメータの負のもの即ち負のシャツフル位相シフトパラメータを有するシャツフルである。正のシャツフル位相シフトは、左から右への回転を与え、−力負のシャツフル位相シフトは右から左への回転を与える。注意すべきことであるが、Ｒ，及びＳ、は非分散型である。選択したスタティックアドレス処理モード乃至は選択したスタティックモード（ｓｍ）置換ビットマツプを実施するためにＳ、が使用される。最良形態の三次元線形置換ビットマツプ用のスタンダード及びＰＢＭ空間の間の線形置換変換に対する一般的な基本方程式は次式の正規形である。

Ｂ＝　ｆ　Ｌｌ　（Ｘ’　ｆ　Ｌ２　（Ｙ’　Ｚ’　）　）尚、ｆＬｌ及びｆＬ２は論理ＬＰＮ関数であり、且つｘ’　、ｙ’　、ｚ’　は基のユーザ画素座標ｘ、ｙ、ｚの別のワイヤ乃至は論理ＬＰＮ関数を包含することが可能である。好適実施例においては、ｆＬｌ及びｆＬ２は交換ＬＰＮオペレータＥ、であるか又はそれを組込み、且つＹ′及びＺ′はＹ及びＺのシャツフルＳ、及び反転Ｒ，オペレータＬＰＮ関数を組込んでいる。特に、好適な基本方程式は次の形態のものである。

Ｂ−Ｅ、（Ｘ、Ｅ、（Ｙ、、Ｚｒ））Ａ、ｍｙ＠　ＹＳ−５，（ｓｍ、Ｒ，（Ｙ））Ａ、−Ｚ、　Ｚ、−Ｒ，（Ｚ）Ｂ−Ｅ、（Ｕ、Ｅ、（Ｃ，５））Ａ、　−ＣＡ、　−Ｓ置換ビットマツプ゛座標空間Ｂ、Ａ、、Ａ、からユーザｘ、ｙ、ｚスタンダード座標系への逆変換も、以下の如く基本方程式の関数形態である。

Ｘ−Ｅ、（Ｂ、Ｅ、（Ａ、、Ａ、））Ｙ、−Ａｙ　Ｙｓ　−Ｓ　ｅ　（ｓ　ｍ、　Ｒｐ　（Ｙ）　）Ｚｙ−ＡＨＺ、− Ｒ，（Ｚ）例えばｘ、ｙ、ｚ及びＣ，Ｕ、Ｓ座標系の間の中間変換は、表２６及、び表２６Ａの方程式に記載した如く、マルチブレラス動作用スイッチハイブリッドＬＰＮ　Ｑ、を必要とする。三つの座標系空間Ｘ、Ｙ。

Ｚと、Ｃ，Ｕ、ＳとＢ、Ａ、、Ａ、との間の基本的な循環関係を第１０図に示しである。この図は、三つの相互に派生可能な関数変換の二つが与えられる場合には、３番目のものも与えられるという線形置換回路理論の基本的な公理を示している。

二次元での最良形態の線形変換を確立するために、ＳＢＭ及びＰＢＭ空間の間の線形置換変形用の基本方程式は次式の如き一般的な形態を取ることが可能である。

Ｂ＝ｆｔ　（Ｘ、ｆｗ　（Ｙ））尚、ｆＬは論理線形置換回路乃至はオペレータ関数であり、一方ｆＷはワイヤ線形置換回路乃至はオペレータ関数である。メモリバンクセル及びユニットアドレス方程式は次式の如く形態を取ることが可能である。

Ｃ−Ｑｔ　（Ｘ、ｙ、Ｗ）　、Ｕ−Ｑｐ　（Ｗ、ｈ。

ｙ）　、ｗ−Ｒ，（Ｙ）又、アドレスマツピングは、次式の如く表わされる。

Ａ−Ｑ＃　（Ｅ、（Ｂ、Ｃ）、ｈ、Ｃ））注意すべきことであるが、例えばテキサスインストルメントＴｌ３４０１０グラフイツクスシステムプロセサ又は上述したカーネギ−メロン大学（ＣＭＵ）セル型アーキテクチャなどのラスタグラフィックスアーキテクチャ及びフレームバッファビットマップスに関する最も近い従来技術は、線形置換回路理論によって特性付けられる場合、次式の如く一般形態の変換を越えるものではなく且つそれを越えるものとして特徴付けることが可能なものでもない。

Ｂ＝ｆｗ　（Ｘ、ｆｗ　（Ｙ））尚、ｆＷはワイヤ線形置換回路乃至はオペレータ以外の何者でもない。実際に、本分野における従来の研究者も又本発明者が知得しているどの様な従来の装置も、ラスタグラフィックスアーキテクチャに対して線形置換回路理論を適用することが非常に生産的であるが容易に想到可能なものであることを示すものではなく、又ラスタグラフィックスソフトウェア又はハードウェアにおいてＬＰＮ概念を組込んだり実施したりするものではなかった。更に重要なことであるが、例えばＸＯＲ及びＸＮＯＲゲートなどの可逆性即ち自己対称性プール論理ゲートから構成される少なくとも１個の論理線形置換回路乃至はオペレータを組込むということは、本発明の別の新規で且つ容易に想到することが可能なものではない本発明の貢献及び発見である。

二次元ビットマツプの場合、本発明に基づいて新規なＰＢＭを確立するためには単一の論理ＬＰＮで十分であり、複数個の択一的なセル及びワード形態アドレス処理モードの豊富な選択を有している。更に、二次元置換は、Ｘ、Ｙ座標面又はＸ、Ｚ座標面の何れかにおいて行なうことが可能であり、何れかの面において新規な二次元置換ビットマツプを提供する。例えば、二次元における基本的な置換変換方程式は、以下の如くにしてＸ、Ｙ面（プレーン）内に適用することも可能である。

Ｂ＝ｆｔ　（Ｘ、ｆｗ　（Ｚ））上述した如く、三次元ビットマツプ又はそれより高次元のビットマツプへの変換において、最初のものの後各次元に対して一つずつ、基本変換方程式において複数個の論理線形置換回路オペレータ乃至は関数が必要とされる。この様に、多次元置換ビットマツプを確立することが可能であり、三次元又は高次元のセル及びワード形態アドレス処理モードの豊富で且つ多様な選択が可能となる。しかしながら、各場合において、本発明に基づく多次元置換ビットマツプの多くの次元に対して、メモリバンクＢに対する基本マツピング方程式はアドレス処理モードとは独立的である。即ち、メモリバンクＢ及びメモリバンクアドレス位置Ａの観察表面の画素位置への変換乃至は割当は、任意の特定の選択した置換ビットマツプに対して不変のままであり、一方選択したアドレス処理モードに従って変化するのはセルアドレスＣである。本発明のこの特徴のために、マルチプレクス動作乃至はスイッチＬ’ＰＮ　Ｑ＃は、Ｂに対する基本的マツピング方程式内に表われることはない。

マルチブレラス動作用オペレータＱ、は、本発明の任意の特定の置換ビットマツプに対するマルチプルアドレス処理セル及びワードモードを表わし、従って、特に、セルアドレス、データ単位アドレス、及びセル関連パラメータ及び表２６及び表２６Ａの座標方程式内に表われる。置換器乃至はオペレータＱ、の重要性は、選択した置換ビットマツプで適用可能であり且つ許可される異なったダイナミックセル及びワード形態アドレス処理モードを表わすことにおいてである。表１０に示したスタティックモードｓｍ又はＳ番号を選択することにより説明した実施例において特定の置換ビットマツプが選択される。

好適実施例の異なった選択したスタティックよ−ドｓｍ乃至は置換ビットマツプの各々に対する有効なダイナミックマルチプルセル型アドレス処理モードＳＭは、更に、表２９に要約されている。各スタティックモード８ｍは、ユーザ観察表面の画素位置に対する座標位置と相対的に異なった固定割当乃至はメモリバンクの置換を有する異なった置換ビットマツプ即ちＰＢＭとして見ることが可能である。容具なつたＰＢＭ乃至はｓｍに対して、有効な使用可能なアドレス処理モードＡＭは表２９内の肯定文字Ｙによって表わされる。アドレス処理モードが特定のＰＢＭ又はｓｍに対して使用可能であるか否かを決定する拘束条件は、ここでは、隣接条件として呼称する。この隣接条件に従えば、隣接するモードのみが使用可能である。隣接性乃至は隣接モードは、アドレスビット乃至はインデックスビット即ちＸ及びＹ及びＺの最小桁ビットが隣接していること即ち隣接ビットでなければならないアドレス処理方程式のことを言及する。例えば、表３０は、スタティックモード５ｍｍ０において使用可能な異なったダイナミックアドレス処理モードＳＭに対してＣ，Ｕ。

Ｓアドレス乃至はインデックスビットとｘ、ｙ、ｚインデックスビットとの間のアドレス処理置換及び相関の表である。この表を検査すると明らかである如く・隣接性条件は、示されたアドレス処理モードＡＭによって充足される。なぜならば、最小桁ビット即ちＸ、Ｙ又はＺは、インデックスｉの番号順に関して常に隣接するビットであるからである。

ＰＢＭ乃至はスタティックモードＳｍｆｆＪＪち５Ｍ−１、ＰＢＭ乃至はスタティックモードｓｍ即ち５Ｍ−２、ＰＢＭ乃至はスタティックモードｓｍ即ち５Ｍ −３及びＰＢＭ乃至はスタティックモードｓｍ即ち５Ｍ−４に対して使用可能なアドレス処理モード。

のほとんどによっての隣接性条件を満足することは、更に、表３３、表３６、表３９及び表４２にそれぞれ示しである。これらの表の各々は、更に、ユーザｘ、ｙ、ｚ座標系と中間ブロックセル及び単位座標系Ｃ，Ｕ、Ｓとの間のアドレスビットの変換を示している。注意すべきことであるが、これらの表の各々において、インデックスビット番号（明細書中においては産学として書かれている）は、座標次元文字Ｘ、Ｙ又はＺに続いており、且つこれらの表においては、この産学に対応している。表３３、表３６、表３９及び表４２において、ｉ−３，・・・、０の場合のＹ及びＺ及びｉ−５，・・・、２の場合のＸに対するインデックスビットデジットが、単に便宜上のために、次元座標文字の次に書込まれている。

ＬＰＮ定義表２．３，４．９及び２７において、これらのインデックスビットは実際の産学として書かれている。

二次元においてはＡであり且つ三次元においてはＡ、、Ａ、である最終的物理的メモリバンクアドレス接続は、四つの基本的ステップにおいて本発明の基本置換ビットマツプ方程式から派生され且つ公式化される。最初のステップにおいて、システムに対するスタティックモード及び可能なスタティックモード変換又はスタティック変換が確立される。各スタティックモードは、スタンダードなＸ、Ｙ座標系から物理的なメモリバンク位置への画素の特定マツピングである。本実施例においてはある範囲のスタティックモードが使用可能であり、各々は、事実上、異なった範囲のダイナミックアドレス処理モード乃至はアドレス処理モードセル形態を有する異なった物理的置換ビットマツプを構成している。画定した組のダイナミックアドレス処理モードセル形態は特定のスタティックモードによって画定される置換ビワイヤ用及びスイッチＬＰＯ又はＬＰＮの任意の組合わせを包含することが可能であるが、その他の論理ＬＰＮを包含することはない。この最初のステップ即ちスタティック変換の結果は、Ｘ、Ｙ及び２の一組の修正した関数であり、例えばＸ、Ｙ、、Ｚ。

であって％ＹＩはＹのシャツフル線形置換関数であり且つＺ、は２の反転線形置換関数である。表２６Ａの別の表記法においては、最初の修正した変数は、例えば、Ｘ、Ｗ、及びＷ、である。

アドレスライン接続及び方程式を画定し且つ公式化する２番目のステップにおいては、メモリバンク指定乃至は割当Ｂ及び二次元の場合にはＡであり且つ三次元の場合にはＡ、及びＡ、であるメモリバンクアドレス割当が、修正したスタティック変換変数ｘ、ｙ、及びＹ、又はＸ、Ｗ、、Ｗ、の関数として確立される。これらは、表２６及び表２６Ａの開始におけるＢ、Ａ、及びＡ、に対する基本方程式である。これらのバンク割当変換乃至は論理バンク割当は、可能なアドレス動作モードセル形態の範囲を確立する。バンク割当ＬＰＮは、論理ＬＰＯ乃至はしＰＮの任意の組み合わせである。特に、バンク割当変換関数は、全てのインデックス空間変数を包含する任意の組合わせにおいて循環Ｃ１及び交換Ｅ、線形置換を包含する。少なくとも１個の一定のインデックスを有するスイッチＬＰＯＱｐは、例えば表１の循環型置換ビットマツプなどの特定の置換ビットマツプを構成するために包含させることが可能である。インデックス空間の次元数がＮ＋１である場合、バンク割当変換関数は、本発明に従って、論理ＬＰＯの正確にＮ個の発生回数を包含せねばならない。これらのバンク割当変換は、表２６及び表２６Ａの基本方程式に示した如く可逆的なものでなければならない。

アドレスライン接続を形成する場合の３番目のステップは、ダイナミックセルアドレス変換であって、二次元インデックス空間においてアドレスセル及び単位座標を又は修正したスタティック変換変数Ｘ。

ｙ、、ｚ、又はＸ、Ｗ、、Ｗよから三次元インデックス空間にオイてＣ，Ｕ、Ｓを派生する。このセルアドレス変換は、ステップ１及び２からの与えられた組のスタティック変換方程式に対する可能なダイナミックセルアドレスモードを定義する。各アドレスモードは、表１０に関して前に説明した如く選択したアドレス処理モードセルの次元に関係した選択パラメータによって選択される。上に説明した隣接条件を満足するアドレスモードのみが有用なものである。この第三ステップのセルアドレス変換は、表３においてｈとして指定されたスイッチインデックススレッシニホールドパラメータに対するアドレスモード選択変数を使用し且つ表２６及び表２６Ａにおけるり、Ｌ−ｐ、ｐ’を様々に包含して、論理スイッチオペレータＱ、のみを包含する。セルモード変換は、可逆的なものでなければならず、且つ反転変換はＵ、Ｃ又はＵ、Ｃ，Ｓインデックス変数のみによって表現可能なものでなければならない。同様に、反転変換において、Ｑ、ＬＰＯ又！；１ＬＰＮのみが表２６及び表２６Ａにおいて記載した如くに使用することが可能である。表２６におけるセルアドレス変数Ｕ、Ｃ，Ｓは、表２６Ａにおいて別の記号Ｕ、Ｃ，，Ｃ□で表わされている。

本システムのアーキテクチャを物理的に画定するメモリバンクアドレスライン接続を画定する最終ステップは、二次元においてはＣであり又は三次元においてはＣ１Ｓであるセルアドレス及びメをリバンク割当乃至は指定Ｂによってバンクアドレス割当Ａ、及びＡ、（又、アドレス方程式においてはＡＹ及びＡＺで指定される）の物理的アドレスマツピングを派生することである。表２６Ａの別の記号法においては、メモリバンクアドレスライン割当Ａ、及びＡ、（ＡＹ及びＡＺ）は、変数Ｂ、Ｃ，，Ｃ，で公式化される。第１０図に概略光した基本理論は、この最終的なインデックス乃至はアドレスライン変換を可能とさせる。このことは、又、本発明の好適実施例においても可能である。なぜならば、Ｅ、及びＱ、オペレータはコミュート即ち交換するからである。メモリバンクアドレス割当Ａ、及びＡ、がメモリバンク割当Ｂ及びセルアドレスＣ１Ｓ又はＣ７゜Ｃ３で公式化されると、等価的なプール方程式がメモリバンクセルアドレスライン及びライン接続の実施化のために派生することが可能である。このことは、Ａ１に対する最終的な方程式、即ちＡ、及びＡ、におけるＬＰＯオペレータをそれらのプール論理均等物で置換えることによって達成される。Ａ。

及びＡ、に対するこれらのアドレスラインは第１１図に示しである。組合わせ数学的関係におけるＡ。

及びＡ、に対する基本方程式は表２６及び表２６Ａに要約しである。実際のセルアドレスライン回路及び接続を決定するための対応する等価的なプール方程式ＡＹ及びＡｚは、表２８９表３１１表３３１表３５、表３７１表３９に与えられている。ＡＹ及びＡＺに続くインデックスビットｉｊは、変数ビット番号Ｌ［３：０］であり、且つ「プル」番号ｊは０又は１の何れかである。

二次元及び三次元のフレームバッファメモリアドレス及びデータ空間に関して実施例について説明したが、本発明はｎ座標、インデックス変数乃至はアドレス変数によって画定されるｎ次元空間へ適用することが可能である。各場合に、ｎ次元乃至はｎ座標スタンダードユーザ／観察者空間と、ｎ次元抽象的データ単位及びセルアドレス空間と、最終的なｎ次元メモリバンク及びバンクアドレス座標空間との間の線形置換変換に対して基本方程式を一般化させることが可能である。

最良形態の実施例を得るための対応するアドレス処理回路用のメモリバンクアドレス接続は、凝縮したプール方程式形態で記載したアドレス処理方程式と共に表２８に記載しである。これらのアドレスライン方程式は、表３１１表３３１表３５１表３７゜表３９において異なったスタティックモードに対し更に詳細に説明しである。外部アドレス方程式がアドレスラインを計算し且つ派生する。これらは、線形置換オペレータの組合わせ数学関係で表現された表２６及び表２６Ａの基本方程式及びセットアツプ方程式を、プール論理方程式によって表現される論理回路へ変換する。アドレス処理方程式及び外部アドレス方程式の記号表記法は以下の如くである。

大文字Ｈ及びＰは、実際には、本明細書においては小文字り及びｐとして表わした対数値である。しかしながら、それらは表３１、表３３、表３５、表３７、表３９においては、大文字で書かれている。

なぜならば、プールアドレス方程式は全て大文字で書くことが習わしであるからである。ＨＬＴ及びＰＬＴという表現は、「６未満」及び「２未満」のことを示している。注意すべきことであるが、神学として本明細書において表われる神学は参照符号と同一のライン上で表内に示しである。従って、ＡＹは、Ａ、を示している。外部アドレス方程式において、プラス記号「＋」は、論理「ＯＲ」操作を示しており、ブランク空間は論理ｒＡＮＤＪ操作を示しており、ダッシュ記号「′」は論理補元即ちｒＮ　ＯＴＪ操作を示しており、且つ記号△は排他的即ち「Ｘ０ＲＪ操作を示している。これらの外部アドレス方程式は、表２６及び表２６Ａの基本方程式を論理回路へ変換させる。

ＡＧＥＮＩ５及び関連するアドレス回路２０、フレームバッファメモリバンク１２及びＤＧＥＮ２２を示した本発明に基づくラスタグラフィックスシステムの一般化したブロック図及び流れ図は第１１図及び第１２図に示しである。このブロック図は、本発明によって組込まれた新規な要素を有するラスタグラフィックス装置用のフレームバッファアドレス及びデータコントローラの基本的形態を示している。

第１１図に示した如＜、ＡＧＥＮＩ　５は、ユーザＸ。

Ｙ、Ｚ座標系におけるグラフィックスデータアドレス情報を中間セル、データ単位、ブロックセクション座標系ｃ、Ｕ、Ｓへ変換するためにブロック図内に基本線形置換回路を有している。このために、回路ブロックは、表２６に要約しである関数関係におけるそれぞれのワイヤ線形置換回路Ｓ、及びＲ，及び重要なセルアドレス置換ハイブリッドＬＰＮＱ、を組込んでいる。

第１１図の例において、ユーザｘ、ｙ、ｚ座標系からメモリバンク及びバンクアドレス座標系Ｂ。

Ａ、、Ａ、への完全な線形置換変換はＡＧＥＮＩ５内においては完成されない。

本発明のこの実施例は、ＡＧＥＮＩ５に対する外部アドレス処理モードとして呼称される。アドレス処理置換変換は関連するアドレス回路２０において完成され、それは、例えば、表３１２表３３１表３５１表３７１表３９の外部アドレス回路を組込んでいる。関連するアドレス回路２０は、中間Ｃ，Ｕ、Ｓ座標系から物理的メモリバンク及びメモリバンクアドレス座標空間Ｂ、Ａ、。

Ａ、への変換を完成するための線形置換回路を有している。線形置換変換の完了は、第１１図に示した如く関連するアドレス回路２００機能ブロック内で実施される表２６の方程式において説明した如く論理、ワイヤ及びハイブリッドＬＰＮ　Ｅ、、Ｓ、。

Ｒ，、Ｑ、によって達成される。その結果帯られるメモリバンクアドレスは、表２８１表３１１表３３゜表３５２表３７１表３９内に要約したアドレス処理方程式及びメモリバンクアドレスラインアドレス接続によって要約されている。

次いで、メモリバンクアドレス位置から検索されたデータは、第１２図に示したＤＧＥＮ２２において特定したグラフィックス操作のために処理される。

第１２図のパート２及び第１５図に示される如きＤＧＥＮ２２の部品及び要素の詳細な説明は、第１５図及び第１２図におけるＤＧＥＮ２２の説明を参照して以後に提供する。現在の目的のためには、第１２図のブロック図は、メモリバンク１２から検索されたデータの異常な置換した順番のために、グラフィックスデータ発生用部品内で実施されることを必要とする新規な要素を示している。実施されるべきグラフィックス動作、例えば、ビットブロック転送、多角形充填、ベクトル作図などに従って、データは、ある場合には、Ｂ、Ａ、、Ａ、座標系のＰＢＭ空間からＳＢＭスタンダード座標系へ再び順番替えされねばならない。これを達成するために、事前及び事後線形置換回路が、例えば、線形置換を実施するための以後第１５図のＰＲＥＮＥＴ及びＰＯ３ＴＮＥＴとして呼称する第１２図のＥＸＮＥＴ要素１１０及び１２０と関連して設けられている。一方、メモリ内に書込まれるべきベクトルグラフィックスデータは、宛て先データなどとマツチングし且つマスキングするために、ユーザｘ、ｙ、ｚ座標系から中間ＰＢＭ座標空間Ｃ，Ｕ、Ｓへ変換されねばならない。

Ｂｉｔ　Ｂｌｏｔ及び多角形充填動作期間中においても、マスクがソース（発生源）又はデエスティネーション（宛て先）データとマツチングされねばならない。合体乃至はマスクされるべきデータをマツチングし且つマスキングするための線形置換回路は、それら全てを後に更に詳細に説明するが、第１２図におけるＤＧＥＮ２２のＬＰＮ関数ブロック要素において記載しである。ＤＧＥＮ２２におけるグラフィックスデータに関する操作を実施するだめのこれら全てのパラメータは表２６内に要約してあり且つ定義されている。付加的な線形置換オペレータを、例えば、フレームバッファにおける選択した置換ビットマツプ従ってフレームバッファから検索したデータのＰＢＭ組織に従って第１２図におけるＴＲＡＮＳＬＡＴＥ部品即ちＤＧＥＮ２２の要素内に組込むことが可能である。

ＡＧＥＮＩ５は、作図用乃至はアップデートセルアドレス発生器と、リフレッシュセルアドレス発生器と、ブロックアドレス発生器と、アドレスレジスタと、アドレスマルチプレクサとを有している。セル境界が横断される毎に、セルアドレス及びブロックアドレスに対する値がアップデートされる。セルアドレス発生は、完全に、現在のｘ、ｙ、ｚ値に依存し、一方ブロックアドレス発生は、メモリブロックのどの側部が横断されたかを表わす情報及びアドレスレジスタ内に包含されている現在のアドレス値及びビットマツプ画定値に依存する。新たなセルが画定されるラスク化プロセスにおける各点において、そのセルに対してメモリの読取り及び書込みをすることが必要とされるメモリアドレスが、アドレスマルチプレクサを介して現在のセルアドレス及びブロックアドレスから組み立てられ、且つＡＤＢＵＳ　１８によってメモリコントローラへ転送される。

ＡＧＥＮ１５アップデートセル発生器の更に詳細が第１３図に示しである。セルアドレス発生のために、ベクトル及び文字用の現在の絶対的水平作図位置のＸ、Ｙ座標系における入力アドレスデータが現在のＸ及びＹ作図用位置レジスタＣＵＲＸ及びＣＵＲＹ内に受取られる。現在のＸ及びＹ位置レジスタは、ＸＥＤＧＥ及びＹＥＤＧＥレジスタ１８０及び１８２へのデータ入力を供給する。本発明の新規な要素に従って、Ｃ，Ｙ及びＡ、、Ａ、メモリバンク座標系における最終的なセルアドレスデータは、第１４図の機能ブロックにおいて記載した如＜ＬＰＮオペレータを実施する線形置換回路によって置換される。表２６の基本を画定する方程式から選択されるＬＰＮ操作は、選択したアドレス処理モードに従ってアップデートされたセルアドレスを確立する。

ＡＧＥＮリフレッシニセル発生器のその他の詳細は第１４図のブロック図に示しである。リフレッシニワードモードを使用するリフレッシュセルアドレス発生のために、リフレッシュＸ及びＹ座標アドレスデータＲＹ及びＲＸは、表２６の基本線形置換方程式から派生される第１４図の選択したＬＰＮに従って置換される。リフレッシュセル発生器の出力は、Ｃ１Ｓ及びＡ、、Ａ、座標系におけるリフレッシュセルアドレスである。リフレッシニアドレス動作は、直列ストリームへの変換のために、ディスプレイビットマツプメモリデータの読取りをＤＧＥＮへ与え、それは、次いで、ディスプレイ装置に対するビーム強度を制御するために使用される。

第１５図及び第１２図に示したＤＧＥＮ乃至はデータ発生器部品２２は、システムアーキテクチャのデータ経路マニュピレーション部品である。ＤＧＥＮ２２は、マルチプルセルアドレスモードが可変ブレーンビットマツプ及び拘束ベクトル発生を可能とするのに必要とされる空間データ置換を実施する。

ＤＧＥＮの目的は、（１）ハイエンドのグラフィックスシステムに共通なデータの極めて高い帯域を取扱うこと、（２）エリア画像（多角形充填、窓及び文字）を発生すること、（３）「ストロークグラフィックス」性能でのベクトル（ライン）タイプの画像を発生すること、（４）画像リフレッシュ用の第一レベルのビデオ帯域発生を実施することである。

比較に基づくと、ＤＧＥＮは、本技術分野における当業者にとって公知な特徴を組込んでおり且つ前に開発された部品の速度よりも５倍乃至１０倍の速度での画像発生のデータ処理局面を実施するために本発明の新規な置換ビットマツプアーキテクチャの利点を有するｒＢｉｔ−ＢＮｔチップ」と考えることが可能である。

第１５図の基本的な機能ブロック図及び第１２図のブロック図は、ＤＧＥＮ２２の主要な機能部品を示している。ＤＧＥＮはマルチプレクス動作される３２ビツトデータ経路に基づいて実効的に６４ビツト経路を与えている。このことは、性能を劣化することなしにより良好な実施上の経済性を与えている。

ＤＧＥＮ２２は、三つの主要な部分から構成されるものと考えることが可能であり、即ち（１）第１５図の中央における主要データ経路、（２）第１５図の右側におけるビデオセクション、（３）第１５図の左側におけるベクトル発生セクションである。

メモリ内容を修正するための基本的なシーケンスは、操作前置換正規化回路ＰＲＥＮＥＴＩＩＯを介してＤＢＵＳ２４からデータを取込んで適宜スタンダードビットマップＳ８Ｍユーザ組織を回復し次いでそのデータをソース及びデエスティネーションデータラッチ５ＲＣＯ１１２，５ＲＣＩ　１１４゜ＤＳＴ　１１５内に格納することから構成されている。次いで、このデータは、配列ロデータ即ちＡＬＲＯＴ　１１６によって再び順序付けがなされ、且つＰＬＯＧ及びＬＯＧＣＯＭ回路１１８において論理的に合体され新たな結果としてワードを形成し、それはＰＯ５ＴＮＥＴＩ　２０において操作後の置換がなされて、正規化されたデータを異常なＰＢＭ組織へ帰還させ次いでメモリ内に再び書込ませる。第１６図及び第１１図バート２の対応する部品は同一の参照番号で示しである。

第１１図のバート２においてＥＸＮＥＴ回路１１０および１２０としても示されるＰＲＥＮＥＴｌｌｏ及びＰＯＳＴＮＥＴ１２０回路は、現存するＢｌｔ−Ｂ１１ｔチツプと比較してＤＧＥＮの主要な区別される局面であり、間接的に本発明のアーキテクチャに対する基礎を形成している。これらの操作前及び操作後の回転（ローテーション）乃至は置換（パーミュテーション）に対する必要性は、高性能ベクトル作図に対する基礎であるマルチプルセル型アドレス処理モードによる二次元画素セルへのアクセスを可能とするためにメモリ内にデータを格納する対応の結果である。アライメントローテーション（整合回転）即ちＡＬＲＯＴ１１６は、ラスクグラフィックスにおける当業者にとって公知の如く、ソースワードとデエスティネーションワードとを合体する前に、Ｂ１ｔ−Ｂ１１ｔソースワードにおけるビットの位置をデエスティネーションワード境界に対して調節するために使用される。ＬＯＧＣＯＭ回路１１８及び関連するＰＬＯＧ回路は、ソースマルチプレクサ即ちＳＲＣＭＵＸ１２２　（ベクトルビットを包含）からのソースワードをどの様な態様でＤＳＴレジスタ１１５からの既存のメモリゾエステイネ−ジョンワードと結合させるかを画定するためのプログラム可能手段を提供している。設けられた１６個の論理操作は、輪ゴム用操作及び画像透明度をシミュレートするためにソースとデエスティネーションとの「ＯＲ」動作のためにソースワードをデエスティネーションと排他的ＯＲ（ＥＸＯＲ）動作するための能力を包含している。主要データ経路におけるＢＩ　ＴＭＵＸＩ　２４は、ＥＤＧＥＭＡＳＴ１５５及びマスクマルチプレクサＭＡＳＫＭＵＸ１２５からの出力によって定義される如く修正なしで、デニスティネーションメモリワードにおけるビットの選択がそのままに維持されることを可能とする。例えば、Ｂｉｔ−ＢＩ７を操作において、デエスティネーション画像窓の左及び右へのビットは、修正されることなく維持されねばならない。−例として、交換線形置換Ｅ、は、例えば第１６図及び第１７図の交換しＰＮを組込んだＰＲＥＮＥＴ及びＰＯＳＴＮＥＴ回路を使用して、第１５図のＤＧＥＮ２２内において実施されている。ＰＲＥＮＥＴＩ　１０に対するＤＧＥＮデータ人力２４の場合、入力ワードは、バンク番号指定乃至は割当Ｂであり、且つＰＲＥＮＥＴ回路の出力は正規化したグラフィックスデータ単位Ｕ座標におけるクワッド乃至はクワッド画素である。

従って、セルアドレスパラメータＥ、（Ｃ，Ｓ）は、ＰＲＥＮＥＴ置換回路に対するＰＲＥＮＥＴＣ制御である。ＰＲＥＮＥＴ回路１１０の出力は、動作スタティックモード乃至は置換ビットマツプに従ってＴＲＡＮＳＬＡＴＥ１５２における可能な別のワイヤ置換回路変換を介してＤＧＥＮレジスタへ移行する。従って、便宜上、ＰＲＥＮＥＴ置換回路１１０に対する制御は、単に、置換ビットマツプを有するＤＧＥＮ２２の動作用のセルアドレス関数Ｅ、（Ｃ。

Ｓ）とすることが可能である。スタンダードビットマツプを有するＤＧＥＮ２２の動作の場合、ＰＲＥＮＥＴＣ制御はゼロである。従って、クワ・ソド画素単位座標Ｕは、基本方程式からのメモリバンク指定Ｂ及びセルアドレスＣの関数として派生される。

Ｕ−Ｅ、（Ｂ、Ｅ、（Ｃ，５））ＰＲＥＮＥＴＣ−Ｅ、（Ｃ，５）ＰＯＳＴＮＥＴ出力置換回路１２０はＰＲＥＮＥＴ回路１１０の反転である。ＰＯ８ＴＮＥＴ　ＬＰＮ回路は、基本理論の交換反転を実施し、即ち、Ｂ−Ｅ、（Ｕ、Ｅ、（Ｃ，５））ＰＯ３ＴＮＥＴＣ−Ｅ、（Ｃ，Ｓ）従って、マルチプレクサ１２４の出力からのＰＯ８ＴＮＥＴ置換回路１２０への入力は、クワッド画素正規化単位次元座標Ｕにおけるものであり、且つその出力はフレームバッフ７メモリ置換ビツトマツプへ帰還するための置換したメモリバンク割当座標Ｂにおけるものである。ＰＯ８ＴＮＥＴＣ制御は、同様に、置換ビットマツプに対するセルアドレス関数Ｅ、（Ｃ，Ｓ）とすることが可能であり、それからメモリバンク座標ＢがＣ及びＵの関数として派生される。ＰＯＳＴＮＥＴＣ制御信号は、フレームバッファ置換ビットマツプを有するＤＧＥＮ２２の動作に対するＥ、（Ｃ，Ｓ）とすることが可能であるが、その制御信号はスタンダードビットマツプに対してゼロである。線形置換関数に対応してこれらの信号を派生するための回路構成を第１２図に示しである。

例えば、シャツフル線形置換回路Ｓ、は、ＴＲＡＮＳＬＡＴＥ部品内に組込むことが可能であり、スタティックモード乃至は置換ビットマツプにおける変化を吸収することが可能である。シャツフルＬＰＮオペレータＳ、は、アドレス乃至はインデックスビット位置を変化させるスタティック変換を導入する。シャツフルオペレータＳ、の特徴は、それがＢ。

Ａ乃至はＢ、Ａ、、Ａ、座標系におけるメモリバンクアドレス位置に対してユーザ／観察者Ｘ、Ｙ乃至はｘ、ｙ、ｚ座標系における画素位置の割当を変化させるということである。この置換ビットマツプにおける変化は、ここにおいては、スタティック変換と呼称され且つスタティックモードｓｍを変化させる。

シャツフルＬＰＮ　Ｓ、は、スタティックモード乃至は置換ビットマツプを変化するためのみに有用であり、且つＰＢＭが確立されると、特定の置換ビットマツプに対する基本方程式において使用することはできない。一方、論理線形置換回路オペレータＥ、及びＣ，だけ又はそれら両者の組合わせ又はワイヤＬＰＮ　Ｒ，との組合わせは、画素位置の特定の割当を画定する上で有用であり、アドレス乃至はインデックスビットを変化することなしに置換を実施する。物理的メモリバンクアドレス位置に対する画素位置の割当は、オペレータＥ、、Ｃ，，Ｒ，による操作にもかかわらず、同一のまま残存する。

インデックス乃至はアドレスビットを変化させる場合に有用であり、従ってユーザ／観察者Ｘ、Ｙ座標系における画素位置とメモリバンクアドレス位置との関係を変化させる上で有用な別のワイヤＬＰＮはバタフライＬＰＮ　Ｂｐである。従って、本発明によれば、異なったスタティックモードｓｍに対しての置換ビットマツプを変化させるためにシャツフルオペレータＳ、の代わりにバタフライオペレータＢ、を使用することが可能である。簡単に説明すると、バタフライ線形置換操作（ＬＰＯ）Ｂ、は、特定した任意のインデックスビット番号にとそのアドレス乃至はインデックスの最小桁ビット（Ｌ　Ｓ　Ｂ）との交換を行なうことを包含する。例えば、Ｂｐ　（ｋ　；ａｓ　）−Ｂ、（２；Ａ３．　ａ２＋ａｌ＋　ａｏ）尚、ｋ−２及びｉ−３，・・・、０Ｌ−４（インデックスビットの係数乃至は番号）ｉ−インデックスビット番号−Ｌ−１，す・。

０の場合には、Ｂｐ　（２；ａｘ、ａ２＋　ａｓ　＋　ａｏ）−Ａ３１Ａｏ　、Ａ＋　、Ａ２である。

この例において、特定した乃至は選択した交換インデックスビットかに−２であり、従ってアドレス乃至はインデックスビットＡ２はアドレスの最小桁ビット即ちＡ。と交換される。バタフライＬＰＯは以下の如く自己反転性である。

Ｂ、（ｋ、）Ｂ、（ｋ、Ａ）−Ａ従って、シャツフルＬＰＯＳ、及びバタフライＬＰＯＢ、は、置換ビットマツプの構成乃至は組織従ってスタティックモードｓｍを変化させるのに有用なインデックスビット位置を実際に交換乃至は変化させる線形置換回路の具体例を提供している。

この様なＬＰＯは、ＰＢＭを変化させるためにアドレス回路内に組込むことが可能であると共に、変更させた即ち新たに構成したＰＢＭから検索したデータを正規化するためにＤＧＥＮ２２のＴＲＡＮＳＬＡＴＥ１５２部品内に組込むことが可能である。このＴＲＡＮＳＬＡＴＥ部品は、更に、例えば反転しＰＮ　Ｒ，のようなフレームバッファメモリから検索したデータを正規化するのに必要なその他のワイヤＬＰＮを有することも可能である。

Ｂｉｔ−Ｂ（ｌｔチップのビデオ発生セクションは二つの理由のために設けられている。即ち、（１）ＤＧＥＮの高速バスインターフェースを使用して画像メモリからのデータをバッファすること、及び（２）画像メモリ内のＰＢＭリフレッシュデータのビット順序付けの異常性を隠匿すること、である。

ビデオデータのＦＩＦＯバッファ動作１２８は、システムタイミングを簡単化し且つメモリ帯域幅のよ技術である。ＤＧＥＮ内にビデオＦＩＦＯ乃至はＶＦＩＦＯ１２８を設けることにより、ＤＲＡＭはビデオＲＡＭ即ちＶＲＡＭのように見える。ＤＧＥＮ内に４０ＭＨｚビデオシフトレジスタ１３０を設けることにより、最終的なシステム帯域幅を発生するために廉価なスタンダードのＥＣＬシフタを使用することが可能である。一方、ＤＧＥＮは、基板上に設けたビデオシフトレジスタを有する何れがの市販されているＬＵＴ／ＤＡＣ（カラールックアップテーブル／デジタル・アナログ変換器）部品へ直接的に接続させることが可能である。

第１５図におけるＤＧＥＮ２２の左側におけるベクトル発生サクションは、高速回路から構成されており、該回路は、データ操作（ＤＯＰ）　、画素値（ＰＦＬＤ）、及びＤＯＰＢＵＳ上のブレークシーケンス（ＢＦＬＤ）制御信号入力に基づいて、ベクトルソース値ラッチ乃至はレジスタＶＶＬ１４０及びベクトルマスクラッチ乃至はレジスタＶＭＬ１４２をロードする。このセクションは、６ビツトＸ値及び４ビツトＹ値カウンタを有しており、該カウンタは、連続する値のビットが書込まれるレジスタにおける位置を画定する。Ｘ及びＹカウンタは、現在の作図方向及びブレーク信号の値の関数として各ビットに対してインクリメント及びデクリメントされる。この回路は、ラスクグラフィックス分野において公知の如く、ブレゼーマン（Ｂｒｅｓｅｎｈａｍ）のベクトル作図アルゴリズムの変形例の何れかの内側ループのデータ処理部分を実行すべく構成されている。ＤＧＥＮは、更に、プレゼーマン以外のライン発生器と共に使用することも可能である。

ＶＭＲｌ　４４は６４ビツトのベクトルマスク組立てレジスタである。ベクトルマスクビットは、ｖＭＬレジスタ１４２内にロードされる前に、最初にこのレジスタ内に格納される。ＶＶＲ１４５は６４ビツトのベクトル値組立てレジスタである。ベクトル画素は、メモリ修正のためにＶＶＬへ転送される前に、最初にＶＶＲに組立てられる。ＤＳＭＲ１４６は、３２ビツトのＤＧＥＮスタティックモードレジスタである。それは、ビデオ制御１４７のためにスタティックモード制御情報を格納する。ＤＩＲ１５６は、ビットブロック転送操作の方向を制御する。

ＤＢＳＶ１４８は３２ビツトのブロック転送垂直転送制御レジスタである。それは、命令制御１５０を介してのブロック転送操作全体に対してのデータ転送及び翻訳を制御するためにＤＧＥＮによって必要とされる情報を包含している。それは、デエスティネーションビットマップデータと合体する前に、ソースレジスタ値が回転される量を画定する。ＸＬＴＣハ、ＴＲＡＮＳＬＡＴＥ部品１５２によルメモリからのソースデータの翻訳を制御する。

ＤＶＳＨ１５４は、３２ビツトベクトル及びブロック転送水平制御レジスタである。それは、左側端部即ちＬＥＤＧＥ及び右側端部即ちＲＥＤＧＨの両方においてＥＤＧＥＭＡＳＫ１５５によるブロック転送操作、デエスティネーションビットマップの置換制御、及びベクトル作図位置情報に対してのエツジ（端部）マスク動作を制御するためにＤＧＥＮによって必要とされる情報を包含している。ＷＥＭ信号は、書込みイネーブルマスク出力をイネーブルさせる。それは、メモリ内においてデエスティネーションヮードの一部のみを修正することを可能とする。

ＧＬＯＧ即ちグローバル論理操作制御レジスタは、選択した操作に対してＳＲＣ及びＶＶＬレジスタの合体動作を制御する。

置換ビットマツプを交換するためのＤＧＥＮ２２のＰＲＥＮＥＴＩＩＯ及びＰＯ５ＴＮＥＴＩ２０を実現するための線形置換回路即ちＬＰＮ回路を第１６図及び第１７図に示しである。第１６図は、説明したタイプの交換置換ビットマツプ即ちＰＢＭとグラフィックス画像データ操作用の交換ＬＰＮとの結合を示している。第１６図を参照すると、各矩形要素１９０は、第１７図に示した如く二つのデータ入力と出力とを具備する論理交換線形置換回路Ｅ、を有している。それぞれの交換ＬＰＮ１９０は、結合されて、交換ＬＰＮ全体は、８個のデータ人力Ｄ［０，・・・、７〕を置換したデータ出力ＤＬＰＮ　［０゜・・・、７］へ置換させている。

循環型置換ビットマツプの場合、ＰＲＥＮＥＴｌｌｏ及びＰＯＳＴＮＥＴＩ　２０は、循環型ＬＰＮＣ，によフて実現することが可能である。循環型オペレータＣ２は、データロデータ乃至はバレルシフタによりデータ空間内のＤＧＥＮにおける加算ビットによってインデックス空間内において実現される。

Ｃ，は、ＤＧＥＮ２２内のデータ整合ロデータ即ちＡＬＲＯＴ１１６が置換正規化を実行するためにも使用されるシステムを構成するために使用することも可能である。このことはＤＧＥＮのゲートの複雑性を減少させるが、必要とされる独特のアドレスラインの数は、アドレスバンクの数と比例し、そのことは、バンクアドレスラインはＡＧＥＮ外部で計算されねばならないことを意味する。対称的に、交換ＬＰＯＥ、に基づく部品の場合、必要とされる独特のアドレスラインの数は、メモリバンクの数Ｍのｉ１ｏｇ２に比例し、従って、アドレスラインはＡＧＥＮ内部で計算され且つ全体的なメモリアドレスワードの一部として転送される。このことは、外部回路の複雑性を著しく減少させる。

第１５図のＤＧＥＮ部品２２は、更に、例えば、反転ＬＰＮ　Ｒ，及び／又はシャツフルＬＰＮＳ、などの付加的なワイヤＬＰＮなどの特定の置換ビットマツプ即ちＰＢＭに対して必要とされる場合がある付加的なＬＰＮを組込むために回路要素ＴＲＡＮＳＬＡＴＥ１５２を組込んでいる。一方、ＰＲＥＮＥＴＩＩＯ及びＰＯ３ＴＮＥＴ１２０は、例えば表１１乃至表２５において要約した二重交換シャツフル及び反転ＰＢＭを実現するために直接的に付加的な論理又はワイヤＬＰＮを組込むことが可能である。

線形置換理論の基本的な概念は、データの程度でのＬＰＯ変換が、二つの基本的に異なっているが正確に等価な対応で、即ち（１）データ空間及び（２）インデックス乃至はアドレス空間において観察（即ち実現）することが可能であるということである。

データ空間において、データは物理的に一つの位置から別の位置へ移動される。

インデックス空間（即ち座標空間）において、そのデータは同一の空間内に物理的に残存するが、異なった順番でアクセス（読取り又は書込み）される。ＬＰＯを使用する方程式は、何れを使用して実現することも可能である。

本発明のアーキテクチャの場合、全てのＡＧＥＮ及びアドレス回路動作は、インデックス空間動作を使用してメモリブロック内における画素データを置換し、ＡＧＥＮは物理的にデータに触れることはない。

対称的に、ＤＧＥＮ操作のほとんどは、ビットを一つの場所から別の場所へ物理的に移動させることによりデータ空間における同一の方程式を実行する。

これら全ての動作に対しての不変量は、メモリ内の画素の位置であり、それは同一の置換ビットマツプをアクセスする全てのアドレスモードに対して同一でなければならない。メモリに対するＡＧＥＮセルアドレスは、各メモリバンクが異なった位置からの画素データに貢献することを可能とすることにより、メモリに対するＡＧＥＮセルアドレスはデータ順序変換を画定するために使用される。このことは、アドレスモードの実現を可能とする。変換方程式において、メモリからのデータは、一般的に、ディスプレイリフレッシュ又はブロック転送動作のために直接的に使用可能ではない対応で置換される。ＤＧＥＮ　ＰＲＥＮＥＴ回路は、データ空間において同一の方程式を実行し、データの正規化がリフレッシュ及びブロック転送操作のだめの順番をスクリーンすることを可能とする。ＤＧＥＮ　ＰＯ３ＴＮＥＴ回路は、メモリバンク内のデータの適切な物理的配置のために必要とぎれるＰＢＭ順番へ再置換させる。

データ空間座標系におけるグラフィックス操作は、インデックス空間における操作に関してのＬＰＮ回路により置換された置換対象の数における指数的増加を表わしている。従って、それは、本発明によれば・アドレス回路を使用してアドレス乃至はインデックス空間においてほとんどの操作又は可及的に多くの操作を実行することが有利である。アドレス回路へ変位させることができないこれらのＬＰＮ［’Ｆは、データ空間内のデータに関してデータ発生器回路において実行される。

例えば、第６Ａ図及び第１７図は、実行される機能において等価であるが、より簡単な回路の第６Ａ図は、インデックス乃至はアドレス空間において操作し且つより複雑な回路である第１７図はデータ空間において動作する。置換対象の数において、インデックス空間及びデータ空間は、互いに、この対数乃至は指数関係を有している。別の例として、循環型オペレータＣ，は、インデックス空間において加算器によって実行され且つデータ空間においてデータロデータ乃至はバレルシフタによって実行される。

従って、本発明は、以下の点において、従来のラスタグラフィックス装置と異なっている。第一に、本発明は、従来のラスタグラフィックス装置が二つのマツピング空間の間で動作していたのと比較して、本発明は、少なくとも三つのマツピング空間ｘ、ｙ。

ＺとＢ・Ａ、・Ａ、とＣ・Ｕ、Ｓとを導入し且つ必要とすることである。第二に、本発明は、少なくとも三つの新規なマツピング空間の間において少なくとも二つのマツピング関係を導入し且つ必要とすることである。これらのマツピング関係の一つは、本発明のシステムの不変量特性を表わすものであり、一方他方のマツピング関係は本発明のシステムの変化量乃至は選択特性を表わすものである。

このことは、不変量マツピング関係のみで動作する従来のラスタグラフィックスシステムと比較される。第三に、本発明に基づくこれらの新規なマツピング関係は、置換された即ち置換ビットマツプを導入する線形置換変換（４１１ｎｅａｒ　ｐｅｒｍｕｔａｔｉｏｎｔｒａｎｓｆｏｒｍａｔｉｏｎ）を構成す゛ることである。マツピング関係の一つによれば、不変画素位置／バンクアドレスマツピングは、可逆的自己対称的プール論理ゲートを具備する論理線形置換操作を実行する論理線形置換回路によって達成される。一方、第二の変化量即ち選択画素位置／セルアドレスマツピングは、対構成の論理マルチブレクス動作即ちスイッチング線形置換回路Ｑ、を使用して達成され、選択したアドレス処理モードセル形態に従ってグラフィックス画像データの単位に対するセルアドレスを変化させる。

本発明のマルチセル型アドレス動作置換ビットマツプフレームバッファアーキテクチャの別の実施例を第１８図及び表４０を参照して説明する。この例は、メモリバンクアドレス空間Ｂ、Ａ及びセル及び単位アドレス空間Ｃ，Ｕにおいて三つの画素次元Ｘ。

Ｙ、Ｚ及び二つのブロック次元を具備する本発明に基づくフレームバッファラスタグラフィックス装置に関するものである。このシステムは、同様に、１６個のメモリバンクＢに基づいており、従ってメモリバンク数の２を底とする対数であるＬは変数Ｘ。

Ｙ、Ｚ、Ｂ、Ａ、Ｃ，Ｕのインデックスビットの数を表わしておりそれは４である。このシステムを構成する基本的な方程式は以下の如くである。

Ｂ−Ｅ、（Ｘ、Ｗ） −ＷＷ−Ｑｐ　（Ｒｅ　（Ｚ）、ｓｍ’　、Ｓ、（ｓｍ。

Ｒｐ　（Ｙ））Ｕ−Ｑ、（Ｗ、ｈ、Ｘ）−Ｅ、（Ｂ、Ｃ）Ｃ−Ｑ、（Ｘ、ｈ、Ｗ）−Ｅ、（Ｂ、Ｕ）Ｘ−Ｑ、（Ｃ，ｈ、Ｕ）−Ｅ、（Ｂ、Ａ）Ｗ−Ｑ、（Ｕ、ｈ、Ｃ）−Ｅ、（Ｂ、Ｘ）Ｂ−Ｅ、（Ｕ、Ｃ）Ａ−Ｑ、（Ｅ、（Ｂ、Ｃ）、ｈ、Ｃ）スタティックモードパラメータ乃至は数は、ｓｍで表わされており、一方ｓｍ’ はＬ−ｓｍに等しい。

メモリバンク指定乃至は割当Ｂ乃びセルアドレスＣでのバンクアドレス割当Ａに対する最終的なアドレスマツピング方程式は最終的な方程式で与えられる。

この組合わせ数学的関係表記法におけるアドレスマツピング方程式は、表４０においてプール論理方程式表記法へ変換される。この表は、第１８図におけるＡＧＥＮ１５とフレームバッファ置換ビットマツプメモリ１２との間のアドレスラインＣＡに対してのアドレス回路ライン及び接続を与える。第１８図及びそれに付属する説明において、バンクアドレス割当Ａは、セルアドレスラインとしての指定を示す文字Ｃ，Ａによって示されている。アドレスライン指定ＣＡは、表４０からＡに対しての基本方程式から派生される。この例においては、基本グラフィックス画像データ単位Ｕはクワッド画素即ち４個の水平ビットからなるクワッドであり、そのブロック寸法は６４Ｘ１６ビツトであり且つインデックス寸法はＬ −４である。従って、これら変数の各々は四つのインデックスビットｉ−［３：０コによって表現される。線形置換数学的関係表記法におけるＡ及びプール方程式表記法におけるＣＡに対するアドレス方程式の導出は、第１８図におけるＡＧＥＮ１５のアドレスデータマツピング流れ要素において模式的に表わされている。種々のレジスタの中で、ＸＣＵＲは現在Ｘ変数値のオリジンであり、ＤＤＨはｈパラメータ（第１８図及び表４０においてＨで表わされている）のソースであり、ＳＭはスタティックモードパラメータ番号ｓｍ（表４０及び第１８図においてＳＭで表わされている）のソースであり、ＺＣＵＲは現在の変数２ビツト値のソースであり、且つＹＣＵＲは現在の変数Ｙインデックスビットのソースである。

データ発生器回路部品ＤＧＥＮ２２の動作は、前に説明したものと同様であるが、第１８図のＤＧＥＮ２２は二つの次元Ｂ、Ａ又はＣ，Ｕのブロック組織からのデータの流れに関して操作することが異なっている。

一例として、交換線形置換Ｅ、は、例えば第１６図及び第１７図の交換ＬＰＮを組込んだＰＲＥＮＥＴｌｌｏ及びＰＯＳＴＮＥＴ１２０を使用して、第１８図のＤＧＥＮ２２において実現されている。ＰＲＥＮＥＴＩＩＯへのＤＧＥＮデータ人力２４の場合、入力ワードは置換されたバンク番号指定乃至は割当Ｂであり、且つＰＲＥＮＥＴ回路の出力は正規化したグラフィックスデータ単位次元Ｕ座標におけるクワッド乃至はクワッド画素である。従って、セルアドレスパラメータ乃至はインデックスＣ１；ｉ、ＰＲＥＮＥＴ置換回路に対する置換制御ＣＯＮとするユとが可能である。ＰＲＥＮＥＴ回路１１０の出力は、動作中のスタティックモード及び置換ビットマツプ画定関数に従って可能な別のワイヤ置換回路変換ヲ介してＤＧＥＮレジスタ１１２．１１４へ移行する。従って、ＰＲＥＮＥＴ置換回路１１０に対するＰＣＯＮ制御は、フレームバッファメモリ置換ビットマツプを具備するＤＧＥＮ２２の動作に対するセルアドレスＣとすることが可能である。フレームバッファメモリスタンダードビットマ・ノブを具備するＤＧＥＮ２２の操作の場合、ＰＣＯＮ制御はゼロである。クワッド画素単位座標Ｕは、従って、基本方程式からメモリバンク指定Ｂ及びセルアドレスＣの関数として派生される。

Ｕ−Ｅ、（Ｂ、Ｃ）　ＰＣＯＮ−ＣＰＯＳＴＮＥＴ出力置換回路１２０はＰＲＥＮＥＴ回路１１０の反転である。ＰＯ３ＴＮＥＴ　ＬＰＮ回路は、基本理論の交換反転を実施し、即ち、Ｂ−Ｅ、（Ｕ、Ｃ）　ＰＣＯＮ−Ｃ従って、マルチプレクサ１２４の出力からのＰＯ８ＴＮＥＴ置換回路１２０への入力は、クワッド画素正規化単位次元座標Ｕにおいてであり、その出力はフレームバッファメモリ置換ビットマツプへの帰還のための置換したメモリバンク割当座標Ｂにおいてである。ＰＯＳＴＮＥＴ制御インデックスＰＣＯＮは、同様に、それからメモリバンク座標ＢがＣ及びＵの関数として派生される置換用のセルアドレスＣとすることが可能である。ＰＣＯＮ置換制御信号はフレームバッファ置換ビットマツプを具備するＤＧＥＮ２２の操作のためのセルアドレスＣとすることが可能であり、その制御信号はスタンダードビットマツプに対してゼロである。

ベクトル操作の場合、置換制御インデックスＰＣＯＮ　［３：　０］は、ＤＧＥＮレジスタ内の状態情報を使用して派生される。その他の全ての操作（リフレッシユを包含する）の場合、ＰＣＯＮパラメータは、ＡＧＥＮにおける状態情報から派生され且つＤＯＰＢＵＳ命令の一部としてＤＧＥＮへ転送される。

ＰＣＯＮを派生するための手法は、両方の場合において基本理論方程式から同一である。

Ｕ−Ｅ、（Ｂ、Ｃ）及びＢ−Ｅ、（Ｕ、Ｃ）ＰＢＭ用のＰＣＯＮを派生するための方程式は以下の如くである。

Ｃ０Ｎ−ＣＣＡＯ −Ｑｐ　（ｘ、ｈ、ＹＺ）ベクトル操作の場合における置換制御インデックス信号ＰＣＯＮを形成するために使用されるＤＧＥＮレジスタは以下の如くである。

ＸＤＳＴ　［５：　２］がＸインデックスを供給する。

ＹＤＳＴ　［３：　０］がＹインデックスを供給する。

ＺＤＳＴがＤ　Ｓ　Ｍ　−１即ち５ｍ−１操作に対しＺビットを供給する。

ＤＤＨ［２：　ＯＦがｈパラメータを供給する。

ＤＧＥＮは連続する３２ビットワード即ち「プル（ｐｕｊ！ｆｌ）Ｊに関して操作し完全な６４ビツトセルを実現する。従って、ＰＲＥＮＥＴ及びＰＯ８ＴＮＥＴは連続する３２ビツトプルに関して操作し、且つシーケンス規則が該プルの順番付けが置換翻訳と一貫して処理する。これらの規則は以下の如くである。

１、メモリ制御は、置換制御値ＰＣＯＮとは独立的に、常に数学的に増加する順番でプルの読取り又は書込みを行なう。

２、ＤＧＥＮは、以下の如（にしてＰＣＯＮによって画定される順番でレジスタの下部又は上部３２ビツトのロードを行なう。

ａ、ＰＣＯＮがＯである場合、最初のプル即ち下部３２ビツトは保存され（即ちそれから読取られ）且つ２番目のプルはレジスタの上部３２ビツトに関し操作する。

ｂ、ＰＣＯＮが１であると、最初のプル即ち上部３２ビツトが保存され（即ちそれから読取られ）且つ２番目のプルがレジスタの下部３２ビツトに関し操作する。これらの規則は、ＰＣＯＮビットのＸＯＲ特性に基づいている。

第１８図及び表４０の例において、８個の物理的メモリバンク（１６個の論理的メモリバンク）に対するＡに対するアドレスラインに対しての指定即ち指定ＣＡは、二つのインデックスビットｊｉ１例えばＣＡｊｉによって行なわれる。最初のインデックス番号ｊは「プル」番号０又は１であり、一方２番目のビット番号ｉは変数ビット番号ｉ［３：０］であり、その変数の４個の構成ビットのうちの何れかを特定する。このことは、変数ＡＹ及びＡＺに続いて二つのインデックスビットｉｊが続く場合、例えばＡＹｉｊ及びＡＺｉｊであり、その場合最初のインデックスビット番号ｉは変数ビット番号ｉ　［３：０］であり２番目のビット番号ｊは「プル」番号０又は１である場合の第１１図及び表２８、表３１、表３３、表３５、表３７、表３３のアドレスライン指定Ａ、及びＡ、又はＡＹ及びＡＺと混同してはならない。

本発明を特定の実施例について説明したが、それは、以下の請求範囲内における全ての変形例、修正例及び均等例をカバーすることを意図するものである。

ＦＩＧ、４ＡＦＩＧ、４Ｂ＊　ｐ　（Ｘ　、Ｙ）　”　Ｘ　÷Ｙ　（ＭＯＤ　４）　ＦＯＲＬ　：４ＦＩＧ、６ＡＥｐ（Ｘ、Ｙ）ｉ　＝　ＸｉΔＹＨｆｏｒ　Ｌ＝４ＦＩＧ、７Ｆｌ’Ｇ、８５ｐ（Ｔ、　：）　＝　（ｉ÷Ｔ）ｍｏｄＬ＝ｉ’ＦＩＧ、９ＡＦＩＧ、９ＢＦＩＧ、９ＣＹＳ　＝　Ｓｐ（ｓｍ、Ｒｐ（Ｙ））　ｆｏｒ　ｓｍ＝　１ＦＩＧ、　９Ｄ　” ４ＦＩＧ、１０ＦＩＧ、ｌ０Ａ２−−一−−−−−−−−−一−−−−一−−一−−一一−＝ワフレ、シュ　亡ル　アドレス発生ＲＹ、　ＲＡＺＯＲＡＺ　Ｉ　ＲＣＦＩＧ、１４Ｄ７　Ｄ６　０５　Ｄ４　Ｄ３　Ｄ２　ＤＩ　Ｄ。

ＦＩＧ、１６ＦＩＧ、１７ −−−−−−−−−−−−−−−−−−−＝　ｍ補正書の翻訳文提出書（特許法第１８４条の８）平成元年９月１３日特許庁長官　吉　１）文　毅　殿１、国際出願番号　ＰＣＴ／ＵＳ　８８１０　Ｏ８０５３、特許出願人名称　フェアチャイルド　セミコンダクタ　コーポレーション５、補正書の提出年月日　１９８９年１月２３日６、添付書類の＠録請求の範囲！、ララスディスプレイ乃至は観察表面の画素位置と相関するフレームバッファメモリアドレスにおいてグラフィックス画像データを格納するためのビットマツプを具備するフレームバッファメモリを持ったラスタグラフィックス装置用のフレームバッフ７アドレス回路において、少なくとも二つの異なったアドレス処理モードセル形態において前記フレームバッファアドレス回路によりアドレスすることの可能なフレームバッファメモリ内において線形置換ビットマツプを形成するために前記グラフィックス画像データフレームバッファメモリアドレスの変換及び線形置換を行なうための線形置換回路（ＬＰＮ）手段を有しており、前記アドレス処理モードセル形態の少なくとも一方が二次元セルに対応しているフレームバッファアドレス回路。

２、請求の範囲第１項において、前記アドレス処理モードセル形態が、水平方向に方位した二次元セルと、垂直方向に方位した二次元セルと、水平ワードモードセルとを有することを特徴とするフレームバッファアドレス回路。

３、　フレームバッファメモリのグラフィックス画像データ内容を有するラスタディスプレイ表面のリフレッシュ及びディスプレイのため及びベクトル作図及びラスタ操作を有するフレームバッファをアップデートするためのフレームバッファメモリを持ったラスタグラフィックス装置用のデータ発生器回路において、ラスタ操作及びリフレッシユのために前記フレームバッフ７メモリからアクセスしたグラフィックス画像データを正規化するために前記フレームバッファメモリからアクセスしたグラフィックス画像データの変換及び線形置換のための第−論理線形置換回路と、前記フレームバッファメモリへ帰還させるために前記データ発生器回路内のラスタ操作に従って処理された正規化グラフィックス画像データの変換及び線形置換のための第二論理線形置換回路手段とを有することを特徴とするデータ発生器回路。

４、請求の範囲第３項において、前記データ発生器回路の前記第−及び第二論理線形置換回路手段が交換線形置換回路Ｅ、を有することを特徴とするフレームバッファアドレス回路。

５、　メモリバンクアドレス位置Ａを具備する複数個の別々にアドレス可能なメモリバンクＡを有するフレームバッフ７メモリを持ったラスタグラフィックス装置用のフレームバッファアドレス回路において、前記アドレス回路がメモリアクセスサイクルにおけるフレームバッファメモリの各メモリバンクをアドレスし、前１己フレームバツフアメモリがラスクディスプレイ乃至は観察表面の画素位置と相関するメモリバンクアドレス位置においてグラフィックス画像データを格納するためのビットマツプを存しており、前記フレームバッフアアドレろ回路は前記ラスタディスプレイ表面上の画素位置に対応してユーザＸ、Ｙ座標系において組織されるグラフィックス画像データアドレスを受取るだめの入力端を持っており、前記フレームバッファアドレス回路が、前記フレームバッファのメモリバンクアドレス位ｆＡ及び指定されたメモリバンクＢのＢ、Ａ座標系におけるアドレスに対してユーザＸ、Ｙ座標系におけるグラフィックス画像データアドレスの変換及び線形置換を行なうための線形置換回路（ＬＰＮ）手段を有しており、前記！ｊ、　Ａ座標系が前記ユーザＸ、　Ｙ座標系の線形置換を有しており、前記Ｂ、Ａ座標系が少なくとも二つの異なったアドレス処理モードセル形態における前記フレームバッフ７アドレス回路によりアドレス可能な線形置換ビットマツプを有しており、前記アドレス処理モードセル形態の少なくとも一つが前記ユーザＸ、Ｙ座標系における二次元セルに対応しているフレームバッフ７アドレス回路。

６、請求の範囲第５項において、前記Ｂ、Ａ座標系における前記指定したメモリバンクＢがＢ−ｆｌ　（Ｘ、ｆ２　（Ｙ））の形態の関数関係を持ったＸ、Ｙ座標系におけるＸ及びＹの両方の関数であって、関数ｆ、及びｆ２はＬＰＮであり且つ関数ｆ、及びｆ、の少なくとも一方が前記論理ＬＰＮを有しているフレームバッファアドレス回路。

７、請求の範囲第６項において、Ｂは、Ｘ及びＹの関数であって、Ｂ−Ｅ、（Ｘ、Ｒ，（Ｙ））であり、Ｅ、は交換ＬＰＮであり且つＲ，は反転ＬＰＮであるフレームバッフ７アドレス回路。

８、請求の範囲第５項において、前記フレームバッファアドレス回路は前記ラスクディスプレイ乃至は観察表面の同一の画素数のブロックに対応する同数のメモリバンクアドレス位置からなる複数個のブロックへ前記フレームバッファメモリの線形置換ビットマツプを組織化するために構成され且つ配列されており、前記アドレス回路は、更に、前記ブロックを各セルにおいて同数のメモリバンクアドレス位置を有する同数のセルからなる複数個の異なった組へ組織化しており、その一つの組のセルは各アドレス処理モードセル形態に対応しており、各組のセルは前記ラスクディスプレイ乃至は観察表面上の同数の画素からなるオーバーラツプしないセルに対応しており、各メモリバンクから位置単位のグラフィックス画像データの如く前記フレームバッファメモリバンクアドレス位置から同数の単位のグラフィックス画像データを有しているフレームバッファアドレス回路。

９、複数個のビットブレーンに組織化されたメモリバンクアドレス位置Ａ、、Ａ、を具備する複数個の別々にアドレス可能なメモリバンクＢを有するフレームバッフ７メモリを持ったラスタグラフィックス装置用のフレームバッファアドレス回路において、前記アドレス回路はメモリアクセスサイクルにおいて前記フレームバッファメモリの各メモリバンクをアクセスし、前記フレームバッファメモリはラスタディスプレイ表面の画素位置と相関されたメモリバンクアドレス位置においてグラフィックス画像データを格納するためのビットマツプを有しており、前記フレームバッファメモリの各ブレーンは各ブレーン内の前記ラスクディスプレイ乃至は観察表面の画素当り１ビツトを格納するためのメモリバンクアドレス位置を有しており、前記フレームバッファアドレス回路は前記ラスクディスプレイ乃至は観察表面上の画素位置に対応してＸ座標方向における水平行及びＹ座標方向における垂直列のユーザＸ、Ｙ。

Ｚ座標系において組織化されたグラフィックス画像データアドレスを受取るための入力回路を有しており、前記ユーザｘ、ｙ、ｚ座標系は、更に、前記フレームバッファメモリのブレーンに対応するビット深さ次元２を有しており、前記フレームバッファアドレス回路が、前記フレームバッファの指定したメモリバンクＢ及びメモリバンクアドレス位ｆＡ、。

Ａ、のＢ、Ａ、、Ａ、におけるアドレスに対し前記ユーザｘ、ｙ、ｚ座標系におけるグラフィックス画像データアドレスの変換及び線形置換を行なうだめの論理線形置換回路（ＬＰＮ）手段を有しており、前記Ｂ、Ａ、、Ａ、座標系が前記ユーザｘ、ｙ、ｚ座標系の線形置換を有しており、前記Ｂ、Ａ、。

Ａ８座標系が少なくとも二つの異なったアドレス処理モードセル形態で前記フレームバッフ７アドレス回路によりアドレス可能な線形置換ビットマツプを有しており、前記アドレス処理モードセル形態の少なくとも一つが前記ユーザｘ、、ｙ、ｚ座標系における三次元セルに対応しているフレームバッファアドレス回路。

１０、請求の範囲第９項において、前記Ｂ、Ａ、。

Ａ８座標系における前記指定したメモリバンクＢがＢ＝　ｆ　、（Ｘ、ｆ２　（Ｙ、Ｚ））の形態の関数関係を持ったｘ、ｙ、ｚ座標系においてｘ、ｙ、ｚの関数であり、尚ｆ、及びｆ２は論理線形置換回路を有°する関数であるフレームバッファアドレス回路。

１１、　請求の範囲Ｎ１０項において、ＢがＢ−Ｅ、（Ｘ、Ｅ、、Ｒ，（Ｙ、Ｚ））のｘ、ｙ、ｚの関数であり、尚Ｅ、は交換ＬＰＮであり且つＲ２は反転ＬＰＮであるフレームバッファアドレス回路。

１２、請求の範囲第１１項において、Ｂは、Ｂ−Ｅ、（Ｘ、Ｅ、（Ｙ、、Ｚ、’ Ｉ　）のｘ、ｙ、ｚの関数であり、尚Ｚ、−Ｒ，（Ｚ）であり且つＹ、−５ｔ　（ｓｍ、Ｒ，（Ｙ））　であり、尚Ｓ、はシャツフルワイヤＬＰＮであり、Ｒ，は反転ワイヤＬＰＮであり、且つｓｍはアドレス処理スタティックモードであるフレームバッファアドレス回路。

１３、請求の範囲第９項において、前記フレームバッファアドレス回路は、前記フレームバッファメモリの線形置換ビットマツプを前記ラスタディスプレイ乃至は観察表面の同数の画素のブロックに対応する同数のメモリバンクアドレス位置からなる複数個のブロックへ組織化すべく構成され且つ配列されており、前記アドレス回路は、更に、前記ブロックを各セルにおいて同数のメモリバンクアドレス位置を具備する同数のセルからなる複数個の異なった組に組織化し、−組のセルが各アドレス処理モードセル形態に対応しており、各組のセルが前記ラスタディスプレイ乃至は観察表面上の同数のビクセルからなるオーバーラツプしないセルに対応しており、各セルが各メモリバンクからの位置単位のグラフィックス画像データの如く前記フレームバッファメモリバンクアドレス位置から同数の単位のグラフィックス画像データを有するフレームバッファアドレス回路。

１４、請求の範囲第１３項において、前記線形置換回路手段が前記ｘ、ｙ、ｚ座標系の三次元ブロックセクションに対応する同一のビット寸法及び形態の三次元ブロックセクションＳの抽象的Ｃ，Ｕ、Ｓ座標系・におけるアドレスに対して前記ユーザＸ、Ｙ。

Ｚ座標系における前記グラフィックス画像データアドレスの変換及び線形置換を行なうための第一線形置換関数回路、前記ラスタディスプレイ乃至は観察表面上の同数の画素のアドレス処理モードセル及び対応するオーバーラツプしないセルに対応するブロックセクションのセル再分化Ｃ１及びグラフィックス画像データ単位Ｕを有しており、各セルは同数の前記単位を有しており、前記Ｃ，Ｕ、Ｓ座標系は第一線形置換ビットマツプを有しており、前記第一線形置換関数回路は、Ｃ，Ｕ、Ｓ−ｆ　（Ｘ、Ｙ、Ｚ）の形態の関数関係を有しており、尚ｆは対構成の論理スイッチ線形置換回路Ｑ、を有しており、且つ前記線形置換回路手段が、更に、前記フレームバッファメモリのメモリバンクアドレス位ｔ　Ａ　ｙ及び指定したメモリバンクＢのＢ、Ａ、、Ａ、座標系におけるメモリバンクアドレスに対して前記抽象的Ｃ，Ｕ。

Ｓ座標系における前記グラフィックス画像データアドレスの変換及び線形置換を行なうための第二線形置換関数回路を有しており、前記Ｂ、Ａ、、Ａ、座標系が前記抽象的Ｃ，Ｕ、Ｓ座標系の線形置換を有しており且つ前記第二変換及び線形置換の関数関係が、Ｂ、Ａ、、Ａ、−ｇ　（Ｃ，Ｕ、Ｓ）の形態であり、尚ｇは対構成の論理スイッチ線形置換回路Ｑ、及び論理交換ＬＰＮ　Ｅ、を有しているフレームバッファアドレス回路。

１５、フレームバッファメモリ内の内容でラスタディスプレイ表面のリフレッシュを行ない且つベクトル作図及びラスタ操作でフレームバッファメモリバンクアドレス位置をアップデートさせるためにフレームバッファメモリバンクアドレス位置におけるグラフィックス画像データをアクセスするだめのラスタグラフィックス装置のアドレス発生器回路及びフレームバッファメモリに動作的に結合されたデータ発生器回路において、ラスタ操作期間中ソースデータ及びデエスティネーションデータの共通座標系を確立するために該デ、−夕の順番を正規化するため前記フレームバッフ７メモリの座標系におけるフレームバッファメモリバンクアドレス位置から検索したグラフィックス画像ソースデータの変換及び線形置換を行なうための事前置換論理線形置換回路手段と、置換した座標系において前記フレームバッファメモリへ処理したグラフィックス画像データを帰還させるために置換した座標系ヘラスタ操作により処理されたグラフィックス画像データの変換及び線形置換を行なうための事後置換論理線形置換回路とを有しており、前記データ発生器回路の前記事前置換及び事後置換線形置換回路手段が交換線形置換回路Ｅ、及び反転ワイヤ線形置換回路Ｒ，を有しているデータ発生器回路。

国際調査報告

Claims

【特許請求の範囲】

１．ラスタディスプレイ乃至は観察表面の画素位置と相関するフレームバッファメモリアドレスにおいてグラフィックス画像データを格納するためのビットマップを具備するフレームバッファメモリを持ったラスタグラフィックス装置用のフレームバッファアドレス回路において、少なくとも二つの異なったアドレス処理モードセル乃至はセル形態において前記フレームバッファアドレス回路によりアドレスすることの可能なフレームバッファメモリ内において線形置換ビットマップを形成するために前記グラフィックス面像デ−タフレームバッファメモリアドレスの変換及び線形置換を行なうための論理線形置換回路（ＬＰＮ）手段を有しており、前記アドレス処理モードセル形態の少なくとも一方が二次元セルに対応しているフレームバッファアドレス回路。
２．請求の範囲第１項において、前記アドレス処理モードセル形態が、水平方向に方位した二次元セルと、垂直方向に方位した二次元セルと、水平ワードモードセルとを有することを特徴とするフレームバッファアドレス回路。
３．フレームバッファメモリのグラフィックス画像データ内容を有するラスタディスプレイ乃至は観察表面のリフレッシュ及びディスプレイのため及びペクトル作図及びラスタ操作を有するフレームバッファをアップデートするためのフレームバッファメモリを持ったラスタグラフィックス装置用のデータ発生器回路において、ラスタ操作及びリフレッシュのために前記フレームバッファからアクセスしたグラフィックス画像データを正規化するために前記フレームバッファメモリからアクセスしたグラフィックス画像データの変換及び線形置換のための第一論理線形置換回路と、前記フレームバッファメモリへ帰還させるために前記データ発生器回路内のラスタ操作に従って処理された正規化グラフィックス画像データの変換及び線形置換のための第二論理線形置換回路手段とを有することを特徴とするデータ発生器回路。
４．請求の範囲第３項において、前記データ発生器回路の前記第一及び第二論理線形置換回路手段が交換線形置換回路Ｅｐを有することを特徴とするフレームバッファアドレス回路。
５．メモリバンクアドレス位置Ａを具備する複数個の別々にアドレス可能なメモリバンクＡを有するフレームバッファメモリを持ったラスタグラフィックス装置用のフレームバッファアドレス回路において、前記アドレス回路がメモリアクセスサイクルにおけるフレームバッファメモリの各メモリバンクをアドレスし、前記フレームバッファメモリがラスタディスプレイ乃至は観察表面の画素位置と相関するメモリバンクアドレス位置においてグラフィックス画像データを格納するためのビットマップを有しており、前記フレームバッファアドレス回路は前記ラスタディスプレイ乃至は観察表面上の画素位置に対応してユーザＸ，Ｙ座標系において組織されるグラフィックス画像データアドレスを受取るべく動作的に配列されており、前記フレームバッファアドレス回路が、前記フレームバッファのメモリバンクアドレス位置Ａ及び指定されたメモリバンクＢのＢ，Ａ座標系におけるアドレスに対してユーザＸ，Ｙ座標系におけるグラフィックス画像データアドレスの変換及び線形置換を行なうための論理線形置換回路（ＬＰＮ）手段を有しており、前記Ｂ，Ａ座標系が前記ユーザＸ，Ｙ座標系の線形置換を有しており、前記Ｂ，Ａ座標系が少なくとも二つの異なったアドレス処理モードセル乃至はセル形態における前記フレームバッファアドレス回路によりアドレス可能な線形置換ビットマップ乃至は置換したビットマップを有しており、前記アドレス処理モードセル形態の少なくとも一つが前記ユーザＸ，Ｙ座標系における二次元セルに対応しているフレームバッファアドレス回路。
６．請求の範囲第５項において、前記Ｂ，Ａ座標系における前記指定したメモリバンクＢがＢ＝ｆ１（Ｘ，ｆ２（Ｙ））の形態の関数関係を持ったＸ，Ｙ座標系におけるＸ及びＹの両方の関数であって、関数ｆ１及びｆ２の少なくとも一方が前記論理ＬＰＮを有しているフレームバッファアドレス回路。
７．請求の範囲第６項において、Ｂは、Ｘ及びＹの関数であって、Ｂ＝Ｅｐ（Ｘ，Ｒｐ（Ｙ））であり、Ｅｐは交換ＬＰＮであり且つＲｐは反転ＬＰＮであるフレームバッファアドレス回路。
８．請求の範囲第５項において、前記フレームバッファアドレス回路は前記ラスタディスプレイ乃至は観察表面の同一の画素数のブロックに対応する同数のメモリバンクアドレス位置からなる複数個のブロックへ前記フレームバッファメモリの置換したビットマップを組織化するために構成され且つ配列されており、前記アドレス回路は、更に、前記ブロックを各セルにおいて同数のメモリバンクアドレス位置を有する同数のセルからなる複数個の異なった組へ組織化しており、その一つの組のセルは各アドレス処理モードセル形態に対応しており、各組のセルは前記ラスタディスプレイ乃至は観察表面上の同数の画素からなるオーバーラップしないセルに対応しており、各メモリバンクから位置単位のグラフィックス画像データの如く前記フレームバッファメモリバンクアドレス位置から同数の単位のグラフィックス画像データを有しているフレームバッファアドレス回路。
９．複数個のビットプレーンに組織化されたメモリバンクアドレス位置Ａｙ，Ａｚを具備する複数個の別々にアドレス可能なメモリバンクＢを有するフレームバッファメモリを持ったラスタグラフィックス装置用のフレームバッファアドレス回路において、前記アドレス回路はメモリアクセスサイクルにおいて前記フレームバッファメモリの各メモリバンクをアクセスし、前記フレームバッファメモリはラスタディスプレイ乃至は観察表面の画素位置と相関されたメモリバンクアドレス位置においてグラフィックス画像データを格納するためのビットマップを有しており、前記フレームバッファメモリの各ブレーンは各ブレーン内の前記ラスタディスプレイ乃至は観察表面の画素当り１ビットを格納するためのメモリバンクアドレス位置を有しており、前記フレームバッファアドレス回路は前記ラスタディスプレイ乃至は観察表面上の画素位置に対応してＸ座標方向における水平行及びＹ座標方向における垂直列のユーザＸ，Ｙ，Ｚ座標系において組織化されたグラフィックス画像データアドレスを受取るべく動作的に配列されており、前記ユーザＸ，Ｙ，Ｚ座標系は、更に、前記フレームバッファメモリのブレーンに対応するビット深さ次元Ｚを有しており、前記フレームバッファアドレス回路が、前記フレームバッファの指定したメモリバンクＢ及びメモリバンクアドレス位置Ａｙ，ＡｚのＢ，Ａｙ，Ａｚにおけるアドレスに対し前記ユーザＸ，Ｙ，Ｚ座標系におけるグラフィックス画像データアドレスの変換及び線形置換を行なうための論理線形置換回路（ＬＰＮ）手段を有しており、前記Ｂ，Ａｙ，Ａｚ座標系が前記ユーザＸ，Ｙ，Ｚ座標系の線形置換を有しており、前記Ｂ，Ａｙ，Ａｚ座標系が少なくとも二つの異なったアドレス処理モードセル形態で前記フレームバッファアドレス回路によりアドレス可能な線形置換ビットマップ乃至は置換したビットマップを有しており、前記アドレス処理モードセル形態の少なくとも一つが前記ユーザＸ，Ｙ，Ｚ座標系における三次元セルに対応しているフレームバッファアドレス回路。
１０．請求の範囲第９項において、前記Ｂ，Ａｙ，Ａｚ座標系における前記指定したメモリバンクＢがＢ＝ｆ１（Ｘ，ｆ２（Ｙ，Ｚ））の形態の関数関係を持ったＸ，Ｙ，Ｚ座標系においてＸ，Ｙ，Ｚの関数であり、尚ｆ１及びｆ２は論理線形置換回路を有する関数であるフレームバッファアドレス回路。
１１．請求の範囲第１０項において、ＢがＢ＝Ｅｐ，（Ｘ，Ｅｐ，Ｒｐ（Ｙ，Ｚ））のＸ，Ｙ，Ｚの関数であり、尚Ｅｐは交換ＬＰＮであり且つＲｐは反転ＬＰＮであるフレームバッファアドレス回路。
１２．請求の範囲第１１項において、Ｂは、Ｂ＝Ｅｐ，（Ｘ，Ｅｐ（Ｙ■，Ｚｒ））のＸ，Ｙ，Ｚの関数であり、尚Ｚｒ＝Ｒｐ（Ｚ）であり且つＹ■＝Ｓｐ（ｓｍ，Ｒｐ（Ｙ））であり、尚ＳｐはシャッフルワイヤＬＰＮであり、Ｒｐは反転ワイヤＬＰＮであり、且つｓｍはアドレス処理スタティックモードであるフレームバッファアドレス回路。
１３．請求の範囲第９項において、前記フレームバッファアドレス回路は、前記フレームバッファメモリの前記置換したビットマップを前記ラスタディスプレイ乃至は観察表面の同数の画素のブロックに対応する同数のメモリバンクアドレス位置からなる複数個のブロックへ組織化すべく構成され且つ配列されており、前記アドレス回路は、更に、前記ブロックを各々ルにおいて同数のメモリバンクアドレス位置を具備する同数のセルからなる複数個の異なった組に組織化し、一組のセルが各アドレス処理モードセル形態に対応しており、各組のセルが前記ラスタディスプレイ乃至は観察表面上の同数のピクセルからなるオーバーラッブしないセルに対応しており、各セルが各メモリバンクからの位置単位のグラフィックス画像データの如く前記フレームバッファメモリバンクアドレス位置から同数の単位のグラフィックス画像データを有するフレームバッファアドレス回路。
１４．請求の範囲第１３項において、前記線形置換回路手段が前記Ｘ，Ｙ，Ｚ座標系の三次元ブロックセクションに対応する同一のビット寸法及び形態の三次元ブロックセクションＳの抽象的Ｃ，Ｕ，Ｓ座標系におけるアドレスに対して前記ユーザＸ，Ｙ，Ｚ座標系における前記グラフィックス画像データアドレスの変換及び線形置換を行なうための第一線形置換関数回路、前記ラスタディスプレイ乃至は観察表面上の同数の画素のアドレス処理モードセル及び対応するオーバーラップしないセルに対応するブロックセクションのセル再分化Ｃ、及びグラフィックス画像データ単位Ｕを有しており、各セルは同数の前記単位を有しており、前記Ｃ，Ｕ，Ｓ座標系は第一線形置換ビットマップ乃至は第一置換ビットマップを有しており、前記第一線形置換関数回路は、Ｃ，Ｕ，＝ｆ（Ｘ，Ｙ，Ｚ）の形態の関数関係を有しており、尚ｆは対構成の論理線形置換回路Ｑｐを有しており、且つ前記線形置換回路手段が、更に、前記フレームバッファメモリのメモリバンクアドレス位置Ａｙ及び指定したメモリバンクＢのＢ，Ａｙ，Ａｚ座標系におけるメモリバンクアドレスに対して前記抽象的Ｃ，Ｕ，Ｓ座標系における前記グラフィックス画像データアドレスの変換及び線形置換を行なうための第二線形置換関数回路を有しており、前記Ｂ，Ａｙ，Ａｚ座標系が前記抽象的Ｃ，Ｕ，Ｓ座標系の線形置換を有しており且つ前記第二変換及び線形置換の関数関係が、Ｂ，Ａｙ，Ａｚ＝ｇ（Ｃ，Ｕ，Ｓ）の形態であり、尚ｇは対構成の論理線形置換回路Ｑｐ及び論理交換ＬＰＮＥｐを有しているフレームバッファアドレス回路。
１５．フレームバッファメモリ内の内容でラスタディスプレイ乃至は観察表面のリフレッシュを行ない且つペクト試作図及びラスタ操作でフレームバッファメモリバンクアドレス位置をアップデートさせるためにフレームバッファメモリバンクアドレス位置におけるグラフィックス画像データをアクセスするためのう久タグラフィックス装置のアドレス発生器回路及びフレームバッファメモリに動作的に結合されたデータ発生器回路において、ラスタ操作期間中ソースデータ及びデエスティネーションデータの共通座標系を確立するために該データの順番を正規化するため前記フレームバッファメモリの座標系におけるフレームバッファメモリバンクアドレス位置から検索したグラフィックス画像ソースデータの変換及び線形置換を行なうための事前置換即ちＰＲＥＮＥＴ論理線形置換回路手段と、置換した即ち歪曲した座標系において前記フレームバッファメモリヘ処理したグラフィックス画像データを帰還させるために置換した即ち歪曲した座標系へラスタ操作により処理されたグラフィックス画像データの変換及び線形置換を行なうための事後置換即ちＰＯＳＴＮＥＴ論理線形置換回路とを有しており、前記データ発生器回路の前記事前置換及び事後置換線形置換回路手段が交換線形互換回路Ｅｐ及び反転ワイヤ線形置換回路Ｒｐを有しているデータ発生器回路。表１▲数式、化学式、表等があります▼表２▲数式、化学式、表等があります▼ 表３　１／２▲数式、化学式、表等があります▼表３　２／２▲数式、化学式、表等があります▼表４▲数式、化学式、表等があります▼表５▲数式、化学式、表等があります▼表６▲数式、化学式、表等があります▼表７▲数式、化学式、表等があります▼表８▲数式、化学式、表等があります▼表８Ａ▲数式、化学式、表等があります▼表９▲数式、化学式、表等があります▼表１０▲数式、化学式、表等があります▼表１１▲数式、化学式、表等があります▼表１２▲数式、化学式、表等があります▼表１３▲数式、化学式、表等があります▼表１４▲数式、化学式、表等があります▼表１５▲数式、化学式、表等があります▼表１６ ▲数式、化学式、表等があります▼表１７▲数式、化学式、表等があります▼表１８▲数式、化学式、表等があります▼表１９▲数式、化学式、表等があります ▼表２０　１枚目▲数式、化学式、表等があります▼表２０　２枚目▲数式、化学式、表等があります▼表２１　１枚目▲数式、化学式、表等があります▼表２１　２枚目▲数式、化学式、表等があります▼表２２　１枚目▲数式、化学式、表等があります▼表２２　２枚目▲数式、化学式、表等があります▼表２３　１枚目▲数式、化学式、表等があります▼表２３　２枚目▲数式、化学式、表等があります▼表２４　１枚目▲数式、化学式、表等があります▼表２４　２枚目▲ 数式、化学式、表等があります▼表２５　１／２▲数式、化学式、表等があります▼表２５　２／２▲数式、化学式、表等があります▼表２６▲数式、化学式、表等があります▼表２６Ａ▲数式、化学式、表等があります▼表２７▲数式、化学式、表等があります▼表２８▲数式、化学式、表等があります▼表２９▲数式、化学式、表等があります▼表３０▲数式、化学式、表等があります▼表３１▲ 数式、化学式、表等があります▼表３２▲数式、化学式、表等があります▼表３３▲数式、化学式、表等があります▼表３４▲数式、化学式、表等があります▼ 表３５▲数式、化学式、表等があります▼表３６▲数式、化学式、表等があります▼表３７▲数式、化学式、表等があります▼表３８▲数式、化学式、表等があります▼表３９▲数式、化学式、表等があります▼表４０▲数式、化学式、表等があります▼発明の詳細な説明