JPH0348518A - Power-on reset circuit - Google Patents
Power-on reset circuitInfo
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は高電位側電源と低電位側電源との電位差が特定
の電位になったときにパワーオンリセット信号を発生又
は解除するパワーオンリセット回路に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention provides a power-on reset that generates or releases a power-on reset signal when the potential difference between a high-potential side power source and a low-potential side power source reaches a specific potential. Regarding circuits.
［従来の技術］
第６図は従来のパワーオンリセット回路を示す回路図で
ある。[Prior Art] FIG. 6 is a circuit diagram showing a conventional power-on reset circuit.
従来、この種のパワーオンリセット回路は単にコンバレ
ー夕回路３のみにより構成されている。Conventionally, this type of power-on reset circuit has simply been constructed of only a converter circuit 3.
コンパレータ回路３の第１のリファレンス端子１及び第
２のリファレンス端子２には電源電圧の変化に伴って、
異なる割合で電圧が変化するリファレンス電圧Ｒ１及び
Ｒ２が印加される。パワーオンリセット回路は、このリ
ファレンス電圧Ｒ１及びＲ２を比較して、両電圧Ｒｌ，
Ｒ２が交差する電源電圧を基準にしてリセット信号を発
生又は解除する。このリセット信号は出力端子８を介し
て外部のロジック回路等に出力される。The first reference terminal 1 and the second reference terminal 2 of the comparator circuit 3 are connected to each other as the power supply voltage changes.
Reference voltages R1 and R2 whose voltages change at different rates are applied. The power-on reset circuit compares the reference voltages R1 and R2 and sets both voltages Rl,
A reset signal is generated or released based on the power supply voltage that R2 crosses. This reset signal is outputted to an external logic circuit or the like via the output terminal 8.
［発明が解決しようとする課題］
しかしながら、従来のコンバレー夕回路からなるパワー
オンリセット回路は、このコンパレータ回路の正常動作
下限電位がインバータ等の通常のロジック回路に比して
高いため、電源電位差が小さいときに出力信号が不安定
になってしまうという問題点がある。[Problems to be Solved by the Invention] However, in a power-on reset circuit consisting of a conventional comparator circuit, the normal operation lower limit potential of the comparator circuit is higher than that of a normal logic circuit such as an inverter, so the power supply potential difference is high. There is a problem that the output signal becomes unstable when the value is small.
本発明はかかる問題点に鑑みてなされたものであって、
コンパレータ回路の正常動作下限電位以下の低電圧にお
いても安定した動作が可能なパワーオンリセット回路を
提供することを目的とする。The present invention has been made in view of such problems, and includes:
It is an object of the present invention to provide a power-on reset circuit that can operate stably even at a low voltage below the normal operation lower limit potential of a comparator circuit.
［課題を解決するための手段］
本発明に係るパワーオンリセット回路は、高電位側電源
と低電位側電源との間の電源電位差に応じて異なる割合
で変化する２種類の基準電圧を比較し、リセット信号を
出力するコンパレータ回路と、このコンパレータ回路の
出力を保持するラッチ回路とを有し、前記ラッチ回路は
、高電位側電源と低電位側電源との間に少なくとも２つ
のＰチャネルトランジスタ及び少なくとも２つのＮチャ
ネルトランジスタが直列に接続されて構成されたインバ
ータからなる入力部と、１対のＰチャネルトランジスタ
及びＮチャネルトランジスタからなるインバータが縦続
接続されて構成されたデータラッチ部とを有するもので
あることを特徴とする。[Means for Solving the Problems] A power-on reset circuit according to the present invention compares two types of reference voltages that change at different rates depending on the power supply potential difference between a high potential side power source and a low potential side power source. , has a comparator circuit that outputs a reset signal, and a latch circuit that holds the output of the comparator circuit, and the latch circuit includes at least two P-channel transistors and a An input section including an inverter configured by at least two N-channel transistors connected in series, and a data latch section configured by a cascade-connected inverter consisting of a pair of P-channel transistors and an N-channel transistor. It is characterized by
［作用コ
本発明においては、ラッチ回路の入力部に少なくとも２
つのＰチャネルトランジスタと少なくとも２つのＮチャ
ネルトランジスタとを直列に接続したインパータが設け
られている。コンバレー夕回路は、通常、電源間に３つ
のトランジスタを直列接続して構成されているから、少
なくとも４つトランジスタにより構成された上記インバ
ータの正常動作下限電位は、コンパレータ回路に比して
少なくともトランジスタ１つ分のしきい値だけ高い。コ
ンバレー夕回路からのリセット信号はこの入力部を介し
てデータラッチ部に入力され、このデータラッチ部で保
持される。このデータラッチ部は、１対のトランジスタ
からなるインバータが組み合わされて構成されている。[Operations] In the present invention, at least two
An inverter is provided in which one P-channel transistor and at least two N-channel transistors are connected in series. Since the comparator circuit is usually constructed by connecting three transistors in series between the power supplies, the normal operation lower limit potential of the inverter, which is composed of at least four transistors, is at least one transistor higher than that of the comparator circuit. The threshold is only one minute higher. A reset signal from the converter circuit is input to the data latch section via this input section, and is held in the data latch section. This data latch section is configured by combining an inverter made up of a pair of transistors.
このため、このデータラッチ部の正常動作下限電位はコ
ンパレータ回路に比して低くなっている。これにより、
基準電源間の電位差が低下した場合は、コンパレータ回
路の出力信号がデータラッチ部に保持され、更に電位差
が低下するとラッチ回路の入力部のインバータが動作し
なくなり、コンパレータ回路とデータラッチ部が分離さ
れる。この場合、パワーオンリセット回路の出力として
、データラッチ部に保持された信号が出力され続ける。Therefore, the normal operation lower limit potential of this data latch section is lower than that of the comparator circuit. This results in
When the potential difference between the reference power supplies decreases, the output signal of the comparator circuit is held in the data latch section, and when the potential difference further decreases, the inverter at the input section of the latch circuit stops operating, and the comparator circuit and data latch section are separated. Ru. In this case, the signal held in the data latch section continues to be output as the output of the power-on reset circuit.
例えば、電源が所定の電圧まで低下すると、コンパレー
タ回路がリセット信号を発生する。このリセット信号は
データラッチ部に保持されると共に、パワーオンリセッ
ト回路の出力に接続されている外部の回路に向けて出力
される。電源電圧が更に低下すると、ラッチ回路の入力
部のインバータの動作が不安定状態になるが、データラ
ッチ部にはリセット信号が保持されているため、このパ
ワーオンリセット回路の出力は安定している。更に電源
電圧が低下するとコンパレータ回路の動作も不安定にな
るが、データラッチ部はリセット信号を保持し続けてい
るため、パワーオンリセット回路としての動作は安定し
ている。For example, when the power supply drops to a predetermined voltage, a comparator circuit generates a reset signal. This reset signal is held in the data latch section and is output to an external circuit connected to the output of the power-on reset circuit. If the power supply voltage drops further, the operation of the inverter at the input section of the latch circuit becomes unstable, but since the reset signal is held in the data latch section, the output of this power-on reset circuit is stable. . If the power supply voltage further decreases, the operation of the comparator circuit becomes unstable, but since the data latch section continues to hold the reset signal, the operation as a power-on reset circuit is stable.
このように、本発明においては、データラッチ部の動作
が不安定となる電源電圧まで安定した動作を持続するこ
とができる。これにより、低電圧でのリセット信号の誤
動作を防止することができる。As described above, in the present invention, stable operation can be maintained even up to the power supply voltage at which the operation of the data latch section becomes unstable. Thereby, malfunction of the reset signal at low voltage can be prevented.
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。[Embodiments] Next, embodiments of the present invention will be described with reference to the accompanying drawings.
第１図は本発明の第１の実施例に係るパワーオンリセッ
ト回路を示す回路図、第２図は同じくそのブロック図で
ある。本実施例のパワーオンリセット回路は、第２図に
示すように、第１のリファレンス端子１に印加される電
圧と第２のリファレンス端子２に印加される電圧とを比
較するコンパレータ回路３と、このコンパレータ回路３
の出力を保持するラッチ回路５とにより構成されている
。FIG. 1 is a circuit diagram showing a power-on reset circuit according to a first embodiment of the present invention, and FIG. 2 is a block diagram thereof. As shown in FIG. 2, the power-on reset circuit of this embodiment includes a comparator circuit 3 that compares the voltage applied to the first reference terminal 1 and the voltage applied to the second reference terminal 2; This comparator circuit 3
and a latch circuit 5 that holds the output of.
コンバレー夕回路３は次のように構成されている。即ち
、第１のリファレンス端子１及び第２のリファレンス端
子２は夫々Ｎチャネルトランジスタ３２及び３１のゲー
トに接続されている。このトランジスタ３２のドレイン
と高電位側電源端子１０との間にはＰチャネルトランジ
スタ２２が介挿されている。これと同様に、トランジス
タ３１のドレインと高電位側電源端子１０との間にはＰ
チャネルトランジスタ２１が介挿されている。このトラ
ンジスタ２２及び２１のゲートはトランジスタ３１のド
レインに接続されている。トランジスタ３２及び３１の
ソースと低電位側電源端子ｔｌとの間にはＮチャネルト
ランジスタ３３が介ｉｌされており、このトランジスタ
３３のゲートはバイアス入力端子４と接続されている。The converter circuit 3 is constructed as follows. That is, the first reference terminal 1 and the second reference terminal 2 are connected to the gates of N-channel transistors 32 and 31, respectively. A P-channel transistor 22 is interposed between the drain of this transistor 32 and the high potential side power supply terminal 10. Similarly, there is a P between the drain of the transistor 31 and the high potential side power supply terminal 10.
A channel transistor 21 is inserted. The gates of transistors 22 and 21 are connected to the drain of transistor 31. An N-channel transistor 33 is interposed between the sources of the transistors 32 and 31 and the low potential side power supply terminal tl, and the gate of this transistor 33 is connected to the bias input terminal 4.
また、高電位側電源端子１０と低電位側電源端子１１と
の間にはＰチャネルトランジスタ２３及びＮチャネルト
ランジスタ３４が直列に接続されている。そして、この
トランジスタ２３のゲートはトランジスタ３２とトラン
ジスタ２２との接続部に接続されている。更に、トラン
ジスタ３４のゲートはバイアス入力端子４に接続されて
いる。Further, a P-channel transistor 23 and an N-channel transistor 34 are connected in series between the high-potential side power supply terminal 10 and the low-potential side power supply terminal 11. The gate of this transistor 23 is connected to the connection portion between the transistor 32 and the transistor 22. Furthermore, the gate of the transistor 34 is connected to the bias input terminal 4.
一方、ラッチ回路５は入力部１２とデータラッチ部１３
とにより構成されている。On the other hand, the latch circuit 5 includes an input section 12 and a data latch section 13.
It is composed of.
コンパレータ回路３の出力部、即ちトランジスタ２３と
トランジスタ３４との接続部はＰチャネルトランジスタ
２５及びＮチャネルトランジスタ３６のゲートに接続さ
れている。これらトランジスタ２５及びトランジスタ３
６の各ドレインは相互に接続されている。このトランジ
ス２５のソースと高電位側電源端子１０との間にはＰチ
ャネルトランジスタ２４が介挿されており、このトラン
ジスタ２４のゲートはトランジスタ２５とトランジスタ
２４の接続部に接続されている。一方、トランジスタ３
６と低電位側電源端子１１との間にはＮチャネルトラン
ジスタ３５が介挿されており、このトランジスタ３５の
ゲートはバイアス入力端子４に接続されている。これら
２つのＰチャネルトランジスタ２４．２５及び２つのＮ
チャネルトランジスタ３５．３６により入力部１２が構
成されている。The output part of the comparator circuit 3, ie, the connection part between the transistor 23 and the transistor 34, is connected to the gates of the P-channel transistor 25 and the N-channel transistor 36. These transistors 25 and 3
The drains of 6 are interconnected. A P-channel transistor 24 is interposed between the source of this transistor 25 and the high potential side power supply terminal 10, and the gate of this transistor 24 is connected to the connection portion between the transistors 25 and 24. On the other hand, transistor 3
An N-channel transistor 35 is interposed between the power supply terminal 6 and the low potential side power supply terminal 11, and the gate of this transistor 35 is connected to the bias input terminal 4. These two P-channel transistors 24.25 and two N
Input section 12 is constituted by channel transistors 35 and 36.
データラッチ部１３はＰチャネルトランジスタ２６とＮ
チャネルトランジスタ３７とが相補対接続されて構成さ
れたインバータと、Ｐチャネルトランジスタ２７とＮチ
ャネノレトランジスタ３８とが相補対接続されて構成さ
れたインバータとにより構成されている。入力部１２の
出力部、即ち、トランジスタ２５のドレインとトランジ
スタ３６のドレインとの接続部はトランジスタ２６及び
３７の各ゲートに接続されている。そして、このトラン
ジスタ２６のドレインとトランジスタ３７のドレインと
の接続部はトランジスタ２７及び３８の各ゲートと接続
されていると共に、出力端子６にも接続されている。ま
たトランジスタ２７のドレインとトランジスタ３８のド
レインとの接続部は前記入力部１２の出力部と接続され
ている。The data latch section 13 has a P channel transistor 26 and an N
The inverter includes an inverter configured by connecting a channel transistor 37 in a complementary pair, and an inverter configured by connecting a P channel transistor 27 and an N channel transistor 38 in a complementary pair. The output part of the input part 12, that is, the connection part between the drain of the transistor 25 and the drain of the transistor 36 is connected to each gate of the transistors 26 and 37. A connection portion between the drain of the transistor 26 and the drain of the transistor 37 is connected to each gate of the transistors 27 and 38, and is also connected to the output terminal 6. Further, a connection portion between the drain of the transistor 27 and the drain of the transistor 38 is connected to the output portion of the input portion 12.
第３図は横軸に電源電圧Ｖ。Ｄをとり、縦軸にリファレ
ンス電圧をとって、電源電圧ｖＤＤとリファレンス電圧
Ｒ１及びＲ２との関係を示すグラフ図である。第ｌのレ
ファレンス端子１及び第２のリファレンス端子２には電
源電圧の変化に伴って変化するリファレンス電圧Ｒ１及
びＲ２が印加されるが、この２つの端子に印加される電
圧が一致する電圧（Ｖエ）になるとパワーオンリセット
回路はリセット信号を発生又は解除する。即ち、リフ１
レンス電圧Ｒｌ，Ｒ２が電圧Ｖｘよりも小さいときは、
Ｒｌ＜Ｒ２であるため、コンパレータ回路３の出力が“
Ｌ”レベルとなり、リセット信号を発生する。また、リ
ファレンス電圧Ｒｌ．Ｒ２が電圧Ｖｘよりも大きいとき
には、Ｒｌ＞Ｒ２であるため、コンパレータ回路３の出
力が“Ｈ”レベルとなり、リセット信号は解除される。In Figure 3, the horizontal axis represents the power supply voltage V. It is a graph diagram showing the relationship between power supply voltage vDD and reference voltages R1 and R2, with reference voltage taken as D and reference voltage on the vertical axis. Reference voltages R1 and R2 that change with changes in the power supply voltage are applied to the l-th reference terminal 1 and the second reference terminal 2, but the voltage (V d), the power-on reset circuit generates or releases a reset signal. That is, riff 1
When the lens voltages Rl and R2 are smaller than the voltage Vx,
Since Rl<R2, the output of the comparator circuit 3 is “
When the reference voltage Rl.R2 is larger than the voltage Vx, since Rl>R2, the output of the comparator circuit 3 becomes the "H" level and the reset signal is released. Ru.
本実施例においては、高電位側電源端子１０と低電位側
電源端子１１との間に接続されているＰチャネルトラン
ジスタの数がコンバレー夕回路３は１つであり、ラッチ
回路５の入力部１２では２つである。このため、入力部
１２の正常動作下限電圧（ＶＬ ）はコンバレー夕回路
３に比してＰチャネルトランジスタ１つ分だけ高くなる
。In this embodiment, the number of P-channel transistors connected between the high-potential side power supply terminal 10 and the low-potential side power supply terminal 11 is one in the converter circuit 3, and the input section 12 of the latch circuit 5 has one P-channel transistor. So there are two. Therefore, the normal operation lower limit voltage (VL) of the input section 12 is higher than that of the converter circuit 3 by one P-channel transistor.
第４図は本実施例に係るパワーオンリセット回路の動作
を示すグラフ図である。高電位側電源端子１０と低電位
側電源端子１１との間の電位差が大きい場合、本実施例
のパワーオンリセット回路はパワーオンリセット信号が
解除された状態になっている。電源端子ＩＯ及び１１の
電位差が所定の電圧（ＶＲ）以下となるとパワーオンリ
セット信号が出力される。また、電源端子１０及び１１
の電位差が前述の入力部１２の正常動作下限電圧（Ｖｔ
． ）とコンパレータ回路の正常動作下限電圧（Ｖ０）
との間の電位になると、ラッチ回路５の入力部１２の動
作は不安定になるが、データラッチ部１３にはリセット
信号が保持されているため、パワーオンリセット回路全
体としては安定した動作を維持している。更に、電源端
子１０及び１１の電位差が前記コンバレー夕回路の正常
動作下限電圧（ｖ０）とロジック回路の正常動作下限電
圧（ｖ０）との間の場合は、コンパレータ回路の動作も
不安定になるが、データラッチ部１３には依然リセット
信号が保持されているため、パワーオンリセット回路全
体としては安定した動作を維持している。FIG. 4 is a graph diagram showing the operation of the power-on reset circuit according to this embodiment. When the potential difference between the high-potential side power supply terminal 10 and the low-potential side power supply terminal 11 is large, the power-on reset circuit of this embodiment is in a state in which the power-on reset signal is released. When the potential difference between the power supply terminals IO and 11 becomes equal to or less than a predetermined voltage (VR), a power-on reset signal is output. In addition, power terminals 10 and 11
The potential difference is the normal operation lower limit voltage (Vt
．． ) and the lower limit voltage for normal operation of the comparator circuit (V0)
, the operation of the input section 12 of the latch circuit 5 becomes unstable, but since the reset signal is held in the data latch section 13, the power-on reset circuit as a whole operates stably. Maintained. Furthermore, if the potential difference between the power supply terminals 10 and 11 is between the normal operation lower limit voltage (v0) of the comparator circuit and the normal operation lower limit voltage (v0) of the logic circuit, the operation of the comparator circuit will also become unstable. Since the reset signal is still held in the data latch section 13, the power-on reset circuit as a whole maintains stable operation.
このように、本実施例に係るパワーオンリセット回路は
、低電圧領域において、外部のロジック回路の動作が不
安定になるロジック回路の正常動作下限電圧（Ｖ．）に
なるまで誤動作を回避することができる。In this way, the power-on reset circuit according to the present embodiment avoids malfunction in the low voltage region until the normal operation lower limit voltage (V.) of the logic circuit, at which the operation of the external logic circuit becomes unstable, is reached. I can do it.
第５図は本発明の第２の実施例に係るパワーオンリセッ
ト回路を示す回路図である。FIG. 5 is a circuit diagram showing a power-on reset circuit according to a second embodiment of the present invention.
本実施例が第１の実施例と異なる点は入力部のＮチャネ
ルトランジスタ３５のゲートの接続が異なることにあり
、その他の構成は基本的には第１の実施例と同様である
ので、第５図において第１図と同一物には同一符号を付
してその詳しい説明は省略する。This embodiment differs from the first embodiment in that the gate connection of the N-channel transistor 35 in the input section is different, and the other configurations are basically the same as the first embodiment. 5, the same parts as in FIG. 1 are given the same reference numerals, and detailed explanation thereof will be omitted.
本実施例においては、ラッチ回路の入力部を構成する４
つのトランジスタのうち低電位側電源端子ｌ１と接続さ
れたＮチャネルトランジスタ３５のゲートとドレインと
が短絡されている。このため、この入力部の正常動作電
位はバイアス端子４に印加される電圧とは無関係にコン
バレー夕回路の正常動作下限電位に比して確実に高くす
ることができる。これにより、第工の実施例と同様の効
果が得られるのに加え、パワーオンリセット回路の設計
が容易になるという効果も得られる。In this embodiment, the input section of the latch circuit is
Of the two transistors, the gate and drain of the N-channel transistor 35 connected to the low potential side power supply terminal l1 are short-circuited. Therefore, the normal operating potential of this input section can be reliably made higher than the normal operating lower limit potential of the comparator circuit, regardless of the voltage applied to the bias terminal 4. This not only provides the same effects as the first embodiment, but also facilitates the design of the power-on reset circuit.
なお、以上の各実施例ではラッチ回路の入力部に４つの
トランジスタを直列に接続したが、直列接続するトラン
ジスタの数をさらに増加しても同様の効果を得ることが
できる。Note that in each of the above embodiments, four transistors are connected in series to the input part of the latch circuit, but the same effect can be obtained even if the number of transistors connected in series is further increased.
［発明の効果コ
以上説明したように本発明によれば、コンパレータ回路
の後段に少なくとも４つのトランジスタにより構成され
た入力部と２つのトランジスタからなるインバータが組
み合わされて構成されたデータラッチ部とを有するラッ
チ回路が設けられているから、基準電圧がコンバレー夕
回路正常動作下限電圧以下になってもラッチ回路に保持
されたリセット信号が安定して出力され続ける。このた
め、パワーオンリセット回路を通常のロジック回路の正
常動作下限電圧まで正常に動作させることができる。[Effects of the Invention] As explained above, according to the present invention, a data latch section configured by combining an input section composed of at least four transistors and an inverter composed of two transistors is provided at the downstream stage of the comparator circuit. Since the latch circuit is provided, the reset signal held in the latch circuit continues to be stably output even if the reference voltage falls below the lower limit voltage for normal operation of the combiner circuit. Therefore, the power-on reset circuit can be operated normally up to the normal operation lower limit voltage of a normal logic circuit.
第１図は本発明の第１の実施例に係るパワーオンリセッ
ト回路を示す回路図、第２図は同じくそのブロック図、
第３図は電源電圧とリファレンス電圧との関係を示すグ
ラフ図、第４図は第ｌの実施例に係るパワーオンリセッ
ト回路の動作を示すグラフ図、第５図は本発明の第２の
実施例に係るパワーオンリセット回路を示す回路図、第
６図は従来のパワーオンリセット回路を示す回路図であ
る。
１；第１のリファレンス；ｔｊ子、２；第２のリファレ
ンス端子、３；コンバレー夕回路、４；バイアス人力端
子、５；ラッチ回路、６；出力端子、ｌＯ；高電位側電
源端子、ｌ１；低電位側電ｉＦ１ ；，Ｉｊ子、ｌ２；
入力部、ｌ３；データラッチ部、２１乃至２７；Ｐチャ
ネルトランジスタ、３１乃至３８；Ｎチャネルトランジ
スタFIG. 1 is a circuit diagram showing a power-on reset circuit according to a first embodiment of the present invention, and FIG. 2 is a block diagram thereof.
FIG. 3 is a graph showing the relationship between the power supply voltage and the reference voltage, FIG. 4 is a graph showing the operation of the power-on reset circuit according to the first embodiment, and FIG. 5 is a graph showing the operation of the power-on reset circuit according to the first embodiment. FIG. 6 is a circuit diagram showing a power-on reset circuit according to an example. FIG. 6 is a circuit diagram showing a conventional power-on reset circuit. 1; first reference; tj terminal, 2; second reference terminal, 3; combiner circuit, 4; bias manual terminal, 5; latch circuit, 6; output terminal, lO; high potential side power supply terminal, l1; Low potential side electric iF1;, Ij, l2;
Input section, l3; data latch section, 21 to 27; P channel transistors, 31 to 38; N channel transistors
Claims (1)
に応じて異なる割合で変化する２種類の基準電圧を比較
し、リセット信号を出力するコンパレータ回路と、この
コンパレータ回路の出力を保持するラッチ回路とを有し
、前記ラッチ回路は、高電位側電源と低電位側電源との
間に少なくとも２つのＰチャネルトランジスタ及び少な
くとも２つのＮチャネルトランジスタが直列に接続され
て構成されたインバータからなる入力部と、１対のＰチ
ャネルトランジスタ及びＮチャネルトランジスタからな
るインバータが縦続接続されて構成されたデータラッチ
部とを有するものであることを特徴とするパワーオンリ
セット回路。(1) A comparator circuit that compares two types of reference voltages that change at different rates depending on the power supply potential difference between the high potential side power supply and the low potential side power supply, and outputs a reset signal, and the output of this comparator circuit. and a latch circuit for holding an inverter, the latch circuit comprising an inverter configured by at least two P-channel transistors and at least two N-channel transistors connected in series between a high-potential power source and a low-potential power source. What is claimed is: 1. A power-on reset circuit comprising: an input section consisting of a power-on reset circuit; and a data latch section configured by cascade-connecting an inverter consisting of a pair of P-channel transistors and an N-channel transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18400489A JPH0348518A (en) | 1989-07-17 | 1989-07-17 | Power-on reset circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18400489A JPH0348518A (en) | 1989-07-17 | 1989-07-17 | Power-on reset circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0348518A true JPH0348518A (en) | 1991-03-01 |
Family
ID=16145640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18400489A Pending JPH0348518A (en) | 1989-07-17 | 1989-07-17 | Power-on reset circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0348518A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476875B1 (en) * | 1997-10-08 | 2005-07-12 | 삼성전자주식회사 | Power on reset circuit |
| KR100490295B1 (en) * | 1997-12-31 | 2005-08-25 | 주식회사 하이닉스반도체 | Power reset circuit for semiconductor memory device |
-
1989
- 1989-07-17 JP JP18400489A patent/JPH0348518A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476875B1 (en) * | 1997-10-08 | 2005-07-12 | 삼성전자주식회사 | Power on reset circuit |
| KR100490295B1 (en) * | 1997-12-31 | 2005-08-25 | 주식회사 하이닉스반도체 | Power reset circuit for semiconductor memory device |
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