JPH0348331A - 浮動小数点演算装置 - Google Patents
浮動小数点演算装置Info
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- JPH0348331A JPH0348331A JP1182531A JP18253189A JPH0348331A JP H0348331 A JPH0348331 A JP H0348331A JP 1182531 A JP1182531 A JP 1182531A JP 18253189 A JP18253189 A JP 18253189A JP H0348331 A JPH0348331 A JP H0348331A
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- 238000007792 addition Methods 0.000 description 12
- 230000000295 complement effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は浮動小数点演算装置に関し,特に虜算の高速化
に関する。
に関する。
[従来の技術]
従来の技術における浮動小数点演算装置を第2図に示す
。ただし.ここで正規化回路36で行なう正規化は1桁
のみの正規化であり,2桁以上の正規化が必要な場合は
.リザルトレジスタ37,正規化専用の他回路へ人力を
施すことで正規化を行なう。
。ただし.ここで正規化回路36で行なう正規化は1桁
のみの正規化であり,2桁以上の正規化が必要な場合は
.リザルトレジスタ37,正規化専用の他回路へ人力を
施すことで正規化を行なう。
オペランドAレジスタ21,及びオペランドBレジスタ
22に入ったオペランドA,Bの上位ビットは指数部を
示し,下位ビットは仮数部を示す。
22に入ったオペランドA,Bの上位ビットは指数部を
示し,下位ビットは仮数部を示す。
゛減算器23では,オペランドAの指数部からオペラン
ドBの指数部の減算を行ない,城算器24では,オペラ
ンドBの指数部からオペランドAの指数部の減算を行な
う。この演算で減算器23の結果のサインビットにより
.指数部選択器26でオペランドAの指数部とオペラン
ドBの指数部のより大きいまたは等しい指数部を選択し
て出力する。
ドBの指数部の減算を行ない,城算器24では,オペラ
ンドBの指数部からオペランドAの指数部の減算を行な
う。この演算で減算器23の結果のサインビットにより
.指数部選択器26でオペランドAの指数部とオペラン
ドBの指数部のより大きいまたは等しい指数部を選択し
て出力する。
このより大きいまたは等しい指数部は桁合せ終了後の指
数部となる。
数部となる。
また,桁合せシフト数選択器27では成算器23と減算
器24の結果のうち減算器23のサインビットにより0
以上の値の結果を選択する。この値が桁合せ回路29で
のシフト数となる。補数器25は減算命令時に1の補数
をとるためのものである。桁合せ仮数部交換回路28で
は減算器23の演算結果のサインビットによって指数部
の小さい側のオペランドの仮数部が桁合せ回路29に人
力されさるように切替える回路である。
器24の結果のうち減算器23のサインビットにより0
以上の値の結果を選択する。この値が桁合せ回路29で
のシフト数となる。補数器25は減算命令時に1の補数
をとるためのものである。桁合せ仮数部交換回路28で
は減算器23の演算結果のサインビットによって指数部
の小さい側のオペランドの仮数部が桁合せ回路29に人
力されさるように切替える回路である。
桁合せ回路2つは桁合せシフト数選択器27によって得
られたシフト数によって両オペランド仮部数桁合せを行
なう。仮数部加算器33では両オペランド仮数部の加算
を行なう。0発生回路30,1発生回路31,−1発生
回路32では正規化回路36で仮数部加算器33の演算
結果を正規化するのに伴う指数の増減の値を指数補正値
として発生させている。正規化シフト数生成回路38で
は仮数部加算器33の演算結集の上位ビットにより正規
化回路36でのシフト数と,指数捕正値選択器34にお
けるセレクト信号を生成している。
られたシフト数によって両オペランド仮部数桁合せを行
なう。仮数部加算器33では両オペランド仮数部の加算
を行なう。0発生回路30,1発生回路31,−1発生
回路32では正規化回路36で仮数部加算器33の演算
結果を正規化するのに伴う指数の増減の値を指数補正値
として発生させている。正規化シフト数生成回路38で
は仮数部加算器33の演算結集の上位ビットにより正規
化回路36でのシフト数と,指数捕正値選択器34にお
けるセレクト信号を生成している。
正規化回路36では正規化シフト数生戊回路38で生或
した正規化シフト数によって正規化を行なう。指数補正
値選択器34ではO発生回路30.1発生回路31.−
1発生回路32によって発生した値を正規化シフト数生
成回路38で生威したセレクト信号で選択することによ
って指数補正値を選択している。
した正規化シフト数によって正規化を行なう。指数補正
値選択器34ではO発生回路30.1発生回路31.−
1発生回路32によって発生した値を正規化シフト数生
成回路38で生威したセレクト信号で選択することによ
って指数補正値を選択している。
指数補正加算器35において.この指数補正値を指数部
選択器26によって選択された桁合せ終了後の.指数部
に加えることによって指数部の最終粘果を得る。リザル
トレジスタ37は指数捕正加算″a35の演算結果を指
数部の最終結果として,また,正規化回路36の結果を
仮数部の最終桔果として格納する。
選択器26によって選択された桁合せ終了後の.指数部
に加えることによって指数部の最終粘果を得る。リザル
トレジスタ37は指数捕正加算″a35の演算結果を指
数部の最終結果として,また,正規化回路36の結果を
仮数部の最終桔果として格納する。
[発明が解決しようとする課題]
上述した,従来の浮動小数点演算装置の第2図における
同期回路としての演算にかかる遅延時間(以下演算遅延
と呼ぶ)で,最大の演算遅延バスはオペランドAレジス
タ21,またはオペランドBレジスタ22から減算器2
3へ,次に桁合せシフト数選択427へ,次に桁合せ回
路29へ.次に仮数部加算器33へ,次に正規化シフト
数生成回路38へ,次に指数補正値選択器34へ,次に
指数補正加算器35へ 最後にリザルトレジスタ37に
入るバスである。
同期回路としての演算にかかる遅延時間(以下演算遅延
と呼ぶ)で,最大の演算遅延バスはオペランドAレジス
タ21,またはオペランドBレジスタ22から減算器2
3へ,次に桁合せシフト数選択427へ,次に桁合せ回
路29へ.次に仮数部加算器33へ,次に正規化シフト
数生成回路38へ,次に指数補正値選択器34へ,次に
指数補正加算器35へ 最後にリザルトレジスタ37に
入るバスである。
このパスにおいて,仮数部加算器33以後のパスに注目
する。このパスと仮数部加算器33から正規化シフト数
生成回路38へ,次に正規化回路36へ,次にリザルト
レジスタ37に入るパスを比較すると,前者は指数部の
最終結果を求めるパスであり,後者は,仮数部の最終結
果を求めるパスである。
する。このパスと仮数部加算器33から正規化シフト数
生成回路38へ,次に正規化回路36へ,次にリザルト
レジスタ37に入るパスを比較すると,前者は指数部の
最終結果を求めるパスであり,後者は,仮数部の最終結
果を求めるパスである。
両方のバスの演算遅延は.仮数部の最終結果を求めるバ
スに較べて.指数部の最終桔果を求めるパスの方がほぼ
指数補正加rX器35での演算遅延分大きくなっている
。したがって,仮数部の演算結果に較べて.指数部の演
算結果が指数補正加算器15での演算遅延分遅れること
になる。これより,浮動小数点演算の性能は指一敗部の
演算遅延によって制限されてしまう欠点がある。
スに較べて.指数部の最終桔果を求めるパスの方がほぼ
指数補正加rX器35での演算遅延分大きくなっている
。したがって,仮数部の演算結果に較べて.指数部の演
算結果が指数補正加算器15での演算遅延分遅れること
になる。これより,浮動小数点演算の性能は指一敗部の
演算遅延によって制限されてしまう欠点がある。
本発明の課題は,上記欠点を除去し,浮動小数点加減算
の高速化を実現できる浮動小数点演算装置を提供するこ
とにある。
の高速化を実現できる浮動小数点演算装置を提供するこ
とにある。
[課題を解決するための手段]
本発明によれば,第1オペランドと第2オペランドの浮
動小数点加減算を行なう浮動小数点加減算装置において
,前記第1オペランドと前記第2オペランドの指数部の
大小関係に従って前記第1オペランドと前記第2オペラ
ンドの指数部を選択する手段と.前記選択された指数部
に1を加える加算手段と.前記選択された指数部から1
を減じる減算手段と,前記加算手段の演算結果と前記減
算手段の演算結果と前記選択された指数部のいずれかを
前記第1オペランドと第2オペランドの仮数部の加減算
の結果に応じて選択する手段とを備えることを特徴とす
る浮動小数点加減算装置が得られる。
動小数点加減算を行なう浮動小数点加減算装置において
,前記第1オペランドと前記第2オペランドの指数部の
大小関係に従って前記第1オペランドと前記第2オペラ
ンドの指数部を選択する手段と.前記選択された指数部
に1を加える加算手段と.前記選択された指数部から1
を減じる減算手段と,前記加算手段の演算結果と前記減
算手段の演算結果と前記選択された指数部のいずれかを
前記第1オペランドと第2オペランドの仮数部の加減算
の結果に応じて選択する手段とを備えることを特徴とす
る浮動小数点加減算装置が得られる。
[実施例]
次に,本発明について図面を参照して説明する。
第1図を参照すると、本発明の一実施例による浮動小数
点演算装置が示されている。ただし,ここで,正規化回
路14で行なう正規化は.1桁のみの正規化であり,2
桁以上の正規化が必要な場合,リザルトレジスタ15か
ら正規化専用の他回路へ人力を施すことで正規化を行な
う。 まず,オペランドAレジスタ1.及びオペランド
Bレジスタ2に入ったオペランドA,Bの上位ビットは
指数部を示し,下位ビットは仮数部を示す。減算器3で
はオペランドAの指数部からオペランドBの指数部の減
算を行ない,減算器4ではオペランドBの指数部からオ
ペランドAの指数部の減算を行なう。この演算で減算器
3の結果のサインビットにより,指数部選択器6でオペ
ランドAの指数部とオペランドBの指数部のより大きい
または等しい指数部を選択して出力する。このより大き
なまたは等しい指数部が桁合せ終了後の指数部となる。
点演算装置が示されている。ただし,ここで,正規化回
路14で行なう正規化は.1桁のみの正規化であり,2
桁以上の正規化が必要な場合,リザルトレジスタ15か
ら正規化専用の他回路へ人力を施すことで正規化を行な
う。 まず,オペランドAレジスタ1.及びオペランド
Bレジスタ2に入ったオペランドA,Bの上位ビットは
指数部を示し,下位ビットは仮数部を示す。減算器3で
はオペランドAの指数部からオペランドBの指数部の減
算を行ない,減算器4ではオペランドBの指数部からオ
ペランドAの指数部の減算を行なう。この演算で減算器
3の結果のサインビットにより,指数部選択器6でオペ
ランドAの指数部とオペランドBの指数部のより大きい
または等しい指数部を選択して出力する。このより大き
なまたは等しい指数部が桁合せ終了後の指数部となる。
また桁合せシフト数選択器7では減算器3と減算器4の
結果のうち,減算器3のサインビットによりO以上の値
の結果を選択する。この値が桁合せ回路9でのシフト数
となる。
結果のうち,減算器3のサインビットによりO以上の値
の結果を選択する。この値が桁合せ回路9でのシフト数
となる。
補数器5では減算命令時に1の補数をとるためのもので
ある。桁合せ仮数部交換回路8では減算器3の演算結果
のサインビットによって指数部の小さい側のオペランド
の仮数部が桁合せ回路9に人力されるように交換する回
路である。
ある。桁合せ仮数部交換回路8では減算器3の演算結果
のサインビットによって指数部の小さい側のオペランド
の仮数部が桁合せ回路9に人力されるように交換する回
路である。
桁合せ回路9は桁合せシフト数選択器7によって得られ
たシフト数によって両オペランドの仮数部の桁合せを行
なう。仮数部加算器13では両オペランド仮数部の加算
を行う。正規化シフト数生成回路16では仮数部加算器
12の演算結果の上位ビットにより,正規化回路14で
のシフト数と正規化終了指数選択器13におけるセレク
ト信号を生成している。
たシフト数によって両オペランドの仮数部の桁合せを行
なう。仮数部加算器13では両オペランド仮数部の加算
を行う。正規化シフト数生成回路16では仮数部加算器
12の演算結果の上位ビットにより,正規化回路14で
のシフト数と正規化終了指数選択器13におけるセレク
ト信号を生成している。
正規化回路14では正規化シフト数生成回路16で生成
した正規化シフト数によって正規化を行ない.その結果
は,仮数部の最終結果としてリザルトレジスタ15に格
納される。
した正規化シフト数によって正規化を行ない.その結果
は,仮数部の最終結果としてリザルトレジスタ15に格
納される。
定数1加算器10は,正規化回路14の正規化で仮数部
加算器12の演算結果がオーバーフローしていた時正規
化を行うと,指数部選択器6の結果である桁合せ終了後
の指数部に1を加える必要があるため.予め桁合せ終了
後の指数部に1を加算する機能を持つ。
加算器12の演算結果がオーバーフローしていた時正規
化を行うと,指数部選択器6の結果である桁合せ終了後
の指数部に1を加える必要があるため.予め桁合せ終了
後の指数部に1を加算する機能を持つ。
定数1減算器llは同様に正規化回路l4の正規化で,
仮数部加算器12の演算結集の小数点以下の値が1桁分
サンビットと同じ値の時正規化を行うと桁合せ終了後の
指数部から1を減じる必要があるため,予め桁合せ終了
後の指数部から1を減じる機能を持つ。
仮数部加算器12の演算結集の小数点以下の値が1桁分
サンビットと同じ値の時正規化を行うと桁合せ終了後の
指数部から1を減じる必要があるため,予め桁合せ終了
後の指数部から1を減じる機能を持つ。
正規化回路14の正規化で条件が上記以外の正規化の必
要がない場合や,2桁以上の正規化が必要な場合には,
桁合せ終了後の指数部に補正は加えない。正規化終了指
数選択器13は定数1加算器10の結果と定数1減算器
11の結果と,指数部選択器6の結果の内,いずれかの
結果を正規化シフト数生成回路1−6によって生成され
たセレクト信号によって選択する。この正規化終了指数
選択器13で選択された指数部が最終結果の指数部とし
てリザルトレジスタ15に格納される。
要がない場合や,2桁以上の正規化が必要な場合には,
桁合せ終了後の指数部に補正は加えない。正規化終了指
数選択器13は定数1加算器10の結果と定数1減算器
11の結果と,指数部選択器6の結果の内,いずれかの
結果を正規化シフト数生成回路1−6によって生成され
たセレクト信号によって選択する。この正規化終了指数
選択器13で選択された指数部が最終結果の指数部とし
てリザルトレジスタ15に格納される。
[発明の効果]
以上説明したように本発明では,第1図における正規化
回路14での1桁正規化に伴う指数の修正を定数1加算
器10,定数1減算器11で行なった後,正規化シフト
数生成回路16で生成したセレクト信号で選択している
。これより,第2図の従来技術で問題点であった指数修
正加算器35の演算迦延が削除でき,その結果仮数部加
算器12以後の正規化シフト数生成回路16から正規化
終了指数選択器13へ,次にリザルトレジスタ15へ入
る指数部の最終結果を求めるバスと,正規化シフト数生
成回路16から正規化回路14へ,次にリザルトレジス
タ15へ入る仮数部の最終結果を求めるパスとの演算遅
延がほぼ等しくなる。
回路14での1桁正規化に伴う指数の修正を定数1加算
器10,定数1減算器11で行なった後,正規化シフト
数生成回路16で生成したセレクト信号で選択している
。これより,第2図の従来技術で問題点であった指数修
正加算器35の演算迦延が削除でき,その結果仮数部加
算器12以後の正規化シフト数生成回路16から正規化
終了指数選択器13へ,次にリザルトレジスタ15へ入
る指数部の最終結果を求めるバスと,正規化シフト数生
成回路16から正規化回路14へ,次にリザルトレジス
タ15へ入る仮数部の最終結果を求めるパスとの演算遅
延がほぼ等しくなる。
したがって,以上説明した浮動小数点加減算回路を採用
することによって演算の最大遅延時間を指数補正加算器
35の演算遅延分短縮し.これに招当する浮動小数点加
減算の高速化を実現できる効果がある。
することによって演算の最大遅延時間を指数補正加算器
35の演算遅延分短縮し.これに招当する浮動小数点加
減算の高速化を実現できる効果がある。
第1図は本発明の一実施例による浮動小数点演算装置の
ブロック図であり,第2図は従来の浮動小数点演算装置
のブロック図である。 1はオペランドAレジスタ.2はオペランドBレジスタ
,3は減算器,4は減算器,5は補数器,6は指数部選
択器,7は桁合せシフト数選択器,8は桁合せ仮数部交
換回路,9は桁合せ回路,10は定数l′In算器,1
1は定数1減算器,12は仮数部加算器.13は正規化
終了指数選択器.14は正規化回路.15はリザルトレ
ジスタ.16は正規化シフト数生戊回路,21はオペラ
ンドAレジスタ,22はオペランドBレジスタ,23は
減算器.24は減算器,25は補数器.26は指数部選
択器,27は桁合せシフト数選択器,28は桁合せ仮数
部交換回路,29は桁合せ回路,30はO発生回路,3
1は1発生回路,32は〜1発生回路.33は仮数部加
算器,34は指数補正値選択器,35は指数補正加算器
.36は正規化回路,37はリザルトレジスタ.38は
正規化シフト数生成回路。
ブロック図であり,第2図は従来の浮動小数点演算装置
のブロック図である。 1はオペランドAレジスタ.2はオペランドBレジスタ
,3は減算器,4は減算器,5は補数器,6は指数部選
択器,7は桁合せシフト数選択器,8は桁合せ仮数部交
換回路,9は桁合せ回路,10は定数l′In算器,1
1は定数1減算器,12は仮数部加算器.13は正規化
終了指数選択器.14は正規化回路.15はリザルトレ
ジスタ.16は正規化シフト数生戊回路,21はオペラ
ンドAレジスタ,22はオペランドBレジスタ,23は
減算器.24は減算器,25は補数器.26は指数部選
択器,27は桁合せシフト数選択器,28は桁合せ仮数
部交換回路,29は桁合せ回路,30はO発生回路,3
1は1発生回路,32は〜1発生回路.33は仮数部加
算器,34は指数補正値選択器,35は指数補正加算器
.36は正規化回路,37はリザルトレジスタ.38は
正規化シフト数生成回路。
Claims (1)
- 1、第1オペランドと第2オペランドの浮動小数点加減
算を行なう浮動小数点加減算装置において、前記第1オ
ペランドと前記第2オペランドの指数部の大小関係に従
って前記第1オペランドと前記第2オペランドの指数部
を選択する手段と、前記選択された指数部に1を加える
加算手段と、前記選択された指数部から1を減じる減算
手段と、前記加算手段の演算結果と前記減算手段の演算
結果と前記選択された指数部のいずれかを前記第1オペ
ランドと第2オペランドの仮数部の加減算の結果に応じ
て選択する手段とを備えることを特徴とする浮動小数点
加減算装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1182531A JPH0348331A (ja) | 1989-07-17 | 1989-07-17 | 浮動小数点演算装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1182531A JPH0348331A (ja) | 1989-07-17 | 1989-07-17 | 浮動小数点演算装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0348331A true JPH0348331A (ja) | 1991-03-01 |
Family
ID=16119936
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1182531A Pending JPH0348331A (ja) | 1989-07-17 | 1989-07-17 | 浮動小数点演算装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0348331A (ja) |
-
1989
- 1989-07-17 JP JP1182531A patent/JPH0348331A/ja active Pending
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