JPH0348331A - 浮動小数点演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は浮動小数点演算装置に関し，特に虜算の高速化
に関する。

［従来の技術］ 従来の技術における浮動小数点演算装置を第２図に示す
。ただし．ここで正規化回路３６で行なう正規化は１桁
のみの正規化であり，２桁以上の正規化が必要な場合は
．リザルトレジスタ３７，正規化専用の他回路へ人力を
施すことで正規化を行なう。

オペランドＡレジスタ２１，及びオペランドＢレジスタ
２２に入ったオペランドＡ，Ｂの上位ビットは指数部を
示し，下位ビットは仮数部を示す。

゛減算器２３では，オペランドＡの指数部からオペラン
ドＢの指数部の減算を行ない，城算器２４では，オペラ
ンドＢの指数部からオペランドＡの指数部の減算を行な
う。この演算で減算器２３の結果のサインビットにより
．指数部選択器２６でオペランドＡの指数部とオペラン
ドＢの指数部のより大きいまたは等しい指数部を選択し
て出力する。

このより大きいまたは等しい指数部は桁合せ終了後の指
数部となる。

また，桁合せシフト数選択器２７では成算器２３と減算
器２４の結果のうち減算器２３のサインビットにより０
以上の値の結果を選択する。この値が桁合せ回路２９で
のシフト数となる。補数器２５は減算命令時に１の補数
をとるためのものである。桁合せ仮数部交換回路２８で
は減算器２３の演算結果のサインビットによって指数部
の小さい側のオペランドの仮数部が桁合せ回路２９に人
力されさるように切替える回路である。

桁合せ回路２つは桁合せシフト数選択器２７によって得
られたシフト数によって両オペランド仮部数桁合せを行
なう。仮数部加算器３３では両オペランド仮数部の加算
を行なう。０発生回路３０，１発生回路３１，−１発生
回路３２では正規化回路３６で仮数部加算器３３の演算
結果を正規化するのに伴う指数の増減の値を指数補正値
として発生させている。正規化シフト数生成回路３８で
は仮数部加算器３３の演算結集の上位ビットにより正規
化回路３６でのシフト数と，指数捕正値選択器３４にお
けるセレクト信号を生成している。

正規化回路３６では正規化シフト数生戊回路３８で生或
した正規化シフト数によって正規化を行なう。指数補正
値選択器３４ではＯ発生回路３０．１発生回路３１．−
１発生回路３２によって発生した値を正規化シフト数生
成回路３８で生威したセレクト信号で選択することによ
って指数補正値を選択している。

指数補正加算器３５において．この指数補正値を指数部
選択器２６によって選択された桁合せ終了後の．指数部
に加えることによって指数部の最終粘果を得る。リザル
トレジスタ３７は指数捕正加算″ａ３５の演算結果を指
数部の最終結果として，また，正規化回路３６の結果を
仮数部の最終桔果として格納する。

［発明が解決しようとする課題］ 上述した，従来の浮動小数点演算装置の第２図における
同期回路としての演算にかかる遅延時間（以下演算遅延
と呼ぶ）で，最大の演算遅延バスはオペランドＡレジス
タ２１，またはオペランドＢレジスタ２２から減算器２
３へ，次に桁合せシフト数選択４２７へ，次に桁合せ回
路２９へ．次に仮数部加算器３３へ，次に正規化シフト
数生成回路３８へ，次に指数補正値選択器３４へ，次に
指数補正加算器３５へ　最後にリザルトレジスタ３７に
入るバスである。

このパスにおいて，仮数部加算器３３以後のパスに注目
する。このパスと仮数部加算器３３から正規化シフト数
生成回路３８へ，次に正規化回路３６へ，次にリザルト
レジスタ３７に入るパスを比較すると，前者は指数部の
最終結果を求めるパスであり，後者は，仮数部の最終結
果を求めるパスである。

両方のバスの演算遅延は．仮数部の最終結果を求めるバ
スに較べて．指数部の最終桔果を求めるパスの方がほぼ
指数補正加ｒＸ器３５での演算遅延分大きくなっている
。したがって，仮数部の演算結果に較べて．指数部の演
算結果が指数補正加算器１５での演算遅延分遅れること
になる。これより，浮動小数点演算の性能は指一敗部の
演算遅延によって制限されてしまう欠点がある。

本発明の課題は，上記欠点を除去し，浮動小数点加減算
の高速化を実現できる浮動小数点演算装置を提供するこ
とにある。

［課題を解決するための手段］ 本発明によれば，第１オペランドと第２オペランドの浮
動小数点加減算を行なう浮動小数点加減算装置において
，前記第１オペランドと前記第２オペランドの指数部の
大小関係に従って前記第１オペランドと前記第２オペラ
ンドの指数部を選択する手段と．前記選択された指数部
に１を加える加算手段と．前記選択された指数部から１
を減じる減算手段と，前記加算手段の演算結果と前記減
算手段の演算結果と前記選択された指数部のいずれかを
前記第１オペランドと第２オペランドの仮数部の加減算
の結果に応じて選択する手段とを備えることを特徴とす
る浮動小数点加減算装置が得られる。

［実施例］ 次に，本発明について図面を参照して説明する。

第１図を参照すると、本発明の一実施例による浮動小数
点演算装置が示されている。ただし，ここで，正規化回
路１４で行なう正規化は．１桁のみの正規化であり，２
桁以上の正規化が必要な場合，リザルトレジスタ１５か
ら正規化専用の他回路へ人力を施すことで正規化を行な
う。　まず，オペランドＡレジスタ１．及びオペランド
Ｂレジスタ２に入ったオペランドＡ，Ｂの上位ビットは
指数部を示し，下位ビットは仮数部を示す。減算器３で
はオペランドＡの指数部からオペランドＢの指数部の減
算を行ない，減算器４ではオペランドＢの指数部からオ
ペランドＡの指数部の減算を行なう。この演算で減算器
３の結果のサインビットにより，指数部選択器６でオペ
ランドＡの指数部とオペランドＢの指数部のより大きい
または等しい指数部を選択して出力する。このより大き
なまたは等しい指数部が桁合せ終了後の指数部となる。

また桁合せシフト数選択器７では減算器３と減算器４の
結果のうち，減算器３のサインビットによりＯ以上の値
の結果を選択する。この値が桁合せ回路９でのシフト数
となる。

補数器５では減算命令時に１の補数をとるためのもので
ある。桁合せ仮数部交換回路８では減算器３の演算結果
のサインビットによって指数部の小さい側のオペランド
の仮数部が桁合せ回路９に人力されるように交換する回
路である。

桁合せ回路９は桁合せシフト数選択器７によって得られ
たシフト数によって両オペランドの仮数部の桁合せを行
なう。仮数部加算器１３では両オペランド仮数部の加算
を行う。正規化シフト数生成回路１６では仮数部加算器
１２の演算結果の上位ビットにより，正規化回路１４で
のシフト数と正規化終了指数選択器１３におけるセレク
ト信号を生成している。

正規化回路１４では正規化シフト数生成回路１６で生成
した正規化シフト数によって正規化を行ない．その結果
は，仮数部の最終結果としてリザルトレジスタ１５に格
納される。

定数１加算器１０は，正規化回路１４の正規化で仮数部
加算器１２の演算結果がオーバーフローしていた時正規
化を行うと，指数部選択器６の結果である桁合せ終了後
の指数部に１を加える必要があるため．予め桁合せ終了
後の指数部に１を加算する機能を持つ。

定数１減算器ｌｌは同様に正規化回路ｌ４の正規化で，
仮数部加算器１２の演算結集の小数点以下の値が１桁分
サンビットと同じ値の時正規化を行うと桁合せ終了後の
指数部から１を減じる必要があるため，予め桁合せ終了
後の指数部から１を減じる機能を持つ。

正規化回路１４の正規化で条件が上記以外の正規化の必
要がない場合や，２桁以上の正規化が必要な場合には，
桁合せ終了後の指数部に補正は加えない。正規化終了指
数選択器１３は定数１加算器１０の結果と定数１減算器
１１の結果と，指数部選択器６の結果の内，いずれかの
結果を正規化シフト数生成回路１−６によって生成され
たセレクト信号によって選択する。この正規化終了指数
選択器１３で選択された指数部が最終結果の指数部とし
てリザルトレジスタ１５に格納される。

［発明の効果］ 以上説明したように本発明では，第１図における正規化
回路１４での１桁正規化に伴う指数の修正を定数１加算
器１０，定数１減算器１１で行なった後，正規化シフト
数生成回路１６で生成したセレクト信号で選択している
。これより，第２図の従来技術で問題点であった指数修
正加算器３５の演算迦延が削除でき，その結果仮数部加
算器１２以後の正規化シフト数生成回路１６から正規化
終了指数選択器１３へ，次にリザルトレジスタ１５へ入
る指数部の最終結果を求めるバスと，正規化シフト数生
成回路１６から正規化回路１４へ，次にリザルトレジス
タ１５へ入る仮数部の最終結果を求めるパスとの演算遅
延がほぼ等しくなる。

したがって，以上説明した浮動小数点加減算回路を採用
することによって演算の最大遅延時間を指数補正加算器
３５の演算遅延分短縮し．これに招当する浮動小数点加
減算の高速化を実現できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による浮動小数点演算装置の
ブロック図であり，第２図は従来の浮動小数点演算装置
のブロック図である。 １はオペランドＡレジスタ．２はオペランドＢレジスタ
，３は減算器，４は減算器，５は補数器，６は指数部選
択器，７は桁合せシフト数選択器，８は桁合せ仮数部交
換回路，９は桁合せ回路，１０は定数ｌ′Ｉｎ算器，１
１は定数１減算器，１２は仮数部加算器．１３は正規化
終了指数選択器．１４は正規化回路．１５はリザルトレ
ジスタ．１６は正規化シフト数生戊回路，２１はオペラ
ンドＡレジスタ，２２はオペランドＢレジスタ，２３は
減算器．２４は減算器，２５は補数器．２６は指数部選
択器，２７は桁合せシフト数選択器，２８は桁合せ仮数
部交換回路，２９は桁合せ回路，３０はＯ発生回路，３
１は１発生回路，３２は〜１発生回路．３３は仮数部加
算器，３４は指数補正値選択器，３５は指数補正加算器
．３６は正規化回路，３７はリザルトレジスタ．３８は
正規化シフト数生成回路。

Claims (1)

【特許請求の範囲】
1. １、第１オペランドと第２オペランドの浮動小数点加減
   算を行なう浮動小数点加減算装置において、前記第１オ
   ペランドと前記第２オペランドの指数部の大小関係に従
   って前記第１オペランドと前記第２オペランドの指数部
   を選択する手段と、前記選択された指数部に１を加える
   加算手段と、前記選択された指数部から１を減じる減算
   手段と、前記加算手段の演算結果と前記減算手段の演算
   結果と前記選択された指数部のいずれかを前記第１オペ
   ランドと第２オペランドの仮数部の加減算の結果に応じ
   て選択する手段とを備えることを特徴とする浮動小数点
   加減算装置。