JPH0348313A - 定電圧回路 - Google Patents
定電圧回路Info
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- JPH0348313A JPH0348313A JP2041951A JP4195190A JPH0348313A JP H0348313 A JPH0348313 A JP H0348313A JP 2041951 A JP2041951 A JP 2041951A JP 4195190 A JP4195190 A JP 4195190A JP H0348313 A JPH0348313 A JP H0348313A
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
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- Continuous-Control Power Sources That Use Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野１
本発明は低電圧、低消費電流の要求される集積回路の定
電圧回路に関する． ［従来の技術】 第２図に低電圧、低消費電流の要求される時計用ＩＣの
従来の定電圧回路の例を示す．基準電圧はゲート・ドレ
インの接続されたＰチャンネル絶縁ゲート型電界効果ト
ランジスタ（以下、トランジスタ）２０６と定電流源２
０１で構成されている．トランジスタ２０６のβを比較
的大きく設計するとＶ，に表われる電圧Ｖ０。−ｖｌは
ほぼトランジスタ２０６のしきい値電圧Ｖ０。．＋αの
電圧になる．２０２は演算増幅器（ＯＰ−ＡＭＰ）であ
り，その出力はトランジスタ２０４のゲートに印加され
る．ゲート・ドレインの接続されたＮチャンネルＭＯＳ
トランジスタ２１６のしきい値電圧を■７■．とすると
Ｖ１とＶ，の電位差とじて？Ｔ２１１１＋Ｇの電圧が出
力される．２０３はトランジスタ２１６に対する定電流
源である．総合的に考えるとＶ ｏｕｔ端子にはＶＤ＋
，−（Ｖ７，。６＋Ｖ７■。十ａ“）の電圧が出力され
ることになり、ｖ０。を基準に考えた場合、一定電圧に
なる．すなわち出力Ｖ０．はＰチャンネルトランジスタ
（２０６）のしきい値電圧、Ｎチャンネルトランジスタ
（２ １ ６）のしきい値の和の電圧が出力されること
になる． ［発明が解決しようとする課題】 従来の回路においてｎＶｔｓ。＠＋Ｖｔｘｔｓを横軸に
し、定電圧の出力Ｖ０１，を縦軸としてグラフを書くと
第３図のようになる．［Ｆ］はＰチャンネルトランジス
タのしきい値電圧（以下Ｖ．，）が高く、Ｎチャンネル
トランジスタのしきい値電圧ｃ以下ＶＴ，ｌ）が高い場
合、■はＶ ？Ｐが高＜Ｖ．．が低い場合、ＯはＶｙｐ
が低＜Ｖｔｓが高い場合、■はｖｔｐもＶＴＮも低い場
合である．本来は理想直線の上に乗るはずである． しかしながら実測データはｏｐ−ＡＭｐのしき？値電圧
（以下．ＶＴ．）も同時変化し、またトランジスタのコ
ンダクタンス係数βもバラックことがら理想直線よりず
れている．ＣＭＯＳ発振回路が出力の負荷に接続された
場合，発振開始、停止はＶ ｔｐ ＋ Ｖ ？Ｎ ＝Σ
ＶＴＨとすると、ΣＶＴＨに比例する．消費電流はΣＶ
Ｔ■に反比例することを考慮すると、理想直線において
は、例えばＶ ＴＨが上昇すると発振開始・停止電圧が
上昇して、消費電流が低下する．しかし、実際には発振
回路は、定電圧回路より電源を供給されているため，電
源出力も上昇し、総合的にみると発振開始・停止電圧は
上昇しない．またｖ１■が低下した場合、発振開始・停
止電圧は低下して良い方向となり、消費電流は上昇する
が定電圧も低下するため総合的にみるとあまり両定数に
ついて変動がない．すなわち、Ｖ１■に対して安定な発
振回路を供給できるが実際は定電圧出力が理想直線より
ずれてノンリニアになった分だけ、歩留りの低下を招く
ことになる． 【課題を解決するための手段Ｊ ？のような定電圧のバラツキを吸収するためにトランジ
スタ２０６の代わりにしきい値電圧の相違するトランジ
スタを複数（ｍ）個、またトランジスタ２１６の代わり
にしきい値電圧の相違する１一ランジスタを複数（ｎ）
個用意し、両者の組み合わせを行なうことによりｍｘｎ
個以内の定電圧の出力状態の中から１つを作り出し、理
想直線に近づけるようにした．これらの選択はヒーズ，
ＦＡ Ｍ Ｏ Ｓなどによる不揮発性メモリを使用して
行ない、各ＩＣチップの検査の際に最適の条件を選択す
る． ［実 施 例］ 第１図が本発明の実施例である．第１図に示された定電
圧回路は例えばＣＭＯＳで構成された発振回路の電源と
して適用される．１０６は定電流源でＰチャンネルトラ
ンジスタ１０３，１０４に電流を供給する．ｌｏｔ、１
０２はスイッチング用トランジスタ、１０３，１０４は
それぞれＶＴＨの相違するトランジスタであり、１０３
のＶ７■はＰ．．ｌ０４のＶ７■はＰ，とする．また１
１３は？電流源、１０８，１０９はスイッチングトラン
ジスタ、Ｎチャンネルトランジスタ、１１０、ｌ１１は
ＶＨ１のそれぞれ相違するトランジスタであり、１１０
のＶｙＨはＮ．．１１１のＶｔ＋＋はＮ２とする。１０
５，１１２はインバーク、１０７はＯＰ−ＡＭＰの出力
はＮチャンネルトランジスタｌｌ４のゲートに供給され
る． 以下、動作を説明する． ＡＤＪＩ．ＡＤＪ２はバイナリ制御入力であり、１例と
して（ＡＤＪＩ．ＡＤＪ２）＝ （１．１）の状態を考
える．゜゜ｌ“はＶ。０レベル，” ｏ ”はＶ■レベ
ルを示す．１０１はＯＮ．１０２はＯＦＦＬている．従
って、電流の流れるルートはｌ ０ １−１ ０３−１
０６となり、１０２、ｌ０４は考慮しなくてよい．ｌ
０３はゲートとドレインが結線されているため飽和領域
で動作してダイオードとしての機能をなし、βが大きけ
れば一定の電流を流すことによりＶＯＯを基準にした一
定の電圧（Ｐ，＋α）が発生する． またＡＤＪ２はＶｏｏレペルであるので１０８がＯＮＬ
、１０９はＯＦＦする．従って、１０９、Ｉｌｌは考慮
しなくてよい．この結果ＯＰ−ＡＭＰ１０７の十入力端
子と出力Ｖ。，の間に（Ｎ．＋α゜）の電圧が発生する
．ＯＰ−ＡＭＰは十入力端子と一入力端子の電圧を一致
させるように動作するので、ＶＩｌｌＤを基準にすると
、ＯＰ−ＡＭＰの十入力端子には（ＰＩ ＋（１）の電
圧が入力されれば、一入力端子には（ｐ＋＋α十Ｎ１＋
α゜）という電圧がフィードバック入力される．これは
（Ｐ＋＋Ｎ＋＋α”）という形で表わされ、ほぼＰチャ
ンネルトランジスタをＮチャンネルトランジスタの和が
Ｖ。Ｕ７から出力されることになる．α”はＰ１やＮ，
に比べて小さいので無視して考えると、ＡＤＪ ｌとＡ
ＤＪ２のレベルにより、表１のような電圧を出力する． 表１ 本実施例ではＰチャンネルとＮチャンネルのトランジス
タをそれぞれｌ Ｂ Ｉ Ｔ＝２ １−ランジスタずつ
設け、２×２の計４つの組合せを揚げたが、ちちろん必
要に応じて第１図の１２０に対応するトランジスタをｍ
個、１２１に対応するトランジスタをｎ個設け．ｍｘｎ
通りの出力を得ることもできる．ブロック１２０の１０
３．１０４に対してゲートとドレインを接続した同じ導
電タイプのトランジスタを更に直列接続すれば，より高
い出力電圧が得られる．同様に，ブロック１２１のｌｌ
Ｏ、１１１に対しても同様の構成を取れば、高い出力電
圧を得られる．また第１図に於いては，ブロック１２０
と１２１内で使用されるトランジスタの導電タイプを入
れ換えても上記の表に従って出力できる．また第１図に
おいてＶＤＤから１０１、１０３の順番に並べてあるが
、この順番はＶ ｏｏか６１０３、ｌｏｔの順番に並べ
ても差し支えない。
電圧回路に関する． ［従来の技術】 第２図に低電圧、低消費電流の要求される時計用ＩＣの
従来の定電圧回路の例を示す．基準電圧はゲート・ドレ
インの接続されたＰチャンネル絶縁ゲート型電界効果ト
ランジスタ（以下、トランジスタ）２０６と定電流源２
０１で構成されている．トランジスタ２０６のβを比較
的大きく設計するとＶ，に表われる電圧Ｖ０。−ｖｌは
ほぼトランジスタ２０６のしきい値電圧Ｖ０。．＋αの
電圧になる．２０２は演算増幅器（ＯＰ−ＡＭＰ）であ
り，その出力はトランジスタ２０４のゲートに印加され
る．ゲート・ドレインの接続されたＮチャンネルＭＯＳ
トランジスタ２１６のしきい値電圧を■７■．とすると
Ｖ１とＶ，の電位差とじて？Ｔ２１１１＋Ｇの電圧が出
力される．２０３はトランジスタ２１６に対する定電流
源である．総合的に考えるとＶ ｏｕｔ端子にはＶＤ＋
，−（Ｖ７，。６＋Ｖ７■。十ａ“）の電圧が出力され
ることになり、ｖ０。を基準に考えた場合、一定電圧に
なる．すなわち出力Ｖ０．はＰチャンネルトランジスタ
（２０６）のしきい値電圧、Ｎチャンネルトランジスタ
（２ １ ６）のしきい値の和の電圧が出力されること
になる． ［発明が解決しようとする課題】 従来の回路においてｎＶｔｓ。＠＋Ｖｔｘｔｓを横軸に
し、定電圧の出力Ｖ０１，を縦軸としてグラフを書くと
第３図のようになる．［Ｆ］はＰチャンネルトランジス
タのしきい値電圧（以下Ｖ．，）が高く、Ｎチャンネル
トランジスタのしきい値電圧ｃ以下ＶＴ，ｌ）が高い場
合、■はＶ ？Ｐが高＜Ｖ．．が低い場合、ＯはＶｙｐ
が低＜Ｖｔｓが高い場合、■はｖｔｐもＶＴＮも低い場
合である．本来は理想直線の上に乗るはずである． しかしながら実測データはｏｐ−ＡＭｐのしき？値電圧
（以下．ＶＴ．）も同時変化し、またトランジスタのコ
ンダクタンス係数βもバラックことがら理想直線よりず
れている．ＣＭＯＳ発振回路が出力の負荷に接続された
場合，発振開始、停止はＶ ｔｐ ＋ Ｖ ？Ｎ ＝Σ
ＶＴＨとすると、ΣＶＴＨに比例する．消費電流はΣＶ
Ｔ■に反比例することを考慮すると、理想直線において
は、例えばＶ ＴＨが上昇すると発振開始・停止電圧が
上昇して、消費電流が低下する．しかし、実際には発振
回路は、定電圧回路より電源を供給されているため，電
源出力も上昇し、総合的にみると発振開始・停止電圧は
上昇しない．またｖ１■が低下した場合、発振開始・停
止電圧は低下して良い方向となり、消費電流は上昇する
が定電圧も低下するため総合的にみるとあまり両定数に
ついて変動がない．すなわち、Ｖ１■に対して安定な発
振回路を供給できるが実際は定電圧出力が理想直線より
ずれてノンリニアになった分だけ、歩留りの低下を招く
ことになる． 【課題を解決するための手段Ｊ ？のような定電圧のバラツキを吸収するためにトランジ
スタ２０６の代わりにしきい値電圧の相違するトランジ
スタを複数（ｍ）個、またトランジスタ２１６の代わり
にしきい値電圧の相違する１一ランジスタを複数（ｎ）
個用意し、両者の組み合わせを行なうことによりｍｘｎ
個以内の定電圧の出力状態の中から１つを作り出し、理
想直線に近づけるようにした．これらの選択はヒーズ，
ＦＡ Ｍ Ｏ Ｓなどによる不揮発性メモリを使用して
行ない、各ＩＣチップの検査の際に最適の条件を選択す
る． ［実 施 例］ 第１図が本発明の実施例である．第１図に示された定電
圧回路は例えばＣＭＯＳで構成された発振回路の電源と
して適用される．１０６は定電流源でＰチャンネルトラ
ンジスタ１０３，１０４に電流を供給する．ｌｏｔ、１
０２はスイッチング用トランジスタ、１０３，１０４は
それぞれＶＴＨの相違するトランジスタであり、１０３
のＶ７■はＰ．．ｌ０４のＶ７■はＰ，とする．また１
１３は？電流源、１０８，１０９はスイッチングトラン
ジスタ、Ｎチャンネルトランジスタ、１１０、ｌ１１は
ＶＨ１のそれぞれ相違するトランジスタであり、１１０
のＶｙＨはＮ．．１１１のＶｔ＋＋はＮ２とする。１０
５，１１２はインバーク、１０７はＯＰ−ＡＭＰの出力
はＮチャンネルトランジスタｌｌ４のゲートに供給され
る． 以下、動作を説明する． ＡＤＪＩ．ＡＤＪ２はバイナリ制御入力であり、１例と
して（ＡＤＪＩ．ＡＤＪ２）＝ （１．１）の状態を考
える．゜゜ｌ“はＶ。０レベル，” ｏ ”はＶ■レベ
ルを示す．１０１はＯＮ．１０２はＯＦＦＬている．従
って、電流の流れるルートはｌ ０ １−１ ０３−１
０６となり、１０２、ｌ０４は考慮しなくてよい．ｌ
０３はゲートとドレインが結線されているため飽和領域
で動作してダイオードとしての機能をなし、βが大きけ
れば一定の電流を流すことによりＶＯＯを基準にした一
定の電圧（Ｐ，＋α）が発生する． またＡＤＪ２はＶｏｏレペルであるので１０８がＯＮＬ
、１０９はＯＦＦする．従って、１０９、Ｉｌｌは考慮
しなくてよい．この結果ＯＰ−ＡＭＰ１０７の十入力端
子と出力Ｖ。，の間に（Ｎ．＋α゜）の電圧が発生する
．ＯＰ−ＡＭＰは十入力端子と一入力端子の電圧を一致
させるように動作するので、ＶＩｌｌＤを基準にすると
、ＯＰ−ＡＭＰの十入力端子には（ＰＩ ＋（１）の電
圧が入力されれば、一入力端子には（ｐ＋＋α十Ｎ１＋
α゜）という電圧がフィードバック入力される．これは
（Ｐ＋＋Ｎ＋＋α”）という形で表わされ、ほぼＰチャ
ンネルトランジスタをＮチャンネルトランジスタの和が
Ｖ。Ｕ７から出力されることになる．α”はＰ１やＮ，
に比べて小さいので無視して考えると、ＡＤＪ ｌとＡ
ＤＪ２のレベルにより、表１のような電圧を出力する． 表１ 本実施例ではＰチャンネルとＮチャンネルのトランジス
タをそれぞれｌ Ｂ Ｉ Ｔ＝２ １−ランジスタずつ
設け、２×２の計４つの組合せを揚げたが、ちちろん必
要に応じて第１図の１２０に対応するトランジスタをｍ
個、１２１に対応するトランジスタをｎ個設け．ｍｘｎ
通りの出力を得ることもできる．ブロック１２０の１０
３．１０４に対してゲートとドレインを接続した同じ導
電タイプのトランジスタを更に直列接続すれば，より高
い出力電圧が得られる．同様に，ブロック１２１のｌｌ
Ｏ、１１１に対しても同様の構成を取れば、高い出力電
圧を得られる．また第１図に於いては，ブロック１２０
と１２１内で使用されるトランジスタの導電タイプを入
れ換えても上記の表に従って出力できる．また第１図に
おいてＶＤＤから１０１、１０３の順番に並べてあるが
、この順番はＶ ｏｏか６１０３、ｌｏｔの順番に並べ
ても差し支えない。
次に第４図に従って，別の実施例を揚げる。４２０は第
１図での１２０に相当し，４２ｌはｌ２１に相当する．
図中、４０１〜４０４はＰチャンネルトランジスタ、４
０６〜４０９はＮチャンネルトランジスタ、４０５，４
１０はインバータ、４１１は定電流源である．これちｖ
ＤＤを基準に電圧が発生する．先の実施例と同じくノー
ド４１３には（Ｐ，＋α）の電圧が発生し，ノード４１
４には（Ｐ１＋ａ＋Ｎ＋ ＋α゜）の電圧が発生する。
１図での１２０に相当し，４２ｌはｌ２１に相当する．
図中、４０１〜４０４はＰチャンネルトランジスタ、４
０６〜４０９はＮチャンネルトランジスタ、４０５，４
１０はインバータ、４１１は定電流源である．これちｖ
ＤＤを基準に電圧が発生する．先の実施例と同じくノー
ド４１３には（Ｐ，＋α）の電圧が発生し，ノード４１
４には（Ｐ１＋ａ＋Ｎ＋ ＋α゜）の電圧が発生する。
これだけでは出力インピーダンスが高いためＯＰ−ＡＭ
Ｐで構成されたバッファ４１２を介して出力する．ＡＤ
ＪｌとＡＤＪ２の組み合せは先に揚げた表１に同じであ
り、ほぼ同じ出力が得られる．ここでの例はＰチャンネ
ルトランジスタ、Ｎチャンネルトランジスタをそれぞれ
用いたがＰチャンネルトランジスタのブロックのみ複数
個用いて＋ａＮチャンネルトランジスタのブロックのみ
複数個用いて両者を混合してちよい． ＰチャンネルトランジスタのＶＴＨの和を＋１１用した
例が第５図である。図中５０１〜５０４，５０６〜６０
９はＰチャンネルトランジスタ、５０５，５１０はイン
バータ，５ｌ２はバッファである．第５図ではブロック
５２０，５２１がそれぞれＰチャンネルトランジスタの
ブロックとなっている．この定電圧回路はＣＭＯＳタイ
プの発振回路の電源ではなくＰチャンネルだけで構成し
た発振回路の電源として適用できる． 第６図に本発明の他の実施例をあげる．図中、６０４，
６０５，６０７〜６０９，６１２，６１４．６１６〜６
１８，６２１、６２３〜６２５はＰチャンネルトランジ
スタ、６１０、６１１、６１３．６１５，６１９，６２
０、６２２，６２６．６３０〜６３３はＮチャンネルト
ランジスタ、６２７〜６２９はインバータである．点線
で囲った６０２の中で、６１２〜６２２は第１図のＯＰ
−ＡＭＰ１０７に相当する．６０９〜６１１は定電流源
１０６，６２３は定電流現１１３、６２４は出力トラン
ジスタ１１４に相当する．６０ｌはＰチャンネルトラン
ジスタのしきい値電圧２つと切り換える回路１２０に相
当する．６０３はＮチャンネルトランジスタのしきい値
電圧２つを切り換える回路１２１に相当する。６０１内
においてトランジスタ６０５と６０８はそれぞれしきい
値電圧が相違し，この例において６０５は０，５５Ｖ、
６０８は０．３５Ｖである．また６０３においてはトラ
ンジスタ６３１と６３３ではしきい値電圧が相違し，６
３ｌは０．５５Ｖ、６３３は０．６５Ｖである． 出力ＯＵＴにはＡＤＪＩ．ＡＤＪ２の制御入力によって
概略以下のような電圧が発生する。尚，表２ではＶ。Ｄ
＝ Ｏ Ｖで算出されている．表２ すなわち０．ＩＶステップで０．９Ｖ−１．２Ｖの電圧
が発生することになる．水晶発振回路との組み合せで最
良の組み合せを選択すればよい。
Ｐで構成されたバッファ４１２を介して出力する．ＡＤ
ＪｌとＡＤＪ２の組み合せは先に揚げた表１に同じであ
り、ほぼ同じ出力が得られる．ここでの例はＰチャンネ
ルトランジスタ、Ｎチャンネルトランジスタをそれぞれ
用いたがＰチャンネルトランジスタのブロックのみ複数
個用いて＋ａＮチャンネルトランジスタのブロックのみ
複数個用いて両者を混合してちよい． ＰチャンネルトランジスタのＶＴＨの和を＋１１用した
例が第５図である。図中５０１〜５０４，５０６〜６０
９はＰチャンネルトランジスタ、５０５，５１０はイン
バータ，５ｌ２はバッファである．第５図ではブロック
５２０，５２１がそれぞれＰチャンネルトランジスタの
ブロックとなっている．この定電圧回路はＣＭＯＳタイ
プの発振回路の電源ではなくＰチャンネルだけで構成し
た発振回路の電源として適用できる． 第６図に本発明の他の実施例をあげる．図中、６０４，
６０５，６０７〜６０９，６１２，６１４．６１６〜６
１８，６２１、６２３〜６２５はＰチャンネルトランジ
スタ、６１０、６１１、６１３．６１５，６１９，６２
０、６２２，６２６．６３０〜６３３はＮチャンネルト
ランジスタ、６２７〜６２９はインバータである．点線
で囲った６０２の中で、６１２〜６２２は第１図のＯＰ
−ＡＭＰ１０７に相当する．６０９〜６１１は定電流源
１０６，６２３は定電流現１１３、６２４は出力トラン
ジスタ１１４に相当する．６０ｌはＰチャンネルトラン
ジスタのしきい値電圧２つと切り換える回路１２０に相
当する．６０３はＮチャンネルトランジスタのしきい値
電圧２つを切り換える回路１２１に相当する。６０１内
においてトランジスタ６０５と６０８はそれぞれしきい
値電圧が相違し，この例において６０５は０，５５Ｖ、
６０８は０．３５Ｖである．また６０３においてはトラ
ンジスタ６３１と６３３ではしきい値電圧が相違し，６
３ｌは０．５５Ｖ、６３３は０．６５Ｖである． 出力ＯＵＴにはＡＤＪＩ．ＡＤＪ２の制御入力によって
概略以下のような電圧が発生する。尚，表２ではＶ。Ｄ
＝ Ｏ Ｖで算出されている．表２ すなわち０．ＩＶステップで０．９Ｖ−１．２Ｖの電圧
が発生することになる．水晶発振回路との組み合せで最
良の組み合せを選択すればよい。
以上はｌ二ｂ：ｔ＋ｌｂｉｔの組み合せで計２ｂｉｔの
選択が可能であるが，システムに応じて何ｂｉｔでも可
能であるが、以下詳細な説明を行なう．ＡＪｌ＝Ｏ．Ａ
Ｊ２＝Ｏの場合を例にとる。この場合６０４はＯＮ、６
０７はＯＦＦするため６０４のドレインーソース間の電
位差はほぼＯとなり且つ６０５が選択される．また６３
０がＯＮ、６３２がＯＦＦするため，６３０のドレイン
ーソース間の電位差はほぼ０となり且つ６３１が選択さ
れる．この場合６０９、６１０、６ｌｌ、６０５でＯＰ
−ＡＭＰに入力する基準電圧を発生する回路が構成され
、その出力電圧、Ｖｐは次の式で表わされる． β６ｌ Ｏ＝β６１１ 、 β６０９） Ｂ６０５であ るため、 Ｖ．＝Ｖ６０５ 十α ・・・ （２） すなわちＶ．はトランジスタ６０５のしきい値電圧より
少し高めの電圧が出力される．一方６０３においてＡＪ
２＝０のため、６３０がＯＮ、６３２がＯＦＦするので
，６３ｌが選択される．トランジスタ６３０は飽和領域
で動作するため、ドレインーソース間電圧はほとんどＯ
ｖであるので、本定電圧回路の出力電圧はＶＯＯを基準
に考えると次のようになる． （２）式を代入すると ＋ ａ ＋ Ｖ６３１ ＝Ｖ６０５ ＋Ｖ６３１ ＋ａ” −
ｆ４）（４）式をみると出力はほとんど６０５のし
きい値電圧と６３１のしきい値電圧の和にＧ”という電
圧を加えた電圧となる． これは前提条件としてＡＪ １ ＝０、ＡＪ２＝０の場
合を仮定した場合であったが、ここでＡＪＩ＝１、ＡＪ
２＝Ｏの場合は、 Ｖｏｏ −１１＋＋ｔａ＝Ｖ６０８＋Ｖ６３１＋ ａ−
− （５１となり、ａ”を極少とすればＶ
６０５＝０．５５Ｖ．Ｖ６０８＝０．３５Ｖ．Ｖ６３１
＝０．５５のとき（４）式では出力１．ＩＯＶ．＋５１
式では０．９０Ｖとなり、本定電圧出力電圧を外部より
のパイナリデー夕で可変させることができる．尚、第６
図では、定電圧回路を制御信号φでその？作を制１卸し
ている．φが゛゜ｌ゜゜のとき動作する。
選択が可能であるが，システムに応じて何ｂｉｔでも可
能であるが、以下詳細な説明を行なう．ＡＪｌ＝Ｏ．Ａ
Ｊ２＝Ｏの場合を例にとる。この場合６０４はＯＮ、６
０７はＯＦＦするため６０４のドレインーソース間の電
位差はほぼＯとなり且つ６０５が選択される．また６３
０がＯＮ、６３２がＯＦＦするため，６３０のドレイン
ーソース間の電位差はほぼ０となり且つ６３１が選択さ
れる．この場合６０９、６１０、６ｌｌ、６０５でＯＰ
−ＡＭＰに入力する基準電圧を発生する回路が構成され
、その出力電圧、Ｖｐは次の式で表わされる． β６ｌ Ｏ＝β６１１ 、 β６０９） Ｂ６０５であ るため、 Ｖ．＝Ｖ６０５ 十α ・・・ （２） すなわちＶ．はトランジスタ６０５のしきい値電圧より
少し高めの電圧が出力される．一方６０３においてＡＪ
２＝０のため、６３０がＯＮ、６３２がＯＦＦするので
，６３ｌが選択される．トランジスタ６３０は飽和領域
で動作するため、ドレインーソース間電圧はほとんどＯ
ｖであるので、本定電圧回路の出力電圧はＶＯＯを基準
に考えると次のようになる． （２）式を代入すると ＋ ａ ＋ Ｖ６３１ ＝Ｖ６０５ ＋Ｖ６３１ ＋ａ” −
ｆ４）（４）式をみると出力はほとんど６０５のし
きい値電圧と６３１のしきい値電圧の和にＧ”という電
圧を加えた電圧となる． これは前提条件としてＡＪ １ ＝０、ＡＪ２＝０の場
合を仮定した場合であったが、ここでＡＪＩ＝１、ＡＪ
２＝Ｏの場合は、 Ｖｏｏ −１１＋＋ｔａ＝Ｖ６０８＋Ｖ６３１＋ ａ−
− （５１となり、ａ”を極少とすればＶ
６０５＝０．５５Ｖ．Ｖ６０８＝０．３５Ｖ．Ｖ６３１
＝０．５５のとき（４）式では出力１．ＩＯＶ．＋５１
式では０．９０Ｖとなり、本定電圧出力電圧を外部より
のパイナリデー夕で可変させることができる．尚、第６
図では、定電圧回路を制御信号φでその？作を制１卸し
ている．φが゛゜ｌ゜゜のとき動作する。
第７図は，第１図、第４図〜第６図の定電圧回路の出力
電圧Ｖ．■又はＶ．。で動作する発振回路である。第７
図（ａ）は水晶（又はセラミック）発振器、第７図（ｂ
）はＣＲ発振器である。
電圧Ｖ．■又はＶ．。で動作する発振回路である。第７
図（ａ）は水晶（又はセラミック）発振器、第７図（ｂ
）はＣＲ発振器である。
各発振器は公知の構成である．図中、７０１，７０２，
７１０はコンデンサ、７０５．７１０は帰瓜抵抗，７０
３、７０６〜６０８はＣＭＯＳ又は単一チャンネルの増
幅インバータ、２７０４は振動子である。
７１０はコンデンサ、７０５．７１０は帰瓜抵抗，７０
３、７０６〜６０８はＣＭＯＳ又は単一チャンネルの増
幅インバータ、２７０４は振動子である。
各インバータの電源として，定電圧回路の出力する定電
圧が供給される． ［発明の効果ｌ 以上本発明によれば、ＢＩＴ数に応じた出力電圧を得る
ことができる．低消費電力を要求されるＭＯＳ発振回路
の電源に従来の固定電源を与えた場合，発振開始，発振
停止、消費電流は一義的に決定され、テスティングにお
いて規格外が発生した場合不良となり歩留低下をきたし
ていた．本定電圧回路を使用することにより、例えば発
振停止しそうなチップについては，定電圧回路の出力を
増加して、発振マージンをつけ、逆に発振のマージンは
あるものの消費電流の多いチップは定電圧回路の出力を
低下させてより適正な発振回路を提供することができる
．すなわちこのことにより発振回路を安定に動作させる
と共に従来歩留が不安定であったものが大幅な歩留向上
を可能とした。
圧が供給される． ［発明の効果ｌ 以上本発明によれば、ＢＩＴ数に応じた出力電圧を得る
ことができる．低消費電力を要求されるＭＯＳ発振回路
の電源に従来の固定電源を与えた場合，発振開始，発振
停止、消費電流は一義的に決定され、テスティングにお
いて規格外が発生した場合不良となり歩留低下をきたし
ていた．本定電圧回路を使用することにより、例えば発
振停止しそうなチップについては，定電圧回路の出力を
増加して、発振マージンをつけ、逆に発振のマージンは
あるものの消費電流の多いチップは定電圧回路の出力を
低下させてより適正な発振回路を提供することができる
．すなわちこのことにより発振回路を安定に動作させる
と共に従来歩留が不安定であったものが大幅な歩留向上
を可能とした。
また従来でも歩留について余り問題のなかったものにつ
いては逆に消費電流を極小にまで絞り込むことができ、
低消費電流化に大きく寄与することができた．
いては逆に消費電流を極小にまで絞り込むことができ、
低消費電流化に大きく寄与することができた．
第１図は，本発明による定電圧回路の図。
第２図は従来の回路の図．
第３図は定電圧出力対しきい値電圧の図．第４図は本発
明による定電圧回路の他の実施例の図． 第５図は本発明による定電圧回路の他の実施例の図。 第６図は本発明による定電圧回路の他の実施例の図． 第７図（ａ）（ｂ）は定電圧回路を電源とする発振回路
の図． ｌｏｌ−１０４・・・Ｐチャンネルトランジスタ １０５，１１２・・・インパータ １０６，１１３・・・定電流源 １０８ 〜 １１１ ， １１４ ・・・Ｎチャンネルトランジス タ １０７・・・・・・・オペアンプ ２０１．２０３・・・定電流源 ２０６・・・・・・・Ｐチャンネルトランジスタ ２１６，２０４・・・Ｎチャンネルトランジスタ ２０２・・・・・・・オペアンプ ４０１〜４０４・・・Ｐチャンネルトランジスタ ４０６〜４０９・・・Ｎチャンネルトランジスタ ４０５，４１０・・・インバータ ４１１・・・・・・・定電流源 ４１２・・・・・・・オペアンプ ５０１ 〜５ ０ ４ ， ５ ０ ６〜６ ０ ９
・・・・・・・Ｐチャンネルトランジスタ ５０５．５１０・・・インパーク ５１１・・・・・・・定電流源 ５１２・・・・・・・オペアンプ ６０１，６０４・・・トランジスタ選択回路６０２・・
・・・・・オペアンプ ６０４，６０５．６０７〜６０９、６１２、６１４，６
１６〜６１８，６２１，６２３、６２５・・・・・・・
Ｐチャンネルトランジスタ ６１０，６１１ 、 ６１３ ， ６ １ ５， ６
１９ 、６ ２ ０ ６２ ２、 ６３０〜６３３、 ６ ２ ６ ・Ｎチャンネルトランジス ク ６ ０６， ６２ ７〜６２ ９ インバータ 以 上
明による定電圧回路の他の実施例の図． 第５図は本発明による定電圧回路の他の実施例の図。 第６図は本発明による定電圧回路の他の実施例の図． 第７図（ａ）（ｂ）は定電圧回路を電源とする発振回路
の図． ｌｏｌ−１０４・・・Ｐチャンネルトランジスタ １０５，１１２・・・インパータ １０６，１１３・・・定電流源 １０８ 〜 １１１ ， １１４ ・・・Ｎチャンネルトランジス タ １０７・・・・・・・オペアンプ ２０１．２０３・・・定電流源 ２０６・・・・・・・Ｐチャンネルトランジスタ ２１６，２０４・・・Ｎチャンネルトランジスタ ２０２・・・・・・・オペアンプ ４０１〜４０４・・・Ｐチャンネルトランジスタ ４０６〜４０９・・・Ｎチャンネルトランジスタ ４０５，４１０・・・インバータ ４１１・・・・・・・定電流源 ４１２・・・・・・・オペアンプ ５０１ 〜５ ０ ４ ， ５ ０ ６〜６ ０ ９
・・・・・・・Ｐチャンネルトランジスタ ５０５．５１０・・・インパーク ５１１・・・・・・・定電流源 ５１２・・・・・・・オペアンプ ６０１，６０４・・・トランジスタ選択回路６０２・・
・・・・・オペアンプ ６０４，６０５．６０７〜６０９、６１２、６１４，６
１６〜６１８，６２１，６２３、６２５・・・・・・・
Ｐチャンネルトランジスタ ６１０，６１１ 、 ６１３ ， ６ １ ５， ６
１９ 、６ ２ ０ ６２ ２、 ６３０〜６３３、 ６ ２ ６ ・Ｎチャンネルトランジス ク ６ ０６， ６２ ７〜６２ ９ インバータ 以 上
Claims (13)
- （１）複数のトランジスタのしきい値電圧の和の電圧に
基づき定電圧を形成する定電圧回路において、互いに異
なるしきい値電圧を有する複数の第１のトランジスタと
、該複数の第１のトランジスタを選択する第１のスイッ
チ手段と、第２のトランジスタと、前記第１のスイッチ
手段の選択した前記第１のトランジスタと前記第２のト
ランジスタのしきい値電圧の和の電圧を形成する手段と
を備えることを特徴とする定電圧回路。 - （２）前記第２のトランジスタを複数設け、該複数の第
２のトランジスタに互いに異なるしきい値電圧を設定し
、該複数の第２のトランジスタを選択する第２のスイッ
チ手段を備え、前記しきい値電圧の和の電圧の形成手段
は前記第１及び第２のスイッチ手段により選択された前
記第１及び第２のトランジスタのしきい値電圧の和の電
圧を形成することを特徴とする請求項１記載の定電圧回
路。 - （３）前記第１及び第２のトランジスタはゲートとドレ
インが接続されてなることを特徴とする請求項１又は２
記載の定電圧回路。 - （４）選択された前記第１のトランジスタのしきい値電
圧を含む基準電圧を第１入力端子に供給する演算増幅器
と、該演算増幅器の出力をゲートに入力すると共にソー
ス・ドレイン通路が選択された前記第２のトランジスタ
のソース・ドレイン通路と直列接続される出力トランジ
スタとを備え、該出力トランジスタと前記第２のトラン
ジスタのソース・ドレイン通路を直列接続した直列回路
の一端を前記演算増幅器の第２入力端子に帰還接続して
なることを特徴とする請求項３記載の定電圧回路。 - （５）前記第１のトランジスタと前記第２のトランジス
タは互いに異なる導電型であることを特徴とする請求項
４記載の定電圧回路。 - （６）前記第１のスイッチ手段は前記第１のトランジス
タに直列接続され該第１のトランジスタと同一導電型の
トランジスタよりなり、前記第２のスイッチ手段は前記
第２のトランジスタに直列接続され該第２のトランジス
タと同一導電型のトランジスタよりなることを特徴とす
る請求項５記載の定電圧回路。 - （７）選択された前記第１のトランジスタと選択された
前記第２のトランジスタを直列接続して直列回路を構成
し、該直列回路の一端から前記第１及び第２のトランジ
スタのしきい値電圧の和の電圧を含む定電圧を発生する
ことを特徴とする請求項３記載の定電圧回路。 - （８）前記第１及び第２のトランジスタに互いに異なる
導電型であることを特徴とする請求項７記載の定電圧回
路。 - （９）前記定電圧はＣＭＯＳ発振回路の電源となること
を特徴とする請求項８記載の定電圧回路。 - （１０）前記第１及び第２のトランジスタは同一導電型
であることを特徴とする請求項７記載の定電圧回路。 - （１１）前記定電圧は前記第１及び第２のトランジスタ
と同一導電型のトランジスタで構成された発振回路の電
源となることを特徴とする請求項１０記載の定電圧回路
。 - （１２）前記直列回路の一端を第１の入力端子に接続し
、出力を第２の入力端子に帰還接続してなる演算増幅器
よりなるバッファを備えることを特徴とする請求項７記
載の定電圧回路。 - （１３）複数のトランジスタのしきい値電圧の和の電圧
に基づき定電圧を供給する定電圧回路において、互いに
異なるしきい値電圧を有する複数の第１のトランジスタ
と、該複数の第１のトランジスタを選択するスイッチ手
段と、第２のトランジスタと、選択された前記第１のト
ランジスタと前記第２のトランジスタのしきい値電圧の
和の電圧を含む定電圧の供給される振動子を含む発振回
路もしくはコンデンサ及び抵抗を含む発振回路を備える
ことを特徴とする定電圧回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH1330/90A CH681928A5 (ja) | 1989-04-26 | 1990-04-19 | |
| KR1019900005668A KR900016849A (ko) | 1989-04-26 | 1990-04-23 | 전압 조정기 |
| US07/513,682 US5124631A (en) | 1989-04-26 | 1990-04-24 | Voltage regulator |
| CN90103635.8A CN1047150A (zh) | 1989-04-26 | 1990-04-26 | 稳压电路 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-106426 | 1989-04-26 | ||
| JP10642689 | 1989-04-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0348313A true JPH0348313A (ja) | 1991-03-01 |
Family
ID=14433333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2041951A Pending JPH0348313A (ja) | 1989-04-26 | 1990-02-22 | 定電圧回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0348313A (ja) |
| KR (1) | KR900016849A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07129265A (ja) * | 1990-11-30 | 1995-05-19 | Samsung Electron Co Ltd | 半導体メモリー装置の定電圧回路 |
| JPWO2018088373A1 (ja) * | 2016-11-10 | 2019-10-03 | 国立大学法人東北大学 | バイアス回路及び増幅装置 |
-
1990
- 1990-02-22 JP JP2041951A patent/JPH0348313A/ja active Pending
- 1990-04-23 KR KR1019900005668A patent/KR900016849A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07129265A (ja) * | 1990-11-30 | 1995-05-19 | Samsung Electron Co Ltd | 半導体メモリー装置の定電圧回路 |
| JPWO2018088373A1 (ja) * | 2016-11-10 | 2019-10-03 | 国立大学法人東北大学 | バイアス回路及び増幅装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900016849A (ko) | 1990-11-14 |
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