JPH0346316A - レジストパターン形成方法 - Google Patents
レジストパターン形成方法Info
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- JPH0346316A JPH0346316A JP1182144A JP18214489A JPH0346316A JP H0346316 A JPH0346316 A JP H0346316A JP 1182144 A JP1182144 A JP 1182144A JP 18214489 A JP18214489 A JP 18214489A JP H0346316 A JPH0346316 A JP H0346316A
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- 230000015572 biosynthetic process Effects 0.000 title description 2
- 238000000034 method Methods 0.000 claims abstract description 39
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 230000008569 process Effects 0.000 abstract description 21
- 230000006870 function Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 12
- 238000005530 etching Methods 0.000 description 11
- 235000012431 wafers Nutrition 0.000 description 11
- 238000010438 heat treatment Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000018109 developmental process Effects 0.000 description 4
- 239000003960 organic solvent Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000007921 spray Substances 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、半導体集積回路等の製造工程としてホトリン
グラフィ工程を用いて形成されるレジストパターンの形
成方法に関するものである。
グラフィ工程を用いて形成されるレジストパターンの形
成方法に関するものである。
(従来の技術)
従来、このような分野としては、例えば第2図のような
ものがあった。以下、その構成を図を用いて説明する。
ものがあった。以下、その構成を図を用いて説明する。
第2図は、従来のメモリ用LSIに用いられるレジスト
パターンの一構成例を示す概略構成図である。
パターンの一構成例を示す概略構成図である。
このレジストパターン1は、半導体ウェハ表面上に、そ
の面積を有効利用するように形成され、スライプライン
部2を境にして複数のチップ部3が格子状に配列形成さ
れている。各チップ部3の内部には、メモリセル部4お
よび回路パターン部5がそれぞれ設けられいる。
の面積を有効利用するように形成され、スライプライン
部2を境にして複数のチップ部3が格子状に配列形成さ
れている。各チップ部3の内部には、メモリセル部4お
よび回路パターン部5がそれぞれ設けられいる。
メモリセル部4は、微細なパターンの繰り返しで構成さ
れた図示しないセルブロックを有し、そのセルブロック
が規則的に配列形成されている。
れた図示しないセルブロックを有し、そのセルブロック
が規則的に配列形成されている。
その上、メモリセル部4の回路パターンは高密度であり
、しかも均一に形成されている。メモリセル部4の周囲
に設けられている回路パターン部5は、複数の回路パタ
ーンを有し、その各回路パターンは特に規則性がなく配
列され、寸法も非常に大きなものが混在し、パターン密
度も低い。
、しかも均一に形成されている。メモリセル部4の周囲
に設けられている回路パターン部5は、複数の回路パタ
ーンを有し、その各回路パターンは特に規則性がなく配
列され、寸法も非常に大きなものが混在し、パターン密
度も低い。
第3図(1)〜(5〉は、従来のレジストパターンの形
成方法を示す製造工程図である。以下、第3図(1)〜
(5〉を参照にしつつ各工程を説明する。
成方法を示す製造工程図である。以下、第3図(1)〜
(5〉を参照にしつつ各工程を説明する。
(A> 第3図(1)の工程
シリコン等の半導体ウェハ10上の吸着物を除去するた
め熱処理を行う。その結果、半導体ウェハ上10上にS
i 02等の酸化絶縁膜11が形成される。
め熱処理を行う。その結果、半導体ウェハ上10上にS
i 02等の酸化絶縁膜11が形成される。
(B) 第3図(2)の工程
酸化絶縁膜11上にレジスト膜12を塗布する。
続いて、塗布されたレジスト膜12中に残る有機溶剤を
除去するため、乾燥雰囲気中で80°C程度の熱処理を
施す。
除去するため、乾燥雰囲気中で80°C程度の熱処理を
施す。
(C) 第3図(3)の工程
第2図に示すようなレジストパターン1に対応した原図
を、透明ガラス板等の表面にしゃ光性画像として転写し
、ホトマスク13を作成する。次に、このホトマスク1
3をレジスト膜12の表面上に重ね合わせ、ホトマスク
13の上から紫外光13aを照射する(露光)。この露
光によって、紫外光13aが当たった部分のレジスト膜
12が高分子化する。その結果、第2図に示すようなレ
ジストパターン1に対応した潜象が、レジスト膜12中
に形成される。
を、透明ガラス板等の表面にしゃ光性画像として転写し
、ホトマスク13を作成する。次に、このホトマスク1
3をレジスト膜12の表面上に重ね合わせ、ホトマスク
13の上から紫外光13aを照射する(露光)。この露
光によって、紫外光13aが当たった部分のレジスト膜
12が高分子化する。その結果、第2図に示すようなレ
ジストパターン1に対応した潜象が、レジスト膜12中
に形成される。
(D> 第3図(4〉の工程
潜象が形成されたレジスト膜12に対して有機溶剤等の
現像液を吹き付ける。すると、紫外光が当たって高分子
化されたレジスト膜12が現像液に溶けずに残存し、光
の当たらなかった部分が溶け、レジストパターンが形成
される。
現像液を吹き付ける。すると、紫外光が当たって高分子
化されたレジスト膜12が現像液に溶けずに残存し、光
の当たらなかった部分が溶け、レジストパターンが形成
される。
(E) 第3図(5)の工程
最後に、レジスト膜12で覆われてない部分を、エツチ
ングで除去すれば、第2図に示すようなレジストパター
ン1が得られる。
ングで除去すれば、第2図に示すようなレジストパター
ン1が得られる。
ところで、メモリセル部4には、超精密性を十分満足さ
れるにたるパターン寸法精度が必要とされるMO8FE
T形式のトランジスタ構造を有する場合があり、パター
ン寸法はメモリセル部4内の全域において差異なく形成
されることが要求されている。
れるにたるパターン寸法精度が必要とされるMO8FE
T形式のトランジスタ構造を有する場合があり、パター
ン寸法はメモリセル部4内の全域において差異なく形成
されることが要求されている。
(発明が解決しようとする課題)
しかしながら、上記のレジストパターンの形成方法では
、次のような課題があった。以下、図を用いて説明する
。
、次のような課題があった。以下、図を用いて説明する
。
第4図(a)、(b)は、第3図(4〉の工程の現像処
理時におけるレジスト膜12の溶解状態を示す図である
。
理時におけるレジスト膜12の溶解状態を示す図である
。
その内、第4図(a)は、第2図の(A)で示されるメ
モリセル部4の中央部におけるレジスト膜12の溶解状
態を表し、第4図(b)は、第2図の(B)で示される
メモリセル部4およびチップ部3のコーナ一部分におけ
るレジスト膜12の溶解状態を表している。半導体ウェ
ハ10上には、第3図(3〉の工程によって形成された
潜象を有するレジスト膜12が形成され、さらにそのレ
ジスト膜12の上には第3図(4〉の工程で示すように
現像液12aが盛られている。
モリセル部4の中央部におけるレジスト膜12の溶解状
態を表し、第4図(b)は、第2図の(B)で示される
メモリセル部4およびチップ部3のコーナ一部分におけ
るレジスト膜12の溶解状態を表している。半導体ウェ
ハ10上には、第3図(3〉の工程によって形成された
潜象を有するレジスト膜12が形成され、さらにそのレ
ジスト膜12の上には第3図(4〉の工程で示すように
現像液12aが盛られている。
ところで、第2図の(A)、(B)部ではパターン密度
に大きな差がある。つまり、(A>部ではパターン密度
が高く、それに比べて(B)部ははるかに低い。そのた
め、(A>部において現像により溶解するレジスト膜1
2の領域が少ないが、(B)部は、大部分のレジスト膜
12が現像により溶解される。その結果、現像液12a
中にある溶解したレジスト膜12bの濃度は(A>部で
は低く、(B)部ではかなり高くなり、(A)。
に大きな差がある。つまり、(A>部ではパターン密度
が高く、それに比べて(B)部ははるかに低い。そのた
め、(A>部において現像により溶解するレジスト膜1
2の領域が少ないが、(B)部は、大部分のレジスト膜
12が現像により溶解される。その結果、現像液12a
中にある溶解したレジスト膜12bの濃度は(A>部で
は低く、(B)部ではかなり高くなり、(A)。
(B)部において僅かに濃度差が生ずる。これにより、
(B)部に接する現像液の現像能力が低下し、(A>部
にあるメモリセル部4のセルブロックと、(B)部の付
近にあるセルブロックとでは、そのレジストパターンに
寸法差が生ずる虞があつた。
(B)部に接する現像液の現像能力が低下し、(A>部
にあるメモリセル部4のセルブロックと、(B)部の付
近にあるセルブロックとでは、そのレジストパターンに
寸法差が生ずる虞があつた。
この問題は、1μm前後の寸法で形成されるレジストパ
ターン形成においては問題ではなかったが、0.5μm
〜0.8μm前後の寸法精度を要求されるLSIのレジ
ストパターン形成では無視し得ない重要な問題であった
。
ターン形成においては問題ではなかったが、0.5μm
〜0.8μm前後の寸法精度を要求されるLSIのレジ
ストパターン形成では無視し得ない重要な問題であった
。
本発明は前記従来技術が持っていた課題として、パター
ン密度の差が、現像液の濃度差を引き起こしてパターン
寸法の差を生じさせるという点について解決したレジス
トパターンの形成方法を提供するものである。
ン密度の差が、現像液の濃度差を引き起こしてパターン
寸法の差を生じさせるという点について解決したレジス
トパターンの形成方法を提供するものである。
(課題を解決するための手段)
本発明は、前記課題を解決するために、半導体ウェハ上
にレジスト膜を形成する第1の工程と、前記半導体ウェ
ハ上の複数のチップ部にそれぞれ設けられる所定のパタ
ーン密度の第1の回路パターン領域と前記第1の回路パ
ターン領域の近傍に配置され前記第1の回路パターン領
域より低いパターン密度の第2の回路パターン領域とを
有する潜象を、露光により前記レジスト膜中に形成する
第2の工程と、現像液を用いて前記潜象をレジストパタ
ーンに変える第3の工程とを有するレジストパターンの
形成方法において、前記第1および第2の回路パターン
領域の形成時に、前記第1の回路パターン領域の近傍の
空領域に、前記レジスト膜全体の潜象密度がほぼ均一状
態となるように、電気回路としての機能を持たないダミ
ー領域を形成した後、前記第3の工程を施す構成とした
ものである。
にレジスト膜を形成する第1の工程と、前記半導体ウェ
ハ上の複数のチップ部にそれぞれ設けられる所定のパタ
ーン密度の第1の回路パターン領域と前記第1の回路パ
ターン領域の近傍に配置され前記第1の回路パターン領
域より低いパターン密度の第2の回路パターン領域とを
有する潜象を、露光により前記レジスト膜中に形成する
第2の工程と、現像液を用いて前記潜象をレジストパタ
ーンに変える第3の工程とを有するレジストパターンの
形成方法において、前記第1および第2の回路パターン
領域の形成時に、前記第1の回路パターン領域の近傍の
空領域に、前記レジスト膜全体の潜象密度がほぼ均一状
態となるように、電気回路としての機能を持たないダミ
ー領域を形成した後、前記第3の工程を施す構成とした
ものである。
(作用)
本発明によれば、以上のようにレジストパターンの形成
方法を構成したので、ダミー領域は、レジスト膜全体の
潜象密度をほぼ均一状態とするように働く。これにより
現像液の濃度差をなくさせ、レジストパターンの寸法差
を解消するように働く。
方法を構成したので、ダミー領域は、レジスト膜全体の
潜象密度をほぼ均一状態とするように働く。これにより
現像液の濃度差をなくさせ、レジストパターンの寸法差
を解消するように働く。
したがって、前記課題を解決することができるのである
。
。
(実施例)
第1図は、本発明の実施例を示すメモリ用LSIに用い
られるレジストパターンの概略の構成図である。
られるレジストパターンの概略の構成図である。
このレジストパターン100は、半導体ウェハ表面上に
形成され、スライプライン部101を境にして複数のチ
ップ部102が、ウェハ表面の面積を有効利用するため
、格子状に配列形成されていている。各チップ部102
には、第1および第2の回路パターン領域103,10
4がそれぞれ設けられいる。
形成され、スライプライン部101を境にして複数のチ
ップ部102が、ウェハ表面の面積を有効利用するため
、格子状に配列形成されていている。各チップ部102
には、第1および第2の回路パターン領域103,10
4がそれぞれ設けられいる。
メモリセル部である第1の回路パターン領域103は、
微細なパターンの繰り返しで構成された複数のセルブロ
ック103aを有し、そのセルブロック103aが規則
的に配列形成されている。
微細なパターンの繰り返しで構成された複数のセルブロ
ック103aを有し、そのセルブロック103aが規則
的に配列形成されている。
その上、第1の回路パターン領域103の回路パターン
は高密度であり、しかも均一に形成されている。
は高密度であり、しかも均一に形成されている。
第1の回路パターン領域103の周囲に設けられている
第2の回路パターン領域104には、複数の回路パター
ン部104aを有し、その各回路パターン部104aは
特に規則性がなく配列され、寸法も非常に大きなものが
混在し、パターン密度も低い。さらに、第2の回路パタ
ーン領域104の空領域には、レジストパターン100
全体のパターン密度がほぼ均一になるように、電気回路
としての機能を持たない複数のダミー領域104bが設
けられている。
第2の回路パターン領域104には、複数の回路パター
ン部104aを有し、その各回路パターン部104aは
特に規則性がなく配列され、寸法も非常に大きなものが
混在し、パターン密度も低い。さらに、第2の回路パタ
ーン領域104の空領域には、レジストパターン100
全体のパターン密度がほぼ均一になるように、電気回路
としての機能を持たない複数のダミー領域104bが設
けられている。
第5図(1)〜(5〉は、本発明の実施例を示すレジス
トパターンの形成方法の製造工程図である。以下、第5
図(1〉〜(5)を参照にしつつ各工程を説明する。
トパターンの形成方法の製造工程図である。以下、第5
図(1〉〜(5)を参照にしつつ各工程を説明する。
(A) 第を図(1)の工程
シリコン等の半導体ウェハ110上の吸着物を除去する
ため熱処理を行う。その結果、半導体ウェハ上50上に
5i02等の酸化絶縁膜111が形成される。
ため熱処理を行う。その結果、半導体ウェハ上50上に
5i02等の酸化絶縁膜111が形成される。
(B) 第1図(2)の工程
スピンコード法やスプレィ法等を用いて酸化絶縁膜11
1上に均一になるように、レジスト膜112を塗布する
。続いて、塗布されたレジスト膜112中に残る有機溶
剤を除去するため、ドライN2ガス等の乾燥雰囲気中で
電気オーブンまたは赤外線加熱により80℃程度の熱処
理を施す。
1上に均一になるように、レジスト膜112を塗布する
。続いて、塗布されたレジスト膜112中に残る有機溶
剤を除去するため、ドライN2ガス等の乾燥雰囲気中で
電気オーブンまたは赤外線加熱により80℃程度の熱処
理を施す。
(C) 第1図(3)の工程
第1図に示すようなレジストパターン100に対応した
原図を例えば、ディジタイザで読み取る等の方法を用い
、透明ガラス板等の表面にしゃ光性画像として転写し、
ホトマスク113を作成する。次に、このホトマスク1
13をレジストM112の表面上に重ね合わせ、ホトマ
スク113の上から例えば、200W前後の超高圧水銀
灯を用いて紫外光113aを照射する(露光〉。この露
光によって、紫外光113aが当たった部分のレジスト
膜112が高分子化する。その結果、第1図に示すよう
なレジストパターン100に対応した潜象が、レジスト
膜112全体の潜象密度が均一となるように、レジスト
膜112中に形成される。
原図を例えば、ディジタイザで読み取る等の方法を用い
、透明ガラス板等の表面にしゃ光性画像として転写し、
ホトマスク113を作成する。次に、このホトマスク1
13をレジストM112の表面上に重ね合わせ、ホトマ
スク113の上から例えば、200W前後の超高圧水銀
灯を用いて紫外光113aを照射する(露光〉。この露
光によって、紫外光113aが当たった部分のレジスト
膜112が高分子化する。その結果、第1図に示すよう
なレジストパターン100に対応した潜象が、レジスト
膜112全体の潜象密度が均一となるように、レジスト
膜112中に形成される。
(D) 第1図(4)の工程
例えば、スプレィ法を使用し、潜象が形成された半導体
ウェハ100を多数乗せたテーブルを回転させ、そこへ
有機溶剤等の現像液を吹き付ける。
ウェハ100を多数乗せたテーブルを回転させ、そこへ
有機溶剤等の現像液を吹き付ける。
すると、紫外光113aが当たって高分子化されたレジ
スト膜112が現像液に溶けずに残存し、光113aの
当たらなかった部分が溶け、レジストパターンが形成さ
れる。現像後に、現像液とは異なったタイプの溶剤でリ
ンスした後、ドライN2ガス等で乾燥させる。
スト膜112が現像液に溶けずに残存し、光113aの
当たらなかった部分が溶け、レジストパターンが形成さ
れる。現像後に、現像液とは異なったタイプの溶剤でリ
ンスした後、ドライN2ガス等で乾燥させる。
(E) 第1図(5)の工程
最後に、レジスト膜112で覆われてない部分を、スパ
ッタエツチング等の気相エツチングで除去すれば、第1
図に示すようなレジストパターン100が得られる。
ッタエツチング等の気相エツチングで除去すれば、第1
図に示すようなレジストパターン100が得られる。
本実施例では、次のような利点を有している。
(1〉 第6図は、第I図中の破線Ia−Ib間の断面
部における現像処理時のレジスト膜112の溶解状態を
示す図である。
部における現像処理時のレジスト膜112の溶解状態を
示す図である。
メモリセル部103の周辺付近にダミー領域↓04bを
設けたことによって、その付近のレジスト膜112の溶
解領域が少なくなる。そのため、第6図に示すように、
この付近に存在する現像液112aの濃度をセルブロッ
ク103aの中心部に接している現像液112aの濃度
とほぼ同等とすることができる。これにより、セルブロ
ック103aの中心部と、メモリセル部103の周辺付
近のセルブロック)03aとのパターン寸法に誤差が生
ずることを防止できる。
設けたことによって、その付近のレジスト膜112の溶
解領域が少なくなる。そのため、第6図に示すように、
この付近に存在する現像液112aの濃度をセルブロッ
ク103aの中心部に接している現像液112aの濃度
とほぼ同等とすることができる。これにより、セルブロ
ック103aの中心部と、メモリセル部103の周辺付
近のセルブロック)03aとのパターン寸法に誤差が生
ずることを防止できる。
(2) ダミー領域104bを設けたことにより、ホト
ソゲラフイエ程の後のエツチング工程において、エツチ
ングを施す領域を減少させることができるので、エツチ
ング反応によって消失するエツチング材(エッチャント
〉が少量となり、エツチング速度の向上が期待できる。
ソゲラフイエ程の後のエツチング工程において、エツチ
ングを施す領域を減少させることができるので、エツチ
ング反応によって消失するエツチング材(エッチャント
〉が少量となり、エツチング速度の向上が期待できる。
なお、本発明は上記実施例に限定されず、種々の変形が
可能である。例えば、その変形例としては次のようなも
のがある。
可能である。例えば、その変形例としては次のようなも
のがある。
(I) 上記実施例では、第1の回路パターン領域を
メモリセル部103としたが、他の回路構成でもよい。
メモリセル部103としたが、他の回路構成でもよい。
(I) 上記実施例では、レジスト膜112中に潜象
を形成するために、ホトマスク113を用いたが、ホト
マスク113を用いないで、例えば電子走査法等を用い
てレジスト膜112中に直接、潜象を形成する事も可能
である。
を形成するために、ホトマスク113を用いたが、ホト
マスク113を用いないで、例えば電子走査法等を用い
てレジスト膜112中に直接、潜象を形成する事も可能
である。
(I[I) 第1図(5)の工程においてレジスト膜
112で覆われてない部分を、スパッタエツチング等の
気相エツチングを用いて除去するようにしたが、他のド
ライエツチング法等を用いることも可能である。
112で覆われてない部分を、スパッタエツチング等の
気相エツチングを用いて除去するようにしたが、他のド
ライエツチング法等を用いることも可能である。
(発明の効果)
以上詳細に説明したように、本発明によれば、レジスト
パターンのレイアウトにおいて、第2の回路パターン領
域中の空領域に、レジスト膜全体の潜象密度が均一とな
るように、電気回路としての機能を持たないダミー領域
を設け、そのレジストパターンの潜象を露光によりレジ
スト膜中に形成したので、現像液を用いて前記潜象をレ
ジストパターンに変えるとき、そのダミー領域付近のレ
ジスト膜の溶解領域が少なくなる。そのため、この付近
に存在する現像液の濃度を第1の回路パターン領域の中
心部に接している現像液の濃度とほぼ同等とすることが
できる。これにより、第2の回路パターン領域の中心部
と第2の回路パターン領域の周辺付近とのパターン寸法
に誤差が生ずることを防止できる。
パターンのレイアウトにおいて、第2の回路パターン領
域中の空領域に、レジスト膜全体の潜象密度が均一とな
るように、電気回路としての機能を持たないダミー領域
を設け、そのレジストパターンの潜象を露光によりレジ
スト膜中に形成したので、現像液を用いて前記潜象をレ
ジストパターンに変えるとき、そのダミー領域付近のレ
ジスト膜の溶解領域が少なくなる。そのため、この付近
に存在する現像液の濃度を第1の回路パターン領域の中
心部に接している現像液の濃度とほぼ同等とすることが
できる。これにより、第2の回路パターン領域の中心部
と第2の回路パターン領域の周辺付近とのパターン寸法
に誤差が生ずることを防止できる。
その上、ホトソゲラフイエ程の後のエツチング工程にお
いて、エツチングを施す領域を減少させることができる
ので、エツチング反応によって消失するエツチング材(
エッチャント)が少量となり、エツチング速度の向上が
期待できる。
いて、エツチングを施す領域を減少させることができる
ので、エツチング反応によって消失するエツチング材(
エッチャント)が少量となり、エツチング速度の向上が
期待できる。
第1図は本発明の実施例を示すレジストパターンの構成
図、第2図は従来のレジストパターンの構成図、第3図
(1)〜(5)は従来のレジストパターンの形成方法を
示す製造工程図、第4図(a>、<b)は第3図中のレ
ジスト膜の溶解状態を示す図、第5図(1)〜(5〉は
本発明の実施例を示すレジストパターンの形成方法の製
造工程図、第6図は第5図中のレジスト膜の溶解状態を
示す図である。 100・・・・・・レジストパターン、102・・・チ
ップ部、103・・・・・・第1の回路パターン領域、
104・・・・・・第2の回路パターン領域、104a
・・・・・・回路パターン部、104b・・・・・・ダ
ミー領域、110・・・・・・半導体ウェハ、112・
・・・・・レジスト膜、112a・・・・・・現像液。
図、第2図は従来のレジストパターンの構成図、第3図
(1)〜(5)は従来のレジストパターンの形成方法を
示す製造工程図、第4図(a>、<b)は第3図中のレ
ジスト膜の溶解状態を示す図、第5図(1)〜(5〉は
本発明の実施例を示すレジストパターンの形成方法の製
造工程図、第6図は第5図中のレジスト膜の溶解状態を
示す図である。 100・・・・・・レジストパターン、102・・・チ
ップ部、103・・・・・・第1の回路パターン領域、
104・・・・・・第2の回路パターン領域、104a
・・・・・・回路パターン部、104b・・・・・・ダ
ミー領域、110・・・・・・半導体ウェハ、112・
・・・・・レジスト膜、112a・・・・・・現像液。
Claims (1)
- 【特許請求の範囲】 半導体ウェハ上にレジスト膜を形成する第1の工程と、
前記半導体ウェハ上の複数のチップ部にそれぞれ設けら
れる所定のパターン密度の第1の回路パターン領域と前
記第1の回路パターン領域の近傍に配置され前記第1の
回路パターン領域より低いパターン密度の第2の回路パ
ターン領域とを有する潜象を、露光により前記レジスト
膜中に形成する第2の工程と、現像液を用いて前記潜象
をレジストパターンに変える第3の工程とを有するレジ
ストパターンの形成方法において、 前記第1および第2の回路パターン領域の形成時に、 前記第2の回路パターン領域中の空領域に、前記レジス
ト膜全体の潜象密度がほぼ均一状態となるように、電気
回路としての機能を持たないダミー領域を形成した後、
前記第3の工程を施すことを特徴とするレジストパター
ン形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1182144A JPH0346316A (ja) | 1989-07-14 | 1989-07-14 | レジストパターン形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1182144A JPH0346316A (ja) | 1989-07-14 | 1989-07-14 | レジストパターン形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0346316A true JPH0346316A (ja) | 1991-02-27 |
Family
ID=16113127
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1182144A Pending JPH0346316A (ja) | 1989-07-14 | 1989-07-14 | レジストパターン形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0346316A (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5520676A (en) * | 1991-10-01 | 1996-05-28 | The Procter & Gamble Company | Absorbent article having a unitary release member joined to a flap retaining member |
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JP2013004820A (ja) * | 2011-06-17 | 2013-01-07 | Fujifilm Corp | パターン形成方法、並びに、これを用いた電子デバイスの製造方法、及び、電子デバイス |
-
1989
- 1989-07-14 JP JP1182144A patent/JPH0346316A/ja active Pending
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