JPH0344895A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0344895A JPH0344895A JP1178084A JP17808489A JPH0344895A JP H0344895 A JPH0344895 A JP H0344895A JP 1178084 A JP1178084 A JP 1178084A JP 17808489 A JP17808489 A JP 17808489A JP H0344895 A JPH0344895 A JP H0344895A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000006243 chemical reaction Methods 0.000 claims description 13
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 238000006731 degradation reaction Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 7
- 238000012360 testing method Methods 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、不揮発性半導体記憶装置に係り、特に読出時
のメモリセルのドレインにバイアス電圧を供給する手段
に関する。
のメモリセルのドレインにバイアス電圧を供給する手段
に関する。
(従来の技術)
第5図は、従来のEPROM (紫外線消去・再書込み
可能な読出専用メモリ)におけるメモリセルおよび読出
時に用いられるメモリセル周辺回路を示している。第5
図において、MAはメモリセルアレイであり、浮遊ゲー
トに電荷を蓄積することによってデータの保持を行なう
浮遊ゲート型MOSトランジスタからなるメモリセルM
C・・・がマトリクス状に配列されており、WL・・・
はロウ方向選択用゛のワード線、BL・・・はカラム方
向選択用のビット線である。このビット線BLはカラム
選択用のNチャネルMOSトランジスタC8を介してセ
ンスアンプ回路SAに接続されている。
可能な読出専用メモリ)におけるメモリセルおよび読出
時に用いられるメモリセル周辺回路を示している。第5
図において、MAはメモリセルアレイであり、浮遊ゲー
トに電荷を蓄積することによってデータの保持を行なう
浮遊ゲート型MOSトランジスタからなるメモリセルM
C・・・がマトリクス状に配列されており、WL・・・
はロウ方向選択用゛のワード線、BL・・・はカラム方
向選択用のビット線である。このビット線BLはカラム
選択用のNチャネルMOSトランジスタC8を介してセ
ンスアンプ回路SAに接続されている。
また、Vcc電源とカラム選択用トランジスタC8のド
レインとの間にビット線電位クランプ用のNチャネルM
OSトランジスタ51が接続されており、カラム選択用
トランジスタC8とセンスアンプ回路SAとの間に転送
ゲート用のNチャネルMOSトランジスタ52が接続さ
れている。そして、ビット線電位クランプ用トランジス
タ51および転送ゲート用トランジスタ52のゲートに
バイアス回路53の出力電圧が与えられている。
レインとの間にビット線電位クランプ用のNチャネルM
OSトランジスタ51が接続されており、カラム選択用
トランジスタC8とセンスアンプ回路SAとの間に転送
ゲート用のNチャネルMOSトランジスタ52が接続さ
れている。そして、ビット線電位クランプ用トランジス
タ51および転送ゲート用トランジスタ52のゲートに
バイアス回路53の出力電圧が与えられている。
いま、ある1つのセルMCが選択されているものとする
。この時、選択されたロウのセルMCの制御ゲートは“
H” レベル(通常5V)が印加され、選択されないロ
ウのセルMCの制御ゲートは“L”レベルとなる。従っ
て、選択されたビット線BLには、選択されたセルMC
の閾値電圧に相応したセル電流が流れる。このセル電流
は、選択されたカラム選択用トランジスタC8および、
これに接続されている転送ゲート用トランジスタ52に
も流れ、このセル電流により定まるセンスアンプ回路S
Aの人力@電位が検知・増幅されて“1”O゛データ行
なわれる。
。この時、選択されたロウのセルMCの制御ゲートは“
H” レベル(通常5V)が印加され、選択されないロ
ウのセルMCの制御ゲートは“L”レベルとなる。従っ
て、選択されたビット線BLには、選択されたセルMC
の閾値電圧に相応したセル電流が流れる。このセル電流
は、選択されたカラム選択用トランジスタC8および、
これに接続されている転送ゲート用トランジスタ52に
も流れ、このセル電流により定まるセンスアンプ回路S
Aの人力@電位が検知・増幅されて“1”O゛データ行
なわれる。
この時、選択されたカラムのビット線BLの電位(選択
されたセルMCのドレイン電圧)は、バイアス回路53
によって設定される。即ち、このバイアス回路53の出
力電圧をvb1ビット線電位クランプ用のNチャネルM
OSトランジスタ51の閾値をVtとすると、選択され
たカラムのビット線電位は(Vb−Vt)になる。
されたセルMCのドレイン電圧)は、バイアス回路53
によって設定される。即ち、このバイアス回路53の出
力電圧をvb1ビット線電位クランプ用のNチャネルM
OSトランジスタ51の閾値をVtとすると、選択され
たカラムのビット線電位は(Vb−Vt)になる。
ここで、読出時におけるバイアス回路53の出力電圧V
b1選択されたカラムのビット線電位(vb−vBの電
源電圧Vcc依存性を第6図に示す。通常、MOSトラ
ンジスタ群で構成されたバイアス回路53の出力電圧v
bの変動は、電源電圧Vccの変動より緩和されている
が、バイアス回路53は基本的に抵抗分割回路であり、
電源電圧変動の半分程度の変動は受ける。これに伴い、
選択されたカラムのビット線電位(Vb−Vt)も変動
を受ける。
b1選択されたカラムのビット線電位(vb−vBの電
源電圧Vcc依存性を第6図に示す。通常、MOSトラ
ンジスタ群で構成されたバイアス回路53の出力電圧v
bの変動は、電源電圧Vccの変動より緩和されている
が、バイアス回路53は基本的に抵抗分割回路であり、
電源電圧変動の半分程度の変動は受ける。これに伴い、
選択されたカラムのビット線電位(Vb−Vt)も変動
を受ける。
ところで、EFROMのメモリセルは、制御ゲート、ド
レインに高電圧を印加することにより浮遊ゲートに電子
を注入し、制御ゲートからみた閾値を上げることで書込
みを行なう。書込まれたセルは、その出力データに相応
して“0”セルと定義される。4MビットEFROMの
セルを例にとれば、セルの書込み時間Tpwに対する閾
値変動は、第7図に示すようになる。即ち、選択された
セルの制御ゲートを約12.5V、 ドレインを約7
Vとした書込み状態を約25μs持続することによって
、このセルの閾値は約4V増加する。この閾値が急峻に
立上がるようになるまでの時間(クリティカル時間T
crlt)は、セルに印加される制御ゲート電圧、ドレ
イン電圧に依存する。
レインに高電圧を印加することにより浮遊ゲートに電子
を注入し、制御ゲートからみた閾値を上げることで書込
みを行なう。書込まれたセルは、その出力データに相応
して“0”セルと定義される。4MビットEFROMの
セルを例にとれば、セルの書込み時間Tpwに対する閾
値変動は、第7図に示すようになる。即ち、選択された
セルの制御ゲートを約12.5V、 ドレインを約7
Vとした書込み状態を約25μs持続することによって
、このセルの閾値は約4V増加する。この閾値が急峻に
立上がるようになるまでの時間(クリティカル時間T
crlt)は、セルに印加される制御ゲート電圧、ドレ
イン電圧に依存する。
これに対して、まだ書かれていないセル(“1“セル)
については、ある電源電圧Vce下での続出時の制御ゲ
ート、ドレインのバイアス条件におけるクリティカル時
間T critはある値以上でなければならない。これ
は、繰返しの読出しでセルの閾値変動が起り、誤動作す
る危険性があるからである。この誤動作を“ソフトライ
ト″と称する。実用上の値としては、5.5Vffi源
下で、セルの制御ゲートを約5V、 ドレインを約1
.2Vとした場合のクリティカル時間Tcrltは10
年以上であることが要求される。
については、ある電源電圧Vce下での続出時の制御ゲ
ート、ドレインのバイアス条件におけるクリティカル時
間T critはある値以上でなければならない。これ
は、繰返しの読出しでセルの閾値変動が起り、誤動作す
る危険性があるからである。この誤動作を“ソフトライ
ト″と称する。実用上の値としては、5.5Vffi源
下で、セルの制御ゲートを約5V、 ドレインを約1
.2Vとした場合のクリティカル時間Tcrltは10
年以上であることが要求される。
また、書込み量のチエツクなどを行なうE P ROM
のテスト時には、しばしば高電位(例えば約9V)の電
源電圧VCCが印加され、この時、セルの制御ゲートを
約9V、 ドレインを約4V。
のテスト時には、しばしば高電位(例えば約9V)の電
源電圧VCCが印加され、この時、セルの制御ゲートを
約9V、 ドレインを約4V。
書込み時間Tpwを約100secとした場合のクリテ
ィカル時間T critは1時間以上となることが要求
される。実際上は、高電位の電I!i、電圧Vccの印
加は、大規模集積回路を構成する素子のスクリニングを
兼ねているので、クリティカル時間T critの要求
は通常の続出時よりテスト時の方が厳しく、テスト時の
条件でビット線電位(選択されたセルのドレイン電圧)
を決める。
ィカル時間T critは1時間以上となることが要求
される。実際上は、高電位の電I!i、電圧Vccの印
加は、大規模集積回路を構成する素子のスクリニングを
兼ねているので、クリティカル時間T critの要求
は通常の続出時よりテスト時の方が厳しく、テスト時の
条件でビット線電位(選択されたセルのドレイン電圧)
を決める。
しかし、従来は、第5図中に示したような〜10Sトラ
ンジスタで構成された抵抗分割型の電源電圧依存性を有
するバイアス回路53を用いるので、通常読出時に選択
されたカラムのビット線電位(Vb−Vt)が必要以上
に低くなってしまい、通常読出時のセル電流の低下を招
き、読出速度が上がらないという問題につながっていた
。
ンジスタで構成された抵抗分割型の電源電圧依存性を有
するバイアス回路53を用いるので、通常読出時に選択
されたカラムのビット線電位(Vb−Vt)が必要以上
に低くなってしまい、通常読出時のセル電流の低下を招
き、読出速度が上がらないという問題につながっていた
。
しかも、ソフトライトは、温度が低いほど厳しく、−4
0℃の温度まで保証することにすると、さらに余裕を見
込んで通常読出時のビット線電位(vb−vt)を下げ
る必要があり、読出速度が一層劣化する。さらに、これ
らのソフトライトに対する仕様は、特に、デザインルー
ルが1μmをきるような微細化セルで厳しくなってきて
いる。
0℃の温度まで保証することにすると、さらに余裕を見
込んで通常読出時のビット線電位(vb−vt)を下げ
る必要があり、読出速度が一層劣化する。さらに、これ
らのソフトライトに対する仕様は、特に、デザインルー
ルが1μmをきるような微細化セルで厳しくなってきて
いる。
(発明が解決しようとする課題)
上記したように従来の不揮発性半導体記憶装置は、MO
S)ランジスタで構成された抵抗分割型の電ti、電圧
依存性を有するバイアス回路を用いるので、通常続出時
のビット線電位は必要以上に低くなってしまい、通常読
出時のセル電流の低下を招き、読出速度が上がらないと
いう問題がある。
S)ランジスタで構成された抵抗分割型の電ti、電圧
依存性を有するバイアス回路を用いるので、通常続出時
のビット線電位は必要以上に低くなってしまい、通常読
出時のセル電流の低下を招き、読出速度が上がらないと
いう問題がある。
しかも、ソフトライトは、温度が低いほど厳しく、=4
0℃の温度まで保証することにすると、読出速度が一層
劣化するという問題がある。
0℃の温度まで保証することにすると、読出速度が一層
劣化するという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、高電源電圧、低温下でもソフトライトの危険
性がなく、しかも、通常読出時のビット線電位を過度の
余裕を見込んで低下させる必要がなく、続出速度の劣化
を抑制し得る不揮発性半導体記憶装置を提供することに
ある。
の目的は、高電源電圧、低温下でもソフトライトの危険
性がなく、しかも、通常読出時のビット線電位を過度の
余裕を見込んで低下させる必要がなく、続出速度の劣化
を抑制し得る不揮発性半導体記憶装置を提供することに
ある。
[発明の構成コ
(課題を解決するための手段)
本発明は、浮遊ゲートに電荷を蓄積することによってデ
ータの保持を行なう浮遊ゲート型MOSトランジスタか
らなるメモリセルのアレイを有する不揮発性半導体記憶
装置において、読出時に選択されたセルのドレインに、
電源電圧に対してほぼ一定で、温度に対して負の温度勾
配を持つバイアス電圧を与えるドレイン電圧供給回路を
具備することを特徴とする。
ータの保持を行なう浮遊ゲート型MOSトランジスタか
らなるメモリセルのアレイを有する不揮発性半導体記憶
装置において、読出時に選択されたセルのドレインに、
電源電圧に対してほぼ一定で、温度に対して負の温度勾
配を持つバイアス電圧を与えるドレイン電圧供給回路を
具備することを特徴とする。
(作 用)
続出時に選択されたセルのドレインに、電源電圧に対し
てほぼ一定に保たれ、温度に対して負の温度勾配を持つ
バイアス電圧が与えられるので、温度の低下に伴うソフ
トライトの危険性をバイアス電圧の低下により補償する
ことが可能になる。
てほぼ一定に保たれ、温度に対して負の温度勾配を持つ
バイアス電圧が与えられるので、温度の低下に伴うソフ
トライトの危険性をバイアス電圧の低下により補償する
ことが可能になる。
(実施例)
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第1図は、EFROMにおけるメモリセルおよび読出時
に用いられるメモリセル周辺回路を示しており、第5図
を参照して前述した従来のEFROMと比べて、ビット
線電位クランプ用トランジスタ51および転送ゲート用
トランジスタ52およびバイアス回路53が省略され、
読出時に電源電圧Vccに対してほぼ一定で、温度に対
して負の温度勾配を持つバイアス電圧vb”を選択され
たカラムのビット線BLに与えるドレイン電圧供給回路
10が設けられている。
に用いられるメモリセル周辺回路を示しており、第5図
を参照して前述した従来のEFROMと比べて、ビット
線電位クランプ用トランジスタ51および転送ゲート用
トランジスタ52およびバイアス回路53が省略され、
読出時に電源電圧Vccに対してほぼ一定で、温度に対
して負の温度勾配を持つバイアス電圧vb”を選択され
たカラムのビット線BLに与えるドレイン電圧供給回路
10が設けられている。
このドレイン電圧供給回路10は、例えば第2図に示す
ように、電源変換回路11と、この電源変換回路11の
出力がベースに与えられるNPN型のバイポーラトラン
ジスタQNと、このNPNトランジスタQNのエミッタ
とビット線との間に挿入されたカラム選択用のNチャネ
ルMO3I−ランジスタC8からなる。
ように、電源変換回路11と、この電源変換回路11の
出力がベースに与えられるNPN型のバイポーラトラン
ジスタQNと、このNPNトランジスタQNのエミッタ
とビット線との間に挿入されたカラム選択用のNチャネ
ルMO3I−ランジスタC8からなる。
電源変換回路11は、同一半導体上に形成されたバイポ
ーラトランジスタとMOSトランジスタからなり、電源
電圧Vecに殆んど依存せず、温度Tに殆んど依存しな
い電圧Vrを出力するバンドギャップ型の電源変換回路
が用いられている。また、NPNトランジスタQNは、
そのエミッタ出力がカラム選択用トランジスタC8およ
びビット線BLを介してメモリセルMC・・・のドレイ
ンに接続されており、そのコレクタにセンスアンプ回路
SAが接続されている。
ーラトランジスタとMOSトランジスタからなり、電源
電圧Vecに殆んど依存せず、温度Tに殆んど依存しな
い電圧Vrを出力するバンドギャップ型の電源変換回路
が用いられている。また、NPNトランジスタQNは、
そのエミッタ出力がカラム選択用トランジスタC8およ
びビット線BLを介してメモリセルMC・・・のドレイ
ンに接続されており、そのコレクタにセンスアンプ回路
SAが接続されている。
このように構成されたドレイン電圧供給回路10は、N
PNトランジスタQNのPN接合ダイオードの順方向電
圧降下の温度依存性を使うことによって、温度に対して
負の温度勾配を持つバイアス電圧vb”を読出時に選択
されたセルMCのドレインに与えている。
PNトランジスタQNのPN接合ダイオードの順方向電
圧降下の温度依存性を使うことによって、温度に対して
負の温度勾配を持つバイアス電圧vb”を読出時に選択
されたセルMCのドレインに与えている。
なお、点線で示すように、書込電圧Vl)p供給端子と
NPN トランジスタQNのエミッタとの間に書込用ト
ランジスタTWが接続されている。
NPN トランジスタQNのエミッタとの間に書込用ト
ランジスタTWが接続されている。
次に、上記EPROMの動作を説明する。上記EFRO
Mの基本的な動作は第5図を参照して前述した従来のE
PROMと同様であるが、ドレイン電圧供給回路10が
設けられていることにより以下に述べるような動作が行
なわれる。
Mの基本的な動作は第5図を参照して前述した従来のE
PROMと同様であるが、ドレイン電圧供給回路10が
設けられていることにより以下に述べるような動作が行
なわれる。
デザインルールが1μmをきるような微細化セル、例え
ば4MビットE P ROMのセルに関して、データを
本発明者が鋭意解析したところによれば、読出時に選択
されたセルMCの制御ゲート電圧(通常、電源電圧V
cc)を一定とした時、クリティカル時間T crlt
は、セルMCのドレイン電圧Vdの変化ΔVdに対して
e45°AVdに比例して変化する。一方、このセルM
Cの制御ゲート電圧とドレイン電圧Vdを一定とした時
、クリティカル時間T critは温度変化ΔTに対し
てe−0,oo76xa’rに比例して変化する。
ば4MビットE P ROMのセルに関して、データを
本発明者が鋭意解析したところによれば、読出時に選択
されたセルMCの制御ゲート電圧(通常、電源電圧V
cc)を一定とした時、クリティカル時間T crlt
は、セルMCのドレイン電圧Vdの変化ΔVdに対して
e45°AVdに比例して変化する。一方、このセルM
Cの制御ゲート電圧とドレイン電圧Vdを一定とした時
、クリティカル時間T critは温度変化ΔTに対し
てe−0,oo76xa’rに比例して変化する。
従って、読出時に選択されたセルM Cのドレイン電圧
Vdとして、電源電圧Vccに対してほぼ一定に保ち、
かつ、温度変化ΔTに対してΔVd/ΔT−(−0,0
076/4.5) V/℃ニー1.7mV/’C のような負の温度係数を持つバイアス電圧vb”をドレ
イン電圧供給回路10から与えれば、室温およびVcc
−9Vでのビット線電位(セルのドレイン電圧)を1時
間のテスト時の読出保証が可能な最大値に設定すること
ができる。
Vdとして、電源電圧Vccに対してほぼ一定に保ち、
かつ、温度変化ΔTに対してΔVd/ΔT−(−0,0
076/4.5) V/℃ニー1.7mV/’C のような負の温度係数を持つバイアス電圧vb”をドレ
イン電圧供給回路10から与えれば、室温およびVcc
−9Vでのビット線電位(セルのドレイン電圧)を1時
間のテスト時の読出保証が可能な最大値に設定すること
ができる。
しかも、セルMCのドレイン電圧Vdの電源電圧依存性
をなくすることで、ソフトライトの余裕を保ちながら、
セル電流を最大にとれるので、アクセスタイムを高速に
することが可能である。
をなくすることで、ソフトライトの余裕を保ちながら、
セル電流を最大にとれるので、アクセスタイムを高速に
することが可能である。
即ち、高電源電圧、低温下でもソフトライトの危険性が
なく、しかも、通常続出時のビット線電位を過度の余裕
を見込んで低下させる必要がなく、読出速度の劣化を抑
制することが可能である。
なく、しかも、通常続出時のビット線電位を過度の余裕
を見込んで低下させる必要がなく、読出速度の劣化を抑
制することが可能である。
次に、上記ドレイン電圧供給回路10の動作について説
明する。NPNトランジスタQNのベース・エミッタ順
方向電圧Vbeは、室温TPのベース・エミッタ順方向
電圧をV beOとして、Vbe=Vgx(I T/
Tp)+Vbe0(T/Tp)・・・(1) と表わされ、Vg (シリコンのバンドギャップ)は
殆んど温度に依存しないので、 ΔV be/ΔT= −(Vg −Vbe0 ) /
Tp= −1,7mV/”C−(2) である。一方、カラム選択用トランジスタC3の電位降
下はほぼ無視できる。
明する。NPNトランジスタQNのベース・エミッタ順
方向電圧Vbeは、室温TPのベース・エミッタ順方向
電圧をV beOとして、Vbe=Vgx(I T/
Tp)+Vbe0(T/Tp)・・・(1) と表わされ、Vg (シリコンのバンドギャップ)は
殆んど温度に依存しないので、 ΔV be/ΔT= −(Vg −Vbe0 ) /
Tp= −1,7mV/”C−(2) である。一方、カラム選択用トランジスタC3の電位降
下はほぼ無視できる。
従って、4MビットEFROMに適用されたセルに関す
る限り、 ΔVd/ΔT=ΔVbe/ΔT −(3)とな
っていることが分る。
る限り、 ΔVd/ΔT=ΔVbe/ΔT −(3)とな
っていることが分る。
そこで、NPNトランジスタQNのベース電位に温度勾
配がない電位V「を与えれば、セルM Cのドレイン電
圧Vdは、ソフトライトに厳しい温度低下に伴い、ソフ
トライトの効果を打ち消すように降下していくことが分
る。一般に、MOSトランジスタの相互コンダクタンス
gmは、温度低下に伴い増加傾向にあるので、セルMC
のドレイン電圧Vdが降下していっても、アクセスタイ
ムの劣化を招くことはない。
配がない電位V「を与えれば、セルM Cのドレイン電
圧Vdは、ソフトライトに厳しい温度低下に伴い、ソフ
トライトの効果を打ち消すように降下していくことが分
る。一般に、MOSトランジスタの相互コンダクタンス
gmは、温度低下に伴い増加傾向にあるので、セルMC
のドレイン電圧Vdが降下していっても、アクセスタイ
ムの劣化を招くことはない。
なお、上式(3)のΔVd/ΔT=ΔV be/ΔTと
なるかどうかは、セルMCのデバイス設計に依存するの
で、−殻内には、電源変換回路11の出力電位として温
度勾配を持たせなければよいというものではなく、セル
のソフトライト特性に見合った温度補償をする必要があ
る。
なるかどうかは、セルMCのデバイス設計に依存するの
で、−殻内には、電源変換回路11の出力電位として温
度勾配を持たせなければよいというものではなく、セル
のソフトライト特性に見合った温度補償をする必要があ
る。
第3図は、電源変換回路11の一例としてバンドギャッ
プ型回路の一具体例を示す。第3図において、Vcc電
源とVSS電源(接地電位)との間に、第1のNPN
トランジスタQ1、第1の抵抗R1およびコレクタ・ベ
ース相互が接続された第2のNPNトランジスタQ2が
直列に接続されている。
プ型回路の一具体例を示す。第3図において、Vcc電
源とVSS電源(接地電位)との間に、第1のNPN
トランジスタQ1、第1の抵抗R1およびコレクタ・ベ
ース相互が接続された第2のNPNトランジスタQ2が
直列に接続されている。
この第2のNPN)ランジスタQ2のコレクタに第3の
NPNトランジスタQ3のベースが接続され、この第3
のNPN )ランジスタQ3のエミッタとVss電源と
の間に第2の抵抗R2が接続されている。
NPNトランジスタQ3のベースが接続され、この第3
のNPN )ランジスタQ3のエミッタとVss電源と
の間に第2の抵抗R2が接続されている。
また、Vcc電源とVss電源との間に、第4のNPN
トランジスタQ4、第3の抵抗R3および第4の抵抗R
4が直列に接続され、この第3の抵抗R3および第4の
抵抗R4の直列接続点に第3のNPN トランジスタQ
3のコレクタが接続されている。
トランジスタQ4、第3の抵抗R3および第4の抵抗R
4が直列に接続され、この第3の抵抗R3および第4の
抵抗R4の直列接続点に第3のNPN トランジスタQ
3のコレクタが接続されている。
また、Vcc電源とVSS電源との間に、ゲート・ドレ
イン相互が接続された第1のPチャネルMOS)ランジ
スタP1および第5のNPN )ランジスタQ5および
第5の抵抗R5が直列に接続され、Vcc電源とVSS
電源との間に、第2のPチャネルMO5!−ランジスタ
P2および第6のNPN )ランジスタQ6が直列に接
続されている。
イン相互が接続された第1のPチャネルMOS)ランジ
スタP1および第5のNPN )ランジスタQ5および
第5の抵抗R5が直列に接続され、Vcc電源とVSS
電源との間に、第2のPチャネルMO5!−ランジスタ
P2および第6のNPN )ランジスタQ6が直列に接
続されている。
この第6のNPNトランジスタQ6のベースは第3の抵
抗R3および第4の抵抗R4直列接続点に接続されてお
り、第1のPチャネルMOS)ランジスタP1および第
2のPチャネルMOS)ランジスタP2はゲート相互、
ソース相互が接続されてPチャネルカレントミラー回路
CMを形成しており、第5のNPN トランジスタQ5
および第4のNPN トランジスタQ4および第1のN
PNトランジスタQ1のベース相互が電源出力ノード3
1に接続されており、この電源出力ノード31の出力電
圧Vout (−Vr)はNPN )ランジスタQN
のベースに与えられる。
抗R3および第4の抵抗R4直列接続点に接続されてお
り、第1のPチャネルMOS)ランジスタP1および第
2のPチャネルMOS)ランジスタP2はゲート相互、
ソース相互が接続されてPチャネルカレントミラー回路
CMを形成しており、第5のNPN トランジスタQ5
および第4のNPN トランジスタQ4および第1のN
PNトランジスタQ1のベース相互が電源出力ノード3
1に接続されており、この電源出力ノード31の出力電
圧Vout (−Vr)はNPN )ランジスタQN
のベースに与えられる。
この電源変換回路11自体はよく知られているのでその
動作説明を省略するが、第4のNPNトランジスタQ4
を流れる電流値がNPNトランジスタQNを流れる電流
値と同一になるように設計して、それぞれのベース・エ
ミッタ間の電圧降下Vbeを等しくすれば、選択された
カラムのビット線電位(V r −Vbe)は第4のN
PN トランジスタN4のエミッタ電位V]−にほぼ等
しくなる。このエミッタ電位V1は、 Vl= (R3/R2) (kT/q)ilnK+ (
1+ R3/R4)Vbe(4) ΔVl/ΔT T。
動作説明を省略するが、第4のNPNトランジスタQ4
を流れる電流値がNPNトランジスタQNを流れる電流
値と同一になるように設計して、それぞれのベース・エ
ミッタ間の電圧降下Vbeを等しくすれば、選択された
カラムのビット線電位(V r −Vbe)は第4のN
PN トランジスタN4のエミッタ電位V]−にほぼ等
しくなる。このエミッタ電位V1は、 Vl= (R3/R2) (kT/q)ilnK+ (
1+ R3/R4)Vbe(4) ΔVl/ΔT T。
・・・ (5)
ここで、kはボルツマン定数、Tは絶対温度、qは電子
の電荷ffi、Kは第2のNPNトランジスタQ2と第
3のNPNトランジスタQ3のエミッタを流れる電流密
度の比である。4MビットEFROMのセルにおいては
、ΔVl/ΔT−−1.7mVSV1=1.2Vとなる
ような抵抗値を選べばよいことになる。
の電荷ffi、Kは第2のNPNトランジスタQ2と第
3のNPNトランジスタQ3のエミッタを流れる電流密
度の比である。4MビットEFROMのセルにおいては
、ΔVl/ΔT−−1.7mVSV1=1.2Vとなる
ような抵抗値を選べばよいことになる。
一方、エミッタ電位V1の電源電圧Vcc依存性は、両
式(4)より、 ΔVl/ΔVcc −(1+R3/R4)ΔV be/ΔVcc −(6
)但し、第6のNPN トランジスタQ6の電流をI6
で表わすと、 Vbe−(kT/ Q) In (1B/ I s)
=−(7)であるので、電源電圧Vccの変動によっ
て16が変動しても、Vbeは殆んど変動しない。さら
に、第6のNPN トランジスタQ6のコレクタにPチ
ャネルカレントミラー回路CMが接続されているので、
I6自身の電源電圧Vccの変動に対する影響を殆んど
なくすることができる。従って、テスト時の電源電圧V
CCや読出時の電源電圧Vccに乗るノイズのビット線
に対する影響もなくすることができ、ノイズによるアク
セスタイムの劣化をも防いでいる。
式(4)より、 ΔVl/ΔVcc −(1+R3/R4)ΔV be/ΔVcc −(6
)但し、第6のNPN トランジスタQ6の電流をI6
で表わすと、 Vbe−(kT/ Q) In (1B/ I s)
=−(7)であるので、電源電圧Vccの変動によっ
て16が変動しても、Vbeは殆んど変動しない。さら
に、第6のNPN トランジスタQ6のコレクタにPチ
ャネルカレントミラー回路CMが接続されているので、
I6自身の電源電圧Vccの変動に対する影響を殆んど
なくすることができる。従って、テスト時の電源電圧V
CCや読出時の電源電圧Vccに乗るノイズのビット線
に対する影響もなくすることができ、ノイズによるアク
セスタイムの劣化をも防いでいる。
なお、ドレイン電圧供給回路10は上記実施例に限らず
、各種の変形実施が可能であり、NPNトランジスタQ
Nに代えてMOSトランジスタを用いてもよい。
、各種の変形実施が可能であり、NPNトランジスタQ
Nに代えてMOSトランジスタを用いてもよい。
また、微細化に伴い、NPN )ランジスタQNのベー
ス・エミッタ間耐圧やコレクタ・エミッタ間耐圧が低下
するので、書込時の書込電圧Vl)I)からNPN l
−ランジスタQNを保護するために、第4図に示すドレ
イン電圧供給回路40のように、NPN )ランジスタ
QNのエミッタとカラム選択用トランジスタC8との間
にスイッチ用のNチャネルMOSトランジスタS前を挿
入しておき、このトランジスタSWを書込時にオフ状態
、続出時にオン状態に制御するようにしてもよい。
ス・エミッタ間耐圧やコレクタ・エミッタ間耐圧が低下
するので、書込時の書込電圧Vl)I)からNPN l
−ランジスタQNを保護するために、第4図に示すドレ
イン電圧供給回路40のように、NPN )ランジスタ
QNのエミッタとカラム選択用トランジスタC8との間
にスイッチ用のNチャネルMOSトランジスタS前を挿
入しておき、このトランジスタSWを書込時にオフ状態
、続出時にオン状態に制御するようにしてもよい。
さらには、ドレイン電圧供給回路10.40として、バ
ンドギャップ型の電源変換回路を用いることなく構成し
てもよい。
ンドギャップ型の電源変換回路を用いることなく構成し
てもよい。
また、本発明は、EEPROM (電気的消去・再書込
み可能な読出専用メモリ)にも適用可能である。
み可能な読出専用メモリ)にも適用可能である。
[発明の効果]
上述したように本発明の不揮発性半導体記憶装置によれ
ば、高電源電圧、低温下でもソフトライトの危険性がな
く、通常読出時のビット線電位を過度の余裕を見込んで
低下させる必要がなく、続出速度の劣化を抑制すること
ができる。
ば、高電源電圧、低温下でもソフトライトの危険性がな
く、通常読出時のビット線電位を過度の余裕を見込んで
低下させる必要がなく、続出速度の劣化を抑制すること
ができる。
第1図は本発明の一実施例に係るEPROMのメモリセ
ルおよび読出時のメモリセル周辺回路を示す構成説明図
、第2図は第1図中のドレイン電圧供給回路の一具体例
を示す回路図、第3図は第2図中の電源変換回路の一具
体例を示す回路図、第4図は第2図のドレイン電圧供給
回路の変形例を示す回路図、第5図は従来のEPROM
のメモリセルおよび読出時のメモリセル周辺回路を示す
構成説明図、第6図は第5図のEPROMの読出時にお
けるバイアス回路53の出力電圧vbおよび選択された
カラムのビット線電位(Vb−Vt)の電源電圧Vce
依存性を示す図、第7図は第5図中のEPROMセルの
書込特性を示す図である。 MA・・・メモリセルアレイ、MC・・・メモリセル、
WL・・・ワード線、BL・・・ビット線、C8・・・
カラム選択用トランジスタ、QN・・・NPNトランジ
スタ、SA・・・センスアンプ回路、10.40・・・
ドレイン電圧供給回路、11・・・電源変換回路。
ルおよび読出時のメモリセル周辺回路を示す構成説明図
、第2図は第1図中のドレイン電圧供給回路の一具体例
を示す回路図、第3図は第2図中の電源変換回路の一具
体例を示す回路図、第4図は第2図のドレイン電圧供給
回路の変形例を示す回路図、第5図は従来のEPROM
のメモリセルおよび読出時のメモリセル周辺回路を示す
構成説明図、第6図は第5図のEPROMの読出時にお
けるバイアス回路53の出力電圧vbおよび選択された
カラムのビット線電位(Vb−Vt)の電源電圧Vce
依存性を示す図、第7図は第5図中のEPROMセルの
書込特性を示す図である。 MA・・・メモリセルアレイ、MC・・・メモリセル、
WL・・・ワード線、BL・・・ビット線、C8・・・
カラム選択用トランジスタ、QN・・・NPNトランジ
スタ、SA・・・センスアンプ回路、10.40・・・
ドレイン電圧供給回路、11・・・電源変換回路。
Claims (4)
- (1)浮遊ゲートに電荷を蓄積することによってデータ
の保持を行なう浮遊ゲート型MOSトランジスタからな
るメモリセルのアレイを有する不揮発性半導体記憶装置
において、 読出時に選択されたセルのドレインに、電源電圧に対し
てほぼ一定で、温度に対して負の温度勾配を持つバイア
ス電圧を与えるドレイン電圧供給回路を具備することを
特徴とする不揮発性半導体記憶装置。 - (2)前記ドレイン電圧供給回路は、同一半導体上に形
成されたバイポーラトランジスタとMOSトランジスタ
よりなるバンドギャップ型の電源変換回路と、この電源
変換回路の出力がベースに与えられるバイポーラトラン
ジスタまたは前記電源電圧出力がゲートに与えられるM
OSトランジスタを具備することを特徴とする請求項1
記載の不揮発性半導体記憶装置。 - (3)前記ドレイン電圧供給回路は、PN接合ダイオー
ドの順方向電圧降下の温度依存性を使うことにより電圧
出力に負の温度勾配を持たせることを特徴とする請求項
1記載の不揮発性半導体記憶装置。 - (4)前記ドレイン電圧供給回路は、同一半導体上に形
成されたバイポーラトランジスタ、とMOSトランジス
タよりなり、電源電圧および温度に殆んど依存しない電
圧を出力するバンドギャップ型の電源変換回路と、この
電源変換回路の出力がベースに与えられ、コレクタ側に
センスアンプ回路が接続され、エミッタ出力がカラム選
択用トランジスタを介してメモリセルのドレインに接続
されたNPNトランジスタとを具備することを特徴とす
る請求項1記載の不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1178084A JPH0344895A (ja) | 1989-07-12 | 1989-07-12 | 不揮発性半導体記憶装置 |
KR1019900010557A KR910003673A (ko) | 1989-07-12 | 1990-07-12 | 불휘발성 반도체기억장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1178084A JPH0344895A (ja) | 1989-07-12 | 1989-07-12 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0344895A true JPH0344895A (ja) | 1991-02-26 |
Family
ID=16042350
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1178084A Pending JPH0344895A (ja) | 1989-07-12 | 1989-07-12 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH0344895A (ja) |
KR (1) | KR910003673A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1440446A1 (en) * | 2001-11-02 | 2004-07-28 | SanDisk Corporation | Non-volatile memory with temperature-compensated data read |
JP4742004B2 (ja) * | 2006-09-29 | 2011-08-10 | シーケーディ株式会社 | 樹脂製流体用バルブ、及びバルブ用ブラケット |
-
1989
- 1989-07-12 JP JP1178084A patent/JPH0344895A/ja active Pending
-
1990
- 1990-07-12 KR KR1019900010557A patent/KR910003673A/ko not_active IP Right Cessation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1440446A1 (en) * | 2001-11-02 | 2004-07-28 | SanDisk Corporation | Non-volatile memory with temperature-compensated data read |
KR100912795B1 (ko) * | 2001-11-02 | 2009-08-19 | 쌘디스크 코포레이션 | 온도 보상된 데이터가 판독되는 비휘발성 메모리 |
JP4742004B2 (ja) * | 2006-09-29 | 2011-08-10 | シーケーディ株式会社 | 樹脂製流体用バルブ、及びバルブ用ブラケット |
Also Published As
Publication number | Publication date |
---|---|
KR910003673A (ko) | 1991-02-28 |
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