JPH0344895A

JPH0344895A - 不揮発性半導体記憶装置

Info

Publication number: JPH0344895A
Application number: JP1178084A
Authority: JP
Inventors: Junichi Miyamoto; 順一宮本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-07-12
Filing date: 1989-07-12
Publication date: 1991-02-26
Also published as: KR910003673A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、不揮発性半導体記憶装置に係り、特に読出時
のメモリセルのドレインにバイアス電圧を供給する手段
に関する。

（従来の技術）第５図は、従来のＥＰＲＯＭ　（紫外線消去・再書込み
可能な読出専用メモリ）におけるメモリセルおよび読出
時に用いられるメモリセル周辺回路を示している。第５
図において、ＭＡはメモリセルアレイであり、浮遊ゲー
トに電荷を蓄積することによってデータの保持を行なう
浮遊ゲート型ＭＯＳトランジスタからなるメモリセルＭ
Ｃ・・・がマトリクス状に配列されており、ＷＬ・・・
はロウ方向選択用゛のワード線、ＢＬ・・・はカラム方
向選択用のビット線である。このビット線ＢＬはカラム
選択用のＮチャネルＭＯＳトランジスタＣ８を介してセ
ンスアンプ回路ＳＡに接続されている。

また、Ｖｃｃ電源とカラム選択用トランジスタＣ８のド
レインとの間にビット線電位クランプ用のＮチャネルＭ
ＯＳトランジスタ５１が接続されており、カラム選択用
トランジスタＣ８とセンスアンプ回路ＳＡとの間に転送
ゲート用のＮチャネルＭＯＳトランジスタ５２が接続さ
れている。そして、ビット線電位クランプ用トランジス
タ５１および転送ゲート用トランジスタ５２のゲートに
バイアス回路５３の出力電圧が与えられている。

いま、ある１つのセルＭＣが選択されているものとする
。この時、選択されたロウのセルＭＣの制御ゲートは“
Ｈ”　レベル（通常５Ｖ）が印加され、選択されないロ
ウのセルＭＣの制御ゲートは“Ｌ”レベルとなる。従っ
て、選択されたビット線ＢＬには、選択されたセルＭＣ
の閾値電圧に相応したセル電流が流れる。このセル電流
は、選択されたカラム選択用トランジスタＣ８および、
これに接続されている転送ゲート用トランジスタ５２に
も流れ、このセル電流により定まるセンスアンプ回路Ｓ
Ａの人力＠電位が検知・増幅されて“１”Ｏ゛データ行
なわれる。

この時、選択されたカラムのビット線ＢＬの電位（選択
されたセルＭＣのドレイン電圧）は、バイアス回路５３
によって設定される。即ち、このバイアス回路５３の出
力電圧をｖｂ１ビット線電位クランプ用のＮチャネルＭ
ＯＳトランジスタ５１の閾値をＶｔとすると、選択され
たカラムのビット線電位は（Ｖｂ−Ｖｔ）になる。

ここで、読出時におけるバイアス回路５３の出力電圧Ｖ
ｂ１選択されたカラムのビット線電位（ｖｂ−ｖＢの電
源電圧Ｖｃｃ依存性を第６図に示す。通常、ＭＯＳトラ
ンジスタ群で構成されたバイアス回路５３の出力電圧ｖ
ｂの変動は、電源電圧Ｖｃｃの変動より緩和されている
が、バイアス回路５３は基本的に抵抗分割回路であり、
電源電圧変動の半分程度の変動は受ける。これに伴い、
選択されたカラムのビット線電位（Ｖｂ−Ｖｔ）も変動
を受ける。

ところで、ＥＦＲＯＭのメモリセルは、制御ゲート、ド
レインに高電圧を印加することにより浮遊ゲートに電子
を注入し、制御ゲートからみた閾値を上げることで書込
みを行なう。書込まれたセルは、その出力データに相応
して“０”セルと定義される。４ＭビットＥＦＲＯＭの
セルを例にとれば、セルの書込み時間Ｔｐｗに対する閾
値変動は、第７図に示すようになる。即ち、選択された
セルの制御ゲートを約１２．５Ｖ、　　ドレインを約７
Ｖとした書込み状態を約２５μｓ持続することによって
、このセルの閾値は約４Ｖ増加する。この閾値が急峻に
立上がるようになるまでの時間（クリティカル時間Ｔ　
ｃｒｌｔ）は、セルに印加される制御ゲート電圧、ドレ
イン電圧に依存する。

これに対して、まだ書かれていないセル（“１“セル）
については、ある電源電圧Ｖｃｅ下での続出時の制御ゲ
ート、ドレインのバイアス条件におけるクリティカル時
間Ｔ　ｃｒｉｔはある値以上でなければならない。これ
は、繰返しの読出しでセルの閾値変動が起り、誤動作す
る危険性があるからである。この誤動作を“ソフトライ
ト″と称する。実用上の値としては、５．５Ｖｆｆｉ源
下で、セルの制御ゲートを約５Ｖ、　　ドレインを約１
．２Ｖとした場合のクリティカル時間Ｔｃｒｌｔは１０
年以上であることが要求される。

また、書込み量のチエツクなどを行なうＥ　Ｐ　ＲＯＭ
のテスト時には、しばしば高電位（例えば約９Ｖ）の電
源電圧ＶＣＣが印加され、この時、セルの制御ゲートを
約９Ｖ、　　ドレインを約４Ｖ。

書込み時間Ｔｐｗを約１００ｓｅｃとした場合のクリテ
ィカル時間Ｔ　ｃｒｉｔは１時間以上となることが要求
される。実際上は、高電位の電Ｉ！ｉ、電圧Ｖｃｃの印
加は、大規模集積回路を構成する素子のスクリニングを
兼ねているので、クリティカル時間Ｔ　ｃｒｉｔの要求
は通常の続出時よりテスト時の方が厳しく、テスト時の
条件でビット線電位（選択されたセルのドレイン電圧）
を決める。

しかし、従来は、第５図中に示したような〜１０Ｓトラ
ンジスタで構成された抵抗分割型の電源電圧依存性を有
するバイアス回路５３を用いるので、通常読出時に選択
されたカラムのビット線電位（Ｖｂ−Ｖｔ）が必要以上
に低くなってしまい、通常読出時のセル電流の低下を招
き、読出速度が上がらないという問題につながっていた
。

しかも、ソフトライトは、温度が低いほど厳しく、−４
０℃の温度まで保証することにすると、さらに余裕を見
込んで通常読出時のビット線電位（ｖｂ−ｖｔ）を下げ
る必要があり、読出速度が一層劣化する。さらに、これ
らのソフトライトに対する仕様は、特に、デザインルー
ルが１μｍをきるような微細化セルで厳しくなってきて
いる。

（発明が解決しようとする課題）上記したように従来の不揮発性半導体記憶装置は、ＭＯ
Ｓ）ランジスタで構成された抵抗分割型の電ｔｉ、電圧
依存性を有するバイアス回路を用いるので、通常続出時
のビット線電位は必要以上に低くなってしまい、通常読
出時のセル電流の低下を招き、読出速度が上がらないと
いう問題がある。

しかも、ソフトライトは、温度が低いほど厳しく、＝４
０℃の温度まで保証することにすると、読出速度が一層
劣化するという問題がある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、高電源電圧、低温下でもソフトライトの危険
性がなく、しかも、通常読出時のビット線電位を過度の
余裕を見込んで低下させる必要がなく、続出速度の劣化
を抑制し得る不揮発性半導体記憶装置を提供することに
ある。

［発明の構成コ（課題を解決するための手段）本発明は、浮遊ゲートに電荷を蓄積することによってデ
ータの保持を行なう浮遊ゲート型ＭＯＳトランジスタか
らなるメモリセルのアレイを有する不揮発性半導体記憶
装置において、読出時に選択されたセルのドレインに、
電源電圧に対してほぼ一定で、温度に対して負の温度勾
配を持つバイアス電圧を与えるドレイン電圧供給回路を
具備することを特徴とする。

（作　用）続出時に選択されたセルのドレインに、電源電圧に対し
てほぼ一定に保たれ、温度に対して負の温度勾配を持つ
バイアス電圧が与えられるので、温度の低下に伴うソフ
トライトの危険性をバイアス電圧の低下により補償する
ことが可能になる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、ＥＦＲＯＭにおけるメモリセルおよび読出時
に用いられるメモリセル周辺回路を示しており、第５図
を参照して前述した従来のＥＦＲＯＭと比べて、ビット
線電位クランプ用トランジスタ５１および転送ゲート用
トランジスタ５２およびバイアス回路５３が省略され、
読出時に電源電圧Ｖｃｃに対してほぼ一定で、温度に対
して負の温度勾配を持つバイアス電圧ｖｂ”を選択され
たカラムのビット線ＢＬに与えるドレイン電圧供給回路
１０が設けられている。

このドレイン電圧供給回路１０は、例えば第２図に示す
ように、電源変換回路１１と、この電源変換回路１１の
出力がベースに与えられるＮＰＮ型のバイポーラトラン
ジスタＱＮと、このＮＰＮトランジスタＱＮのエミッタ
とビット線との間に挿入されたカラム選択用のＮチャネ
ルＭＯ３Ｉ−ランジスタＣ８からなる。

電源変換回路１１は、同一半導体上に形成されたバイポ
ーラトランジスタとＭＯＳトランジスタからなり、電源
電圧Ｖｅｃに殆んど依存せず、温度Ｔに殆んど依存しな
い電圧Ｖｒを出力するバンドギャップ型の電源変換回路
が用いられている。また、ＮＰＮトランジスタＱＮは、
そのエミッタ出力がカラム選択用トランジスタＣ８およ
びビット線ＢＬを介してメモリセルＭＣ・・・のドレイ
ンに接続されており、そのコレクタにセンスアンプ回路
ＳＡが接続されている。

このように構成されたドレイン電圧供給回路１０は、Ｎ
ＰＮトランジスタＱＮのＰＮ接合ダイオードの順方向電
圧降下の温度依存性を使うことによって、温度に対して
負の温度勾配を持つバイアス電圧ｖｂ”を読出時に選択
されたセルＭＣのドレインに与えている。

なお、点線で示すように、書込電圧Ｖｌ）ｐ供給端子と
ＮＰＮ　トランジスタＱＮのエミッタとの間に書込用ト
ランジスタＴＷが接続されている。

次に、上記ＥＰＲＯＭの動作を説明する。上記ＥＦＲＯ
Ｍの基本的な動作は第５図を参照して前述した従来のＥ
ＰＲＯＭと同様であるが、ドレイン電圧供給回路１０が
設けられていることにより以下に述べるような動作が行
なわれる。

デザインルールが１μｍをきるような微細化セル、例え
ば４ＭビットＥ　Ｐ　ＲＯＭのセルに関して、データを
本発明者が鋭意解析したところによれば、読出時に選択
されたセルＭＣの制御ゲート電圧（通常、電源電圧Ｖ　
ｃｃ）を一定とした時、クリティカル時間Ｔ　ｃｒｌｔ
は、セルＭＣのドレイン電圧Ｖｄの変化ΔＶｄに対して
ｅ４５°ＡＶｄに比例して変化する。一方、このセルＭ
Ｃの制御ゲート電圧とドレイン電圧Ｖｄを一定とした時
、クリティカル時間Ｔ　ｃｒｉｔは温度変化ΔＴに対し
てｅ−０，ｏｏ７６ｘａ’ｒに比例して変化する。

従って、読出時に選択されたセルＭ　Ｃのドレイン電圧
Ｖｄとして、電源電圧Ｖｃｃに対してほぼ一定に保ち、
かつ、温度変化ΔＴに対してΔＶｄ／ΔＴ−（−０，０
０７６／４．５）　Ｖ／℃ニー１．７ｍＶ／’Ｃのような負の温度係数を持つバイアス電圧ｖｂ”をドレ
イン電圧供給回路１０から与えれば、室温およびＶｃｃ
−９Ｖでのビット線電位（セルのドレイン電圧）を１時
間のテスト時の読出保証が可能な最大値に設定すること
ができる。

しかも、セルＭＣのドレイン電圧Ｖｄの電源電圧依存性
をなくすることで、ソフトライトの余裕を保ちながら、
セル電流を最大にとれるので、アクセスタイムを高速に
することが可能である。

即ち、高電源電圧、低温下でもソフトライトの危険性が
なく、しかも、通常続出時のビット線電位を過度の余裕
を見込んで低下させる必要がなく、読出速度の劣化を抑
制することが可能である。

次に、上記ドレイン電圧供給回路１０の動作について説
明する。ＮＰＮトランジスタＱＮのベース・エミッタ順
方向電圧Ｖｂｅは、室温ＴＰのベース・エミッタ順方向
電圧をＶ　ｂｅＯとして、Ｖｂｅ＝Ｖｇｘ（Ｉ　　Ｔ／
Ｔｐ）＋Ｖｂｅ０（Ｔ／Ｔｐ）・・・（１）と表わされ、Ｖｇ　　（シリコンのバンドギャップ）は
殆んど温度に依存しないので、 ΔＶ　ｂｅ／ΔＴ＝　−（Ｖｇ　−Ｖｂｅ０　）　／　
Ｔｐ＝　−１，７ｍＶ／”Ｃ−（２）である。一方、カラム選択用トランジスタＣ３の電位降
下はほぼ無視できる。

従って、４ＭビットＥＦＲＯＭに適用されたセルに関す
る限り、 ΔＶｄ／ΔＴ＝ΔＶｂｅ／ΔＴ　　　　　−（３）とな
っていることが分る。

そこで、ＮＰＮトランジスタＱＮのベース電位に温度勾
配がない電位Ｖ「を与えれば、セルＭ　Ｃのドレイン電
圧Ｖｄは、ソフトライトに厳しい温度低下に伴い、ソフ
トライトの効果を打ち消すように降下していくことが分
る。一般に、ＭＯＳトランジスタの相互コンダクタンス
ｇｍは、温度低下に伴い増加傾向にあるので、セルＭＣ
のドレイン電圧Ｖｄが降下していっても、アクセスタイ
ムの劣化を招くことはない。

なお、上式（３）のΔＶｄ／ΔＴ＝ΔＶ　ｂｅ／ΔＴと
なるかどうかは、セルＭＣのデバイス設計に依存するの
で、−殻内には、電源変換回路１１の出力電位として温
度勾配を持たせなければよいというものではなく、セル
のソフトライト特性に見合った温度補償をする必要があ
る。

第３図は、電源変換回路１１の一例としてバンドギャッ
プ型回路の一具体例を示す。第３図において、Ｖｃｃ電
源とＶＳＳ電源（接地電位）との間に、第１のＮＰＮ　
トランジスタＱ１、第１の抵抗Ｒ１およびコレクタ・ベ
ース相互が接続された第２のＮＰＮトランジスタＱ２が
直列に接続されている。

この第２のＮＰＮ）ランジスタＱ２のコレクタに第３の
ＮＰＮトランジスタＱ３のベースが接続され、この第３
のＮＰＮ　）ランジスタＱ３のエミッタとＶｓｓ電源と
の間に第２の抵抗Ｒ２が接続されている。

また、Ｖｃｃ電源とＶｓｓ電源との間に、第４のＮＰＮ
トランジスタＱ４、第３の抵抗Ｒ３および第４の抵抗Ｒ
４が直列に接続され、この第３の抵抗Ｒ３および第４の
抵抗Ｒ４の直列接続点に第３のＮＰＮ　トランジスタＱ
３のコレクタが接続されている。

また、Ｖｃｃ電源とＶＳＳ電源との間に、ゲート・ドレ
イン相互が接続された第１のＰチャネルＭＯＳ）ランジ
スタＰ１および第５のＮＰＮ　）ランジスタＱ５および
第５の抵抗Ｒ５が直列に接続され、Ｖｃｃ電源とＶＳＳ
電源との間に、第２のＰチャネルＭＯ５！−ランジスタ
Ｐ２および第６のＮＰＮ　）ランジスタＱ６が直列に接
続されている。

この第６のＮＰＮトランジスタＱ６のベースは第３の抵
抗Ｒ３および第４の抵抗Ｒ４直列接続点に接続されてお
り、第１のＰチャネルＭＯＳ）ランジスタＰ１および第
２のＰチャネルＭＯＳ）ランジスタＰ２はゲート相互、
ソース相互が接続されてＰチャネルカレントミラー回路
ＣＭを形成しており、第５のＮＰＮ　トランジスタＱ５
および第４のＮＰＮ　トランジスタＱ４および第１のＮ
ＰＮトランジスタＱ１のベース相互が電源出力ノード３
１に接続されており、この電源出力ノード３１の出力電
圧Ｖｏｕｔ　　（−Ｖｒ）はＮＰＮ　）ランジスタＱＮ
のベースに与えられる。

この電源変換回路１１自体はよく知られているのでその
動作説明を省略するが、第４のＮＰＮトランジスタＱ４
を流れる電流値がＮＰＮトランジスタＱＮを流れる電流
値と同一になるように設計して、それぞれのベース・エ
ミッタ間の電圧降下Ｖｂｅを等しくすれば、選択された
カラムのビット線電位（Ｖ　ｒ　−Ｖｂｅ）は第４のＮ
ＰＮ　トランジスタＮ４のエミッタ電位Ｖ］−にほぼ等
しくなる。このエミッタ電位Ｖ１は、Ｖｌ＝　（Ｒ３／Ｒ２）　（ｋＴ／ｑ）ｉｌｎＫ＋　（
１＋　Ｒ３／Ｒ４）Ｖｂｅ（４） ΔＶｌ／ΔＴＴ。

・・・　（５）ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子
の電荷ｆｆｉ、Ｋは第２のＮＰＮトランジスタＱ２と第
３のＮＰＮトランジスタＱ３のエミッタを流れる電流密
度の比である。４ＭビットＥＦＲＯＭのセルにおいては
、ΔＶｌ／ΔＴ−−１．７ｍＶＳＶ１＝１．２Ｖとなる
ような抵抗値を選べばよいことになる。

一方、エミッタ電位Ｖ１の電源電圧Ｖｃｃ依存性は、両
式（４）より、 ΔＶｌ／ΔＶｃｃ −（１＋Ｒ３／Ｒ４）ΔＶ　ｂｅ／ΔＶｃｃ　　−（６
）但し、第６のＮＰＮ　トランジスタＱ６の電流をＩ６
で表わすと、Ｖｂｅ−（ｋＴ／　Ｑ）　Ｉｎ　（１Ｂ／　Ｉ　ｓ）　
　＝−（７）であるので、電源電圧Ｖｃｃの変動によっ
て１６が変動しても、Ｖｂｅは殆んど変動しない。さら
に、第６のＮＰＮ　トランジスタＱ６のコレクタにＰチ
ャネルカレントミラー回路ＣＭが接続されているので、
Ｉ６自身の電源電圧Ｖｃｃの変動に対する影響を殆んど
なくすることができる。従って、テスト時の電源電圧Ｖ
ＣＣや読出時の電源電圧Ｖｃｃに乗るノイズのビット線
に対する影響もなくすることができ、ノイズによるアク
セスタイムの劣化をも防いでいる。

なお、ドレイン電圧供給回路１０は上記実施例に限らず
、各種の変形実施が可能であり、ＮＰＮトランジスタＱ
Ｎに代えてＭＯＳトランジスタを用いてもよい。

また、微細化に伴い、ＮＰＮ　）ランジスタＱＮのベー
ス・エミッタ間耐圧やコレクタ・エミッタ間耐圧が低下
するので、書込時の書込電圧Ｖｌ）Ｉ）からＮＰＮ　ｌ
−ランジスタＱＮを保護するために、第４図に示すドレ
イン電圧供給回路４０のように、ＮＰＮ　）ランジスタ
ＱＮのエミッタとカラム選択用トランジスタＣ８との間
にスイッチ用のＮチャネルＭＯＳトランジスタＳ前を挿
入しておき、このトランジスタＳＷを書込時にオフ状態
、続出時にオン状態に制御するようにしてもよい。

さらには、ドレイン電圧供給回路１０．４０として、バ
ンドギャップ型の電源変換回路を用いることなく構成し
てもよい。

また、本発明は、ＥＥＰＲＯＭ　（電気的消去・再書込
み可能な読出専用メモリ）にも適用可能である。

［発明の効果］上述したように本発明の不揮発性半導体記憶装置によれ
ば、高電源電圧、低温下でもソフトライトの危険性がな
く、通常読出時のビット線電位を過度の余裕を見込んで
低下させる必要がなく、続出速度の劣化を抑制すること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るＥＰＲＯＭのメモリセ
ルおよび読出時のメモリセル周辺回路を示す構成説明図
、第２図は第１図中のドレイン電圧供給回路の一具体例
を示す回路図、第３図は第２図中の電源変換回路の一具
体例を示す回路図、第４図は第２図のドレイン電圧供給
回路の変形例を示す回路図、第５図は従来のＥＰＲＯＭ
のメモリセルおよび読出時のメモリセル周辺回路を示す
構成説明図、第６図は第５図のＥＰＲＯＭの読出時にお
けるバイアス回路５３の出力電圧ｖｂおよび選択された
カラムのビット線電位（Ｖｂ−Ｖｔ）の電源電圧Ｖｃｅ
依存性を示す図、第７図は第５図中のＥＰＲＯＭセルの
書込特性を示す図である。ＭＡ・・・メモリセルアレイ、ＭＣ・・・メモリセル、
ＷＬ・・・ワード線、ＢＬ・・・ビット線、Ｃ８・・・
カラム選択用トランジスタ、ＱＮ・・・ＮＰＮトランジ
スタ、ＳＡ・・・センスアンプ回路、１０．４０・・・
ドレイン電圧供給回路、１１・・・電源変換回路。

Claims

【特許請求の範囲】

（１）浮遊ゲートに電荷を蓄積することによってデータ
の保持を行なう浮遊ゲート型ＭＯＳトランジスタからな
るメモリセルのアレイを有する不揮発性半導体記憶装置
において、読出時に選択されたセルのドレインに、電源電圧に対し
てほぼ一定で、温度に対して負の温度勾配を持つバイア
ス電圧を与えるドレイン電圧供給回路を具備することを
特徴とする不揮発性半導体記憶装置。
（２）前記ドレイン電圧供給回路は、同一半導体上に形
成されたバイポーラトランジスタとＭＯＳトランジスタ
よりなるバンドギャップ型の電源変換回路と、この電源
変換回路の出力がベースに与えられるバイポーラトラン
ジスタまたは前記電源電圧出力がゲートに与えられるＭ
ＯＳトランジスタを具備することを特徴とする請求項１
記載の不揮発性半導体記憶装置。
（３）前記ドレイン電圧供給回路は、ＰＮ接合ダイオー
ドの順方向電圧降下の温度依存性を使うことにより電圧
出力に負の温度勾配を持たせることを特徴とする請求項
１記載の不揮発性半導体記憶装置。
（４）前記ドレイン電圧供給回路は、同一半導体上に形
成されたバイポーラトランジスタ、とＭＯＳトランジス
タよりなり、電源電圧および温度に殆んど依存しない電
圧を出力するバンドギャップ型の電源変換回路と、この
電源変換回路の出力がベースに与えられ、コレクタ側に
センスアンプ回路が接続され、エミッタ出力がカラム選
択用トランジスタを介してメモリセルのドレインに接続
されたＮＰＮトランジスタとを具備することを特徴とす
る請求項１記載の不揮発性半導体記憶装置。