JPH0342757A - パラレルインターフェース回路 - Google Patents
パラレルインターフェース回路Info
- Publication number
- JPH0342757A JPH0342757A JP1178816A JP17881689A JPH0342757A JP H0342757 A JPH0342757 A JP H0342757A JP 1178816 A JP1178816 A JP 1178816A JP 17881689 A JP17881689 A JP 17881689A JP H0342757 A JPH0342757 A JP H0342757A
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- JP
- Japan
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- host
- bit
- parallel interface
- local
- data
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000002457 bidirectional effect Effects 0.000 description 3
- 240000002853 Nelumbo nucifera Species 0.000 description 2
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 2
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、双方向ハスを有する１６ヒント長のレジス
タ群を４ビットマイクロコンピユータ内に構成すること
により、双方向からのデータの書き込み、呼び出しが可
能なパラレルインターフェース回路に関する。
タ群を４ビットマイクロコンピユータ内に構成すること
により、双方向からのデータの書き込み、呼び出しが可
能なパラレルインターフェース回路に関する。
この発明は、４ビットマイクロコンピユータにおいて、
内部に双方向（内部と外部）ハスを有する１６ビノト長
のレジスタ群を用意することで、外部の１６ビットマイ
クロコンピユータ、８ビットマイクロコンピュータとの
パラレルデータ転送を可能にしたものである。
内部に双方向（内部と外部）ハスを有する１６ビノト長
のレジスタ群を用意することで、外部の１６ビットマイ
クロコンピユータ、８ビットマイクロコンピュータとの
パラレルデータ転送を可能にしたものである。
従来第２図に示すように４ビットマイクロコンピュータ
のチップ内に双方向ハスを持つ４ビット構成のデュアル
ポートＲＡＭが知られていた。
のチップ内に双方向ハスを持つ４ビット構成のデュアル
ポートＲＡＭが知られていた。
しかし、従来の技術の第２図に示すデュアルポートＲＡ
Ｍは、４ビット構成でかつ外部にハスが出力されないた
め、外部とＣＰＵと内部ＣＰＵのアクセスが不可能とい
う欠点があった。この発明は従来のこのような欠点を解
決するために、外部と内部から呼び出し、書き込みがで
きる１６ビット長（命令コード分）のレジスタを構成す
ることにより外部ＣＩ） ｔＪと内部ＣＩ）（Ｊがアク
セスが可能になることを目的としている。
Ｍは、４ビット構成でかつ外部にハスが出力されないた
め、外部とＣＰＵと内部ＣＰＵのアクセスが不可能とい
う欠点があった。この発明は従来のこのような欠点を解
決するために、外部と内部から呼び出し、書き込みがで
きる１６ビット長（命令コード分）のレジスタを構成す
ることにより外部ＣＩ） ｔＪと内部ＣＩ）（Ｊがアク
セスが可能になることを目的としている。
上記問題点を解決するために、この発明は人出カボート
と兼用できるアドレスバス、データバスと１６ビット長
のレジスタ群を構成することで、外部ＣＰＵと内部ＣＰ
Ｕがアクセスするようにした。
と兼用できるアドレスバス、データバスと１６ビット長
のレジスタ群を構成することで、外部ＣＰＵと内部ＣＰ
Ｕがアクセスするようにした。
第１図のように構成されたシステムは、ポストに高機能
な１６ビット、８ビットマイクロコンピユータを使用で
き多機能システムを作りあげることができる。
な１６ビット、８ビットマイクロコンピユータを使用で
き多機能システムを作りあげることができる。
以下に、この発明の実施例を図面に火づいて説明する。
第１図は、ホスト側に１６ビノトマイクロコンピユータ
、ローカル側に４ビ・ノドマイクロコンピュータを接続
した構成図である。更に第３図は、パラレルインターフ
ェース回路の詳細な構成図である。第３図においてホス
ｉ・側に１６ビノトマイクロコンピユータ、ローカル側
に４ビソトマイクロコンピプ、−夕を接続した場合の動
作を説明する。ホスト側からのデータ送信時は、まず最
初にホスト側からＰＲＯにデータを書き込むことでロー
カル側（内部）からは書き込みが禁止状態となる。順次
ホスト側はＰＲＩから書き込んでいき、最後のＰＲＩ５
を書き込んだ時点でローカル側は、ホスト側に書き込み
終了信号を送信しかつ内部には、割り込みが発生し割り
込みルーチンへと遷移する。割り込みルーチン内では、
図５に示すプログラムエリア内でメインルーチン時禁止
となっているＰＲＯ〜ＰＲ１５のアドレスヘジャンプさ
せＰＲＯから順次、命令を取り込みプログラムを実行す
る。ローカル側からのデータ送信時は、図４に示すレジ
スタメモリマツプで○Ｏ０番地となっているレジスタに
ローカル側からデータを書き込むことでホスト側（外部
）からは書き込み禁止状態となる。順次ローカル側は０
１８番地から書き込んでいき最後の３ＦＭ番地を書き込
んだ時点でロカル側はホスト側に書き込み終了信号を送
信する。ホスト側は終了信号を受信することによってロ
ーカル側のレジスタをリート、ライト可能となる。尚、
メインルーチン内では００Ｈ〜３Ｆ□アドレスのレジス
タは汎用レジスタとして使用できる。
、ローカル側に４ビ・ノドマイクロコンピュータを接続
した構成図である。更に第３図は、パラレルインターフ
ェース回路の詳細な構成図である。第３図においてホス
ｉ・側に１６ビノトマイクロコンピユータ、ローカル側
に４ビソトマイクロコンピプ、−夕を接続した場合の動
作を説明する。ホスト側からのデータ送信時は、まず最
初にホスト側からＰＲＯにデータを書き込むことでロー
カル側（内部）からは書き込みが禁止状態となる。順次
ホスト側はＰＲＩから書き込んでいき、最後のＰＲＩ５
を書き込んだ時点でローカル側は、ホスト側に書き込み
終了信号を送信しかつ内部には、割り込みが発生し割り
込みルーチンへと遷移する。割り込みルーチン内では、
図５に示すプログラムエリア内でメインルーチン時禁止
となっているＰＲＯ〜ＰＲ１５のアドレスヘジャンプさ
せＰＲＯから順次、命令を取り込みプログラムを実行す
る。ローカル側からのデータ送信時は、図４に示すレジ
スタメモリマツプで○Ｏ０番地となっているレジスタに
ローカル側からデータを書き込むことでホスト側（外部
）からは書き込み禁止状態となる。順次ローカル側は０
１８番地から書き込んでいき最後の３ＦＭ番地を書き込
んだ時点でロカル側はホスト側に書き込み終了信号を送
信する。ホスト側は終了信号を受信することによってロ
ーカル側のレジスタをリート、ライト可能となる。尚、
メインルーチン内では００Ｈ〜３Ｆ□アドレスのレジス
タは汎用レジスタとして使用できる。
以上説明したように、この発明は４ビットマイクロコン
ピユータを高機能な１６ビットマイクロコンピユータ、
８ビットマイクロコンピユータとパラレルインターフェ
ースが可能なことから多機能システムを構成するのに効
果的である。
ピユータを高機能な１６ビットマイクロコンピユータ、
８ビットマイクロコンピユータとパラレルインターフェ
ースが可能なことから多機能システムを構成するのに効
果的である。
第１図は本発明のパラレルインターフェース回路の応用
例を示す図、第２図は従来のデュアルポートＲＡＭのブ
ロック図、第３図は本発明のパラレルインターフェース
回路の一実施例を示す図、第４図及び第５図はそれぞれ
第３図の動作を説明するためのレジスタメモリマツプお
よびプログラムエリアを示す図である。 １・・・ホストＣＰＵ ２・・・ローカルＣＰＵ ３・・・１６ビット長レジスタ部 ４・・・ポート部 以 −ト
例を示す図、第２図は従来のデュアルポートＲＡＭのブ
ロック図、第３図は本発明のパラレルインターフェース
回路の一実施例を示す図、第４図及び第５図はそれぞれ
第３図の動作を説明するためのレジスタメモリマツプお
よびプログラムエリアを示す図である。 １・・・ホストＣＰＵ ２・・・ローカルＣＰＵ ３・・・１６ビット長レジスタ部 ４・・・ポート部 以 −ト
Claims (1)
- ４ビットマイクロコンピュータに接続され、入出力ポー
ト兼用のアドレスバス・データバスおよび１６ビット長
レジスタ群からなるパラレルインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178816A JPH0342757A (ja) | 1989-07-10 | 1989-07-10 | パラレルインターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178816A JPH0342757A (ja) | 1989-07-10 | 1989-07-10 | パラレルインターフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0342757A true JPH0342757A (ja) | 1991-02-22 |
Family
ID=16055163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1178816A Pending JPH0342757A (ja) | 1989-07-10 | 1989-07-10 | パラレルインターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0342757A (ja) |
-
1989
- 1989-07-10 JP JP1178816A patent/JPH0342757A/ja active Pending
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