JPH0342736A - Fault simulation method - Google Patents
Fault simulation methodInfo
- Publication number
- JPH0342736A JPH0342736A JP1179243A JP17924389A JPH0342736A JP H0342736 A JPH0342736 A JP H0342736A JP 1179243 A JP1179243 A JP 1179243A JP 17924389 A JP17924389 A JP 17924389A JP H0342736 A JPH0342736 A JP H0342736A
- Authority
- JP
- Japan
- Prior art keywords
- fault
- simulation
- faults
- detected
- signal lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004088 simulation Methods 0.000 title claims abstract description 29
- 238000000034 method Methods 0.000 title claims description 10
- 238000012360 testing method Methods 0.000 abstract description 14
- 238000004364 calculation method Methods 0.000 abstract description 9
- 238000001514 detection method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路の故障シミュレーショに関する。[Detailed description of the invention] [Industrial application field] The present invention relates to failure simulation of logic circuits.
論理回路をテストする為のテストパターンに関し、その
品質を評価し、またテストパターンの設計を行なう為に
故障シミュレーションが用いられる。Fault simulation is used to evaluate the quality of test patterns for testing logic circuits and to design test patterns.
これは、論理回路中の信号線が特定の論理値に縮退する
故障を仮定し、そのような故障のうちどれだけの割合の
故障が与えられた入力パターンにより検出されるが及び
与えられた入力パターンにより検出されないのはどの信
号線のどの論理値への縮退故障であるかをシミュレーシ
ョンにより求めるものである。This assumes a fault in which a signal line in a logic circuit degenerates to a specific logic value, and determines what percentage of such faults will be detected by a given input pattern and A simulation is used to determine which signal lines and which logic values are stuck-at faults that are not detected based on the pattern.
故障シミュレーションは、製造された論理回路の不良を
検出するのに適したテストパターンを作成するうえで、
極めて重要なものであるが、一般に論理シミュレーショ
ン等と比較しても膨大な計算時間を要し、実行するのに
大きなコストを必要とする作業になっており、計算時間
を短縮する手法が望まれている。Fault simulation is useful in creating test patterns suitable for detecting defects in manufactured logic circuits.
Although it is extremely important, it generally takes a huge amount of calculation time and costs a lot of money to execute, even compared to logical simulations, etc., so a method to shorten the calculation time is desired. ing.
最も広く用いられており、例えば樹下行三他著rVLS
Iの設計■・論理とテスト」岩波書店1985年出版
の249頁から254頁に記述されている。Most widely used, for example rVLS by Yukizo Kishita et al.
It is described on pages 249 to 254 of ``Design of I - Logic and Test'' published by Iwanami Shoten in 1985.
同時故障シミュレーション法を第3図を用いて説明する
。The simultaneous failure simulation method will be explained using FIG.
シミュレーションの始めである1に於ては対象とする全
故障が未検出故障である。At step 1, which is the beginning of the simulation, all target faults are undetected faults.
次にテストパターンを順に入力してシミュレーションを
行なう。Next, test patterns are input in order to perform a simulation.
1パターンについてのシミュレーション2に於ては、そ
れまで入力したパターンにより検出されていない未検出
故障を対象とし、それらの故障が存在した時の論理回路
の出力端子で観測される値を求め、それが故障の無い回
路の値と異なるものをそのパターンにより検出された故
障として3で゛未検出故障から取り除く。In simulation 2 for one pattern, the targets are undetected faults that have not been detected by the input patterns so far, and the values observed at the output terminal of the logic circuit when those faults exist are determined. If the value differs from the value of a fault-free circuit, it is treated as a fault detected by that pattern and removed from the undetected faults in step 3.
第3図で示す方法では、結局最後まで検出されない故障
は全入力パターンで評価されることになり、全計算時間
のうちのがなりの部分がその評価に費やされる事になる
。In the method shown in FIG. 3, faults that are not detected until the end are evaluated using all input patterns, and a considerable portion of the total calculation time is spent on the evaluation.
従って、最後まで検出されない故障を事前に対象の故障
から除いておくことにより、全体の計算時間の短縮をす
ることができる。Therefore, by removing in advance faults that are not detected until the end from the target faults, the overall calculation time can be shortened.
従来は、このように事前に除いておく故障として回路の
構造上どのような入力パターンによっても検出できない
故障、いわゆる冗長故障が対象とされている。Conventionally, such faults to be eliminated in advance have been targeted at faults that cannot be detected by any input pattern due to the structure of the circuit, so-called redundant faults.
しかしながら上述のような冗長故障は、全てを回路の構
造から求めようとするのは困難であり、実際には簡単に
発見できるもののみを事前削除の対象としている。However, it is difficult to determine all redundant faults as described above from the circuit structure, and in reality, only those that can be easily discovered are targeted for advance deletion.
しかも、一般には最後まで検出できない故障は冗長故障
だけではなく、テストパターンの不充分さに基くものも
多い。Furthermore, in general, failures that cannot be detected until the end are not only redundant failures, but are also often due to insufficient test patterns.
従って、従来の方法では最後まで検出できない故障の事
前削除は充分な効果をあげておらす、故障シミュレーシ
ョンの高速化に対応できてはいない。Therefore, although conventional methods are sufficiently effective in eliminating faults that cannot be detected until the end, they cannot cope with the speeding up of fault simulation.
本発明の故障シミュレーション方法は、論理回路に対し
て行なう入力パターンを用いた故障シミュレーションに
於て、前記入力パターンにより前記論理回路の論理シミ
ュレーションを行ない特定の論理値しかとらない信号線
を検出し、前記信号線の前記論理値への縮退故障を予め
シミュレーションの対象から取り除いて構成されている
。The fault simulation method of the present invention includes, in a fault simulation using an input pattern performed on a logic circuit, performing a logic simulation of the logic circuit using the input pattern and detecting a signal line that takes only a specific logic value; The configuration is such that the stuck-at fault of the signal line to the logical value is removed from the simulation target in advance.
次に本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一実施例を示すフローチャートである
。FIG. 1 is a flowchart showing one embodiment of the present invention.
11でまず対象回路の対象テストパターンによる論理シ
ミュレーションを実行する。In step 11, logic simulation is first performed using the target test pattern of the target circuit.
その結果特定の論理値しかとらない信号線を検出する。As a result, signal lines that take only a specific logical value are detected.
ある信号線のある論理値Xへの縮退故障を検出するため
には故障のない正常回路に於てその信号線をXでない論
理値にするテストパターンを入力する事が必要である。In order to detect a stuck-at fault in a certain signal line to a certain logic value X, it is necessary to input a test pattern that causes the signal line to have a logic value other than X in a normal circuit without any faults.
従って、上述の特定の論理値かとらない信号線に於ては
、その特定の論理値への縮退故障は検出不可能である。Therefore, in a signal line that does not take the above-mentioned specific logic value, a stuck-at fault to that specific logic value cannot be detected.
この為12で、そのような検出不可能な故障を事前発見
未検出故障として対象とする全故障から取り除く。For this reason, in step 12, such undetectable faults are removed from all target faults as previously discovered undetected faults.
以降は、2.3と第3図の従来例と同じ手続きを実行し
、全パターンについて終了した後、未検出故障に12で
取り除いておいた事前発見未検出故障を13で加え、最
終的な未検出故障とする。After that, the same procedure as in the conventional example shown in 2.3 and Figure 3 is executed, and after completing all patterns, the pre-discovered undetected faults removed in step 12 are added to the undetected faults in step 13, and the final result is calculated. It is treated as an undetected failure.
一般に論理シミュレーションは故障シミュレーションに
加えてはるかに高速である。Logic simulation is generally much faster than fault simulation.
従って、第1図の方法によると論理シミュレーションを
1同案行することで、故障シミュレーションの計算時間
のうちの多くを費やす未検出故障の一部を事前に取り除
くことができ、全体の計算時間を短縮することができる
。Therefore, according to the method shown in Figure 1, by running one logical simulation at the same time, it is possible to eliminate in advance a portion of the undetected faults that consume much of the calculation time of the fault simulation, reducing the overall calculation time. Can be shortened.
更に具体的な本発明に用いる回路図を第2図を用いて説
明する。A more specific circuit diagram used in the present invention will be explained with reference to FIG.
第2図はオアゲート31とアンドゲート32よりなる論
理回路の回路図である。FIG. 2 is a circuit diagram of a logic circuit consisting of an OR gate 31 and an AND gate 32.
入力端子33,34.35にテストパターンを入力し、
出力端子36で観測される信号値により故障の有無を調
べる。Input the test pattern to input terminals 33, 34 and 35,
The presence or absence of a failure is checked based on the signal value observed at the output terminal 36.
a、b、c、d、eは信号線である。a, b, c, d, and e are signal lines.
説明の便宜上論理値としては0と1の2値のみとし、回
路上には1つの縮退故障のみがある場合を考える。For convenience of explanation, only two logical values, 0 and 1, are used, and a case will be considered in which there is only one stuck-at fault on the circuit.
また、信号線ρの論理値Vへの縮退故障をg/■と書く
ことにする。Further, the stuck-at fault of the signal line ρ to the logical value V will be written as g/■.
第2図の回路については5本の信号線かあるので計10
個の故障が存在し得る。Regarding the circuit in Figure 2, there are 5 signal lines, so 10 in total.
There may be several failures.
このうち、c / 0 、 d / O、e / O及
びa / 1、b/1.d/1は各々互いに区別するこ
とは不可能な等価故障であり、3つで1まとまりの故障
と考える。Among these, c/0, d/O, e/O and a/1, b/1. d/1 are equivalent faults that cannot be distinguished from each other, and the three are considered to be one set of faults.
従って、対象となる故障は、alo、blo。Therefore, the target failures are alo and blo.
C/1.C/1.(clo、dlo、elo)。C/1. C/1. (clo, dlo, elo).
(C/1.b/1.d/1)の計6種の故障である。There are a total of six types of failures (C/1.b/1.d/1).
第2図に示す回路に第1表に示す6パターンからなるテ
ストパターンを入力することを考える。Consider inputting test patterns consisting of six patterns shown in Table 1 to the circuit shown in FIG.
第1パターンによりC/1.C/1が、第2パターンに
よりb / 0 、 (c / O、d / 0 、
elo)が第3パターンによりa / Oが検出され
、全6パターンを入力した結果(C/1.b/1゜d/
1)のT種の故障のみ未検出故障となる。C/1 according to the first pattern. C/1 becomes b/0, (c/O, d/0,
elo) is detected by the third pattern, and as a result of inputting all 6 patterns (C/1.b/1°d/
Only type T failures in 1) are undetected failures.
本発明を第2図の回路と第1表のテストパターンに適用
する。The present invention is applied to the circuit of FIG. 2 and the test pattern of Table 1.
第1表
論理シミュレーションにより、信号線dは論理値1のみ
しかとらない事が分るので、故障(C/1、b/1.d
/1)は事前に取り除いておくことができる。The logic simulation in Table 1 shows that the signal line d takes only a logical value of 1, so the failure (C/1, b/1.d
/1) can be removed in advance.
この結果、全6パターンの各パターンについてこの故障
に対する評価を省略できる。As a result, evaluation of this failure for each of the six patterns can be omitted.
本例の場合、パターン1から3までの3パターンで他の
故障は全て検出されるので、パターン4〜6の3パター
ンでの評価はしなくで良いことになり、計算時間の大幅
な短縮がはかれる。In this example, all other faults are detected using patterns 1 to 3, so there is no need to evaluate patterns 4 to 6, which significantly reduces calculation time. It is measured.
以上説明したように本発明によれは、故障シミュレーシ
ョンの実行に際し、未検出故障の一部を事前に取り除い
ておくことにより、計算時間を大幅に短縮できる効果が
ある。As described above, the present invention has the effect of significantly shortening calculation time by removing a portion of undetected faults in advance when performing fault simulation.
第1図及び第2図は本発明の一実施例を説明するための
フローチャート及び回路図、第3図は従来の故障シミュ
レーション方法の一例を説明するためのフローチャート
である。
1.2,3,11,12.13・・・手続き、31・・
・オアゲート、32・・・アンドゲート、33.343
5・・・入力端子、36・・・出力端子。1 and 2 are a flowchart and a circuit diagram for explaining an embodiment of the present invention, and FIG. 3 is a flowchart for explaining an example of a conventional failure simulation method. 1.2,3,11,12.13...procedure, 31...
・Or gate, 32...and gate, 33.343
5...Input terminal, 36...Output terminal.
Claims (1)
ュレーションに於て、前記入力パターンにより前記論理
回路の論理シミュレーションを行ない特定の論理値しか
とらない信号線を検出し、前記信号線の前記論理値への
縮退故障を予めシミュレーションの対象から取り除くこ
とを特徴とする故障シミュレーション方法。In a fault simulation using an input pattern performed on a logic circuit, a logic simulation of the logic circuit is performed using the input pattern, a signal line that takes only a specific logic value is detected, and a signal line that takes only a specific logic value is detected. A fault simulation method characterized in that a stuck-at fault is removed from a simulation target in advance.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1179243A JP2943161B2 (en) | 1989-07-11 | 1989-07-11 | Failure simulation method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1179243A JP2943161B2 (en) | 1989-07-11 | 1989-07-11 | Failure simulation method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0342736A true JPH0342736A (en) | 1991-02-22 |
JP2943161B2 JP2943161B2 (en) | 1999-08-30 |
Family
ID=16062440
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1179243A Expired - Lifetime JP2943161B2 (en) | 1989-07-11 | 1989-07-11 | Failure simulation method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2943161B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04264677A (en) * | 1991-02-20 | 1992-09-21 | Pfu Ltd | Fault simulation processing system |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60161571A (en) * | 1984-02-01 | 1985-08-23 | Hitachi Ltd | Failure simulation system |
JPH01144941A (en) * | 1987-11-30 | 1989-06-07 | Mehiko Shoji:Kk | Preparation of crab pilaf |
-
1989
- 1989-07-11 JP JP1179243A patent/JP2943161B2/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60161571A (en) * | 1984-02-01 | 1985-08-23 | Hitachi Ltd | Failure simulation system |
JPH01144941A (en) * | 1987-11-30 | 1989-06-07 | Mehiko Shoji:Kk | Preparation of crab pilaf |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04264677A (en) * | 1991-02-20 | 1992-09-21 | Pfu Ltd | Fault simulation processing system |
Also Published As
Publication number | Publication date |
---|---|
JP2943161B2 (en) | 1999-08-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH11149491A (en) | Fault detection rate evaluation method | |
JPH0342736A (en) | Fault simulation method | |
JPH01156680A (en) | Fault diagnosing method for logic circuit | |
JP2000304829A (en) | Semiconductor inspection method | |
JP2773148B2 (en) | Circuit design method for testability | |
JP2658857B2 (en) | Equivalent fault extraction method and device | |
JPH0526961A (en) | Method and apparatus for estimating defective part in lsi | |
JPH06138183A (en) | Method for creating test pattern for diagnosing lsi failure | |
JP2642265B2 (en) | Inspection method of test pattern of logic circuit | |
JPH06324117A (en) | Method and device for calculating failure detecting rate | |
JPH0210178A (en) | Logic circuit | |
JPH04335169A (en) | Conduction inspecting method of printed wiring board | |
Shimino | An efficient logical fault diagnosis for combinational circuits using stuck-at fault simulation | |
JPH02118475A (en) | Logic integrated circuit | |
JPS63231279A (en) | Estimating method for fault point of logic circuit | |
JPH06148292A (en) | Test circuit added device of semiconductor integrated circuit | |
JPH05341011A (en) | Test generating method | |
Garimella | Redundant Faults | |
JPH0271175A (en) | Method for troubleshooting logical circuit | |
JPS6375576A (en) | Fault detection system for integrated circuit | |
JPS6310244A (en) | Production of faulty dictionary | |
JPH03189768A (en) | Fault simulation system for logic lsi | |
JPH10170614A (en) | Checking device for effectiveness of function test pattern | |
JPS5998531A (en) | Large-scale integrated circuit | |
JPH0785129A (en) | Test pattern generating method |