JPH0341832A - Frame synchronism detection circuit - Google Patents
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- 238000001514 detection method Methods 0.000 title claims abstract description 97
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- 238000010586 diagram Methods 0.000 description 13
- 230000001360 synchronised effect Effects 0.000 description 11
- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、データ伝送装置におけるフレーム同期検出
回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a frame synchronization detection circuit in a data transmission device.
第１０図は、従来のフレーム同期検出回路を示すブロッ
ク図であシ、図において、１はフレームデータビット列
１１を並列に展開するシフトレジスタ、２は前記シフト
レジスタ１で展開されたフレームデータビット列と予め
同期パターン設定部３（通常は固定のパターン）に設定
されたデータとを比較し、一致あるいは不一致検出を行
う同期パターン比較回路、４は同期パターン比較回路２
の一致検出出力をＮ回連続して取込んだ時にフレームパ
ルス１８を出力する一致検出回路、５は同期パターン比
較回路２の不一致出力をＮ１回連続して取込んだときに
フレームパルス１８を直ちマスクし同期はずれ警報１９
を出力する不一致検出回路である。FIG. 10 is a block diagram showing a conventional frame synchronization detection circuit. In the figure, 1 is a shift register that expands the frame data bit string 11 in parallel, and 2 is the frame data bit string expanded by the shift register 1. 4 is a synchronization pattern comparison circuit that compares data set in advance in the synchronization pattern setting section 3 (usually a fixed pattern) and detects a match or mismatch; 4 is a synchronization pattern comparison circuit 2;
A coincidence detection circuit 5 outputs a frame pulse 18 when the coincidence detection output of the synchronization pattern comparison circuit 2 is captured N times consecutively. Mask out of sync alarm 19
This is a mismatch detection circuit that outputs
次に動作について説明する。まず、説明の都合上フレー
ム同期パターンはｒｌｌｏｌＪの４ビット列としこれを
１フレームとする。Next, the operation will be explained. First, for convenience of explanation, the frame synchronization pattern is assumed to be a 4-bit string of rllolJ, which constitutes one frame.
同期パターン設定部３はｒｌｌｏｌＪと予め設定されて
いるものとする。始めに同期引込み動作について説明す
る。（初期状態では、同期はずれ状態にある。）
フレームデータビット列１１はクロック１２によりフト
レジスタ１＋−に読込１れ並列信号を出力する。同期パ
ターン比較回路２はシフトレジスタの出力１３と同期パ
ターン設定部の出力１４とを常にビット比較し互いの信
号が一致した時に同期パターン比較回路２からフレーム
同期検出パルス１５を出力する。It is assumed that the synchronization pattern setting unit 3 is set to rllolJ in advance. First, the synchronous pull-in operation will be explained. (In the initial state, the frame data bit string 11 is out of synchronization.) The frame data bit string 11 is read into the foot register 1+- by the clock 12 and outputs a parallel signal. The synchronization pattern comparison circuit 2 constantly compares the bits of the output 13 of the shift register and the output 14 of the synchronization pattern setting section, and when the signals match each other, the synchronization pattern comparison circuit 2 outputs a frame synchronization detection pulse 15.
一致検出回路４はフレーム同期検出パルス１５を４ピク
ト間隔でＮ回連続して取込み不一致検出回路５に同期引
込み通知１６を行うと同時にフレームパルス１８を出力
する。The coincidence detection circuit 4 takes in the frame synchronization detection pulse 15 consecutively N times at an interval of four pictographs, sends a synchronization pull-in notification 16 to the mismatch detection circuit 5, and outputs the frame pulse 18 at the same time.
不一致検出回路５は同期引込み通知１６を受けると同期
はずれ警報１９を解除するとともに一致検出回路４に対
してフレームカウンタ自走指示１７を出力して一致検出
回路４が自走するように制御する。When the mismatch detection circuit 5 receives the synchronization pull-in notification 16, it cancels the out-of-synchronization alarm 19 and outputs a frame counter self-running instruction 17 to the coincidence detection circuit 4, thereby controlling the coincidence detection circuit 4 to run on its own.
以後、不一致検出回路５はフレームパルス１８とフレー
ム同期検出パルス１５を比較し不一致が発生する筐でこ
の状態を維持する。Thereafter, the mismatch detection circuit 5 compares the frame pulse 18 and the frame synchronization detection pulse 15, and maintains this state in cases where mismatch occurs.
次に、第３図のタイミング図を参照して同期はずれ検出
動作につｈて説明する。（第３図はこの発明の場合にも
共通に使用する。）図はＮ＝３の場合である。Next, the out-of-synchronization detection operation will be explained with reference to the timing diagram of FIG. (FIG. 3 is also commonly used in the case of this invention.) The figure shows the case where N=3.
初期状態にかいてはフレームビットデータ列１１が同期
状態にある。In the initial state, the frame bit data string 11 is in a synchronous state.
ここで、フレームビットデータ列１１中にｘｂが挿入さ
れるとフレーム同期検出パルス１５とフレームパルス１
８は一致しなくなる。不一致検出回路５／ｌ′ｉ４ビツ
ト間隔でＮ１回連続してフレーム同期検出パルス１５と
フレームパルス１８とが一致しないときに、同期はずれ
警報１９を出力するとともに７レームカウンタ自走指示
を解除する。Here, when xb is inserted into the frame bit data string 11, the frame synchronization detection pulse 15 and the frame pulse 1
8 will no longer match. Mismatch detection circuit 5/l'i When the frame synchronization detection pulse 15 and the frame pulse 18 do not match N1 times in succession at an interval of 4 bits, an out-of-synchronization alarm 19 is output and the 7-frame counter self-running instruction is canceled.
−数構出回路４は７レームカウンタ自走指示１７の解除
にようフレームパルス１８の出力を停止するとともに同
期引込み通知１６を解除し以後、フレーム同期検出パル
ス１５を４ビット間隔でＮ回連続して検出するまでこの
状態を維持する。- The number output circuit 4 stops outputting the frame pulse 18 in order to cancel the 7-frame counter self-running instruction 17, cancels the synchronization pull-in notification 16, and thereafter continuously outputs the frame synchronization detection pulse 15 N times at 4-bit intervals. This state is maintained until it is detected.
第４図にＮ′＝３の場合のタイミング図を示す。フレー
ムビットデータ列１１に誤シが生ずるとフレーム同期検
出パルス１５と７レームバルス１８とは一致しなくなる
ことがわかる。以後の動作は第３図の同期引込み動作と
同じである。FIG. 4 shows a timing diagram when N'=3. It can be seen that if an error occurs in the frame bit data string 11, the frame synchronization detection pulse 15 and the 7 frame pulse 18 will no longer match. The subsequent operation is the same as the synchronous pull-in operation shown in FIG.
従来のフレーム同期検出回路は、以上のように構成され
ているので、同期パターンの変更は同期パターン設定部
の内容をハードウェア的に変更することになり作業が面
倒であるなどの課題があった。Conventional frame synchronization detection circuits are configured as described above, so changing the synchronization pattern requires changing the contents of the synchronization pattern setting section hardware-wise, which poses problems such as cumbersome work. .
この発明は、上記のような課題を解消するためになされ
たもので、同期パターンを外部から容易に変更すること
ができるフレーム同期検出回路を得ることを目的とする
。The present invention was made to solve the above-mentioned problems, and an object of the present invention is to provide a frame synchronization detection circuit whose synchronization pattern can be easily changed from the outside.
この発明に係るフレーム同期検出回路はフレームデータ
ビット列を信号並列変換手段に取込んで並列の信号に変
換した後、ＲＯＭ 、あるいはＲＡＭからなる同期パタ
ーン検出手段に与える。そして、前記同期パターン検出
手段を経たフレーム同期信号を一致・不一致検出手段に
入力して一致検出によりフレームパルスを出力し、不一
致検出により警報出力するにしたものである。The frame synchronization detection circuit according to the present invention takes a frame data bit string into the signal parallel conversion means, converts it into a parallel signal, and then supplies it to the synchronization pattern detection means composed of ROM or RAM. The frame synchronization signal passed through the synchronization pattern detection means is input to the coincidence/mismatch detection means, and when a coincidence is detected, a frame pulse is outputted, and when a mismatch is detected, an alarm is output.
この発明における同期パターン検出手段としての同期パ
ターン検出用ＲＯＭ 、又はＲＡＭは容易に内容変更で
きるように構成したことにより同一のハードウェア上で
多様なフレーム同期に対応できるようになる。The synchronization pattern detecting ROM or RAM serving as the synchronization pattern detection means in the present invention is configured so that its contents can be easily changed, thereby making it possible to support various frame synchronizations on the same hardware.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
図中、第１０図と同一の部分は同一の符号をもって図示
した第１図において、２人は同期パターン検出手段とし
ての同期パターン検出用ＲＯＭ （リード・オンリー・
メモリ）である。In FIG. 1, the same parts as in FIG. 10 are shown with the same reference numerals. In FIG.
memory).
ここで、ＲＯＭは読出し専用記録手段として用いる。筐
た、−数構出回路４及び不一致検出回路５を総称して一
致・不一致検出手段と呼ぶ。Here, the ROM is used as a read-only recording means. The -number construction circuit 4 and the mismatch detection circuit 5 are collectively referred to as match/mismatch detection means.
次に動作について説明する。まず、ここでも説明の都合
上フレーム同期パターンはｒｌｌｏｌＪの４ビット列と
しこれを１フレームとする。Next, the operation will be explained. First, for convenience of explanation, the frame synchronization pattern is assumed to be a 4-bit string of rllolJ, which constitutes one frame.
第２図に同期パターン検出用ＲＯＭ ２ Ａのデータの
内容を示す。FIG. 2 shows the contents of data in the synchronization pattern detection ROM 2A.
始めに第３図を参照して同期引込み動作について説明す
る。図はＮ＝３の場合である。（初期状態では同期はず
れ状態にある。）
フレームデータビット列１１はクロック１２により信号
並列変換手段としてのシフトレジスタ１に読み込まれシ
フトレジスタの出力１３に並列展開される。シフトレジ
スタの出力１３は同期パターン検出用ＲＯＭ ２ Ａの
アドレス線に接続されて釦シシフトレジスタの出力１３
に展開されたビット列に対応したＲＯＭのアドレスに書
込まれているデータがフレーム同期検出パルス１５に出
力される。First, the synchronization pull-in operation will be explained with reference to FIG. The figure shows the case where N=3. (In the initial state, the frame data bit string 11 is out of synchronization.) The frame data bit string 11 is read into the shift register 1 as signal parallel conversion means by the clock 12, and is expanded in parallel to the output 13 of the shift register. The output 13 of the shift register is connected to the address line of the synchronous pattern detection ROM 2A, and the output 13 of the button shift register is
The data written in the ROM address corresponding to the bit string developed in is output as the frame synchronization detection pulse 15.
フレーム同期検出パルス１５は、第２図の「Ｄｏ」ニ相
当しｒｌｌｏｌ Ｊのパターンがシフトレジスタの出力
１３に現われた時のみ「１」になる信号である。The frame synchronization detection pulse 15 corresponds to "Do" in FIG. 2, and is a signal that becomes "1" only when the rllol J pattern appears at the output 13 of the shift register.
一致検出回路４はフレーム同期検出パルス１５を４ビッ
ト間隔でＮ回連続して取込むと不一致検出回路５に同期
引込み通知１６を行いフレームパルス１８を出力する。When the coincidence detection circuit 4 receives frame synchronization detection pulses 15 N times in succession at 4-bit intervals, it sends a synchronization pull-in notification 16 to the mismatch detection circuit 5 and outputs a frame pulse 18.
不一致検出回路５は同期引込み通知１６を受けると同期
はずれ警報１９を解除するとともに一致検出回路４に７
レームカウンタ自走指示１７を出力し、−散積出回路４
が自走するように制御する。When the mismatch detection circuit 5 receives the synchronization pull-in notification 16, it cancels the out-of-synchronization alarm 19 and sends a signal to the coincidence detection circuit 4.
outputs frame counter self-running instruction 17, -scattering product output circuit 4
control so that it runs on its own.
以後不一致検出回路５はフレームパルス１８とフレーム
同期検出パルス１５とを比較し不一致が発生する筐でこ
の状態を持続する。Thereafter, the mismatch detection circuit 5 compares the frame pulse 18 and the frame synchronization detection pulse 15, and maintains this state in cases where mismatch occurs.
次に第４図を参照し同期はずれ検出動作について説明す
る。図はＮ′＝３の場合である。（初期状態は同期状態
にある。）
フレームデータビット列１１中に誤シが挿入された場合
、同期フレーム検出パルス１５とフレームパルス１Ｂは
一致しなくなる。不一致検出回路５は４ビット間隔でＮ
′回連続してフレーム同期検出パルス１５．！：７レー
ムパルス１８が一致シなイトきには同期はずれ警報１９
を出力するとともに７レームカウンタ自走指示１７を解
除する。Next, the out-of-synchronization detection operation will be explained with reference to FIG. The figure shows the case where N'=3. (The initial state is a synchronous state.) If an error is inserted into the frame data bit string 11, the synchronous frame detection pulse 15 and the frame pulse 1B will no longer match. The mismatch detection circuit 5 detects N at 4-bit intervals.
Frame synchronization detection pulse 15.' times consecutively. ! : Out of synchronization alarm 19 when 7 frame pulses 18 do not match.
At the same time, the 7 frame counter self-running instruction 17 is canceled.
−散積出回路４はフレームカウンタ自走指示１１の解除
により７レームパルス１８の出力を停止するとともに同
期引込み通知１６を解除し、以後フレーム同期検出パル
ス１５を４ビット間隔でＮ回連続して検出するまでこの
状態を持続する。- The scatter output circuit 4 stops outputting the 7-frame pulse 18 by canceling the frame counter free-running instruction 11 and cancels the synchronization pull-in notification 16, and thereafter detects the frame synchronization detection pulse 15 N times consecutively at 4-bit intervals. This state will continue until
以後の動作は同期引込み動作と同じである。The subsequent operation is the same as the synchronous pull-in operation.
なり１上記実施例では同期パターン検出回路にＲＯＭを
使用した例について説明したが、このＲＯＭの部分を書
込み読出し記録手段としてのＲＡＭ （ランダム・アク
セス・メモリ）とＲＡＭへの書込み回路を付加したもの
に変えてもよい。1 In the above embodiment, an example was explained in which a ROM was used for the synchronization pattern detection circuit, but this ROM section is added to a RAM (random access memory) as a reading/recording means and a circuit for writing to the RAM. You may change it to
この場合の回路構成を第５図に示す。The circuit configuration in this case is shown in FIG.
第５図にかいて、２Ｂは同期パターン検出用ＲＡＭ １
６．７．８は順に、シフトレジスタ出力バッファゲー）
、ＣＰＵアドレスバスバッフアゲ−）、ＣＰＵデータバ
スバッファゲートである。In Fig. 5, 2B is RAM 1 for synchronization pattern detection.
6.7.8 are shift register output buffer games)
, CPU address bus buffer gate), and CPU data bus buffer gate.
次に動作について説明する。シフトレジスタ出力バッフ
ァゲート６．ｃＰＵアドレスバッファゲートＴ及びＣＰ
Ｕデータバスバッファゲート８は切替信号２１により夫
々のゲートが制御される。初期状態ではＲＡＭ ２ Ｂ
には有効なデータが書込まれていないものとする。従っ
て、切替信号２１をＣＰＵアドレスバスバッファ）ｙ’
−） ７ 、 ＣＰＵデータバスバッファゲート８の
有効側に切替えておきＣＰＵがらの指令により同期パタ
ーン検出用ＲＡＭ ２ Ｂに同期パターンデータを書込
む。Next, the operation will be explained. Shift register output buffer gate 6. cPU address buffer gate T and CP
Each of the U data bus buffer gates 8 is controlled by a switching signal 21. In the initial state, RAM 2B
It is assumed that no valid data has been written to. Therefore, the switching signal 21 is transferred to the CPU address bus buffer) y'
-) 7. Switch the CPU data bus buffer gate 8 to the valid side and write synchronization pattern data to the synchronization pattern detection RAM 2B according to a command from the CPU.
次に、切替信号２１をシフトレジスタ出力バッファゲー
ト６の有効側に切替えて、フレーム同期検出動作を開始
する。Next, the switching signal 21 is switched to the valid side of the shift register output buffer gate 6, and the frame synchronization detection operation is started.
以下の動作は、同期パターン検出用ＲＡＭ ２ ＢがＲ
ＯＭの場合と同じである。The following operation is performed when the synchronization pattern detection RAM 2B is
The same is true for OM.
途中で同期パターンを変更する場合には切替信号２１
ヲｃＰＵアドレスバスバッファケート７、ＣＰＵデータ
バスバッファゲート８の有効側に倒しＣＰＵからの出力
信号により同期パターン検出用ＲＡＭ２Ｂに新しい同期
パターンデータを書込むことにより実現する。When changing the synchronization pattern midway, use the switching signal 21.
This is achieved by setting the CPU address bus buffer gate 7 and CPU data bus buffer gate 8 to the valid side and writing new synchronization pattern data into the synchronization pattern detection RAM 2B using an output signal from the CPU.
又、上記実施例は同期検出方法としては基本的に従来例
と同じであるが第６図は考え方を変えた他の実施例であ
る。この例はＲＯＭの他のビットを使用し同期パターン
をどのビット位置からでも同期検出を開始できるように
することにより同期弓込みを早く行えるようにしたもの
である。Further, although the synchronization detection method in the above embodiment is basically the same as the conventional example, FIG. 6 shows another embodiment in which the concept is changed. In this example, other bits of the ROM are used to enable synchronization detection to be started from any bit position of the synchronization pattern, thereby making it possible to perform synchronization arching quickly.
図にかいて２人はＲＯＭ、 ４０は同期引込み検出み検
出回路４０．フレームパルス比較回路５０及ヒ自走フレ
ームパルスカウンタ９を総称して一致・不一致検出手段
と略称する。In the figure, two people are ROMs, and 40 is a synchronization pull-in detection circuit 40. The frame pulse comparison circuit 50 and the self-running frame pulse counter 9 are collectively referred to as coincidence/mismatch detection means.
次に動作について説明する。説明の都合上、フレーム同
期パターンはｒ １１０１ Ｊの４ビット列としこれを
１フレームとする。Next, the operation will be explained. For convenience of explanation, the frame synchronization pattern is assumed to be a 4-bit string r 1101 J, which constitutes one frame.
第７図に同期パターン検出用ＲＯＭ ２ Ａの内容を示
す。Ｎ＝３の場合のタイミング図を第８図に示す。FIG. 7 shows the contents of the synchronization pattern detection ROM 2A. A timing diagram in the case of N=3 is shown in FIG.
始めに、同期引込み動作について説明する。（初期状態
では同期はずれ状態にある。）
フレームデータビット列１１はクロック１２によりシフ
トレジスタ１に読込１れシフトレジスタの出力１３に並
列に展開される。シフトレジスタの出力１３は同期パタ
ーン検出用ＲＯＭ ２ Ａのアドレス線に接続されてお
シシフトレジスタの出力１３に展開されたピット列に対
応したＲＯＭのアドレスに書込まれたデータがフレーム
同期検出パルス１５゜２５に出力される。フレーム同期
検出パルス１５は第７図のｒ Ｄ ＯＪに相当し「１１
０１Ｊのパターンがシフトレジスタの出力１３に現われ
た時のみ「１」になる。First, the synchronous pull-in operation will be explained. (In the initial state, the frame data bit string 11 is out of synchronization.) The frame data bit string 11 is read into the shift register 1 by the clock 12 and expanded in parallel to the output 13 of the shift register. The output 13 of the shift register is connected to the address line of the ROM 2A for synchronization pattern detection, and the data written to the ROM address corresponding to the pit string expanded to the output 13 of the shift register is the frame synchronization detection pulse. Output at 15°25. The frame synchronization detection pulse 15 corresponds to rDOJ in FIG.
It becomes "1" only when the pattern 01J appears at the output 13 of the shift register.
フレーム同期検出パルス２５はｒｌｌｏｌ Ｊパターン
をビットシフトしたｒｌｏｌｌＪ、ｒＯｌｌｌＪ、ｒｌ
ｌｌＯＪの３状態でも「１」になる信号である。つ１シ
、フレーム同期検出パルス２５が「１」のときはフレー
ム同期していないことを示す。The frame synchronization detection pulse 25 is rlollJ, rOllJ, rl which is a bit-shifted rllol J pattern.
This is a signal that becomes "1" even in the three states of llOJ. First, when the frame synchronization detection pulse 25 is "1", it indicates that the frame is not synchronized.
同期引込み検出回路４０はフレーム同期検出パルス２５
が４ピツ）Ｎ回連続して「ｌ」であれば同期はずれ警報
１９を解除する。自走フレームパルスカウンタ９は同期
はずれ警報１９が解除されるまでの間フレーム同期検出
パルス１５のフレーム検出信号が「１」の時にカウンタ
がロードされカウンタの位相引込みを行っているが自走
７レームパルスカウンタ９の解除と同時に自走を始める
。このカウンタの自走出力はフレームパルス１８に出力
される。The synchronization pull-in detection circuit 40 receives the frame synchronization detection pulse 25
(4 bits) If it is "l" N times in a row, the out-of-synchronization alarm 19 is canceled. The free-running frame pulse counter 9 is loaded when the frame detection signal of the frame synchronization detection pulse 15 is "1" until the out-of-synchronization alarm 19 is released, and the phase of the counter is pulled in, but the free-running 7 frames Self-running starts at the same time as the pulse counter 9 is released. The free-running output of this counter is output as a frame pulse 18.
フレームパルス比較回路５０は同期はずれ警報１９が解
除された後（同期引込み後）フレーム同期検出パルス２
５にｒＯＪが現われるまでそのままの状態を維持する。After the out-of-synchronization alarm 19 is released (after synchronization pull-in), the frame pulse comparison circuit 50 outputs a frame synchronization detection pulse 2.
The state is maintained until rOJ appears at 5.
次に同期はずれ検出動作について説明する。第９図はＮ
′＝３の場合のタイミング図である。（初期状態では同
期状態にある。）
フレームデータビット列１１中に誤ジが挿入された場合
フレーム同期検出パルス２５は直ちに「０」になりフレ
ームパルス比較回路５０が起動される。Next, the out-of-synchronization detection operation will be explained. Figure 9 is N
FIG. 3 is a timing diagram when ′=3. (In the initial state, it is in a synchronized state.) When an error is inserted into the frame data bit string 11, the frame synchronization detection pulse 25 immediately becomes "0" and the frame pulse comparison circuit 50 is activated.
誤シのため７レ一ム同期検出パルス１５とフレームパル
ス１８は、一致しなくなる。フレームパルス比較回路５
０は４ビット間隔でＮ′回連続してフレーム同期検出パ
ルス１５とフレームパルス１８が一致しないとき、不一
致信号２６を出力する。Due to the error, the 7-frame synchronization detection pulse 15 and the frame pulse 18 no longer match. Frame pulse comparison circuit 5
0 outputs a mismatch signal 26 when the frame synchronization detection pulse 15 and the frame pulse 18 do not match N' times consecutively at 4-bit intervals.
同期引込み検出回路４０は不一致信号２６を受けると即
、同期はずれ警報１９を出力する。これにヨシフレーム
パルス１８はマスクさし自走フレームパルスカウンタ９
は自走を中止しフレーム同期検出パルス１５がカウンタ
のロードタイミングとして入力され、同期引込み検出回
路４０が再び同期引込みを行う１でこの１まの状態を持
続する。Upon receiving the mismatch signal 26, the synchronization pull-in detection circuit 40 outputs an out-of-synchronization alarm 19. In addition, the Yoshi frame pulse 18 is inserted into a mask and the self-running frame pulse counter 9
stops free-running, the frame synchronization detection pulse 15 is inputted as the load timing of the counter, and the synchronization pull-in detection circuit 40 maintains this state of 1 at 1 to perform synchronization pull-in again.
以後の動作は同期引込み動作と同じである。The subsequent operation is the same as the synchronous pull-in operation.
上記実施例では同期検出回路にＲＯＭを使用した回路構
成を示したがＲＯＭのかわ）にＲＡＭを使用し、ＲＡＭ
へ書込み回路を付加したものに変更しても良い。In the above embodiment, a circuit configuration in which a ROM is used for the synchronization detection circuit is shown, but a RAM is used instead of the ROM.
It may be changed to one with a write circuit added to it.
以上のようにこの発明によれば、フレーム同期を検出す
る同期パターン検出用の回路にＲＯＭ （又はＲＡＭ
）を使用しその格納されたデータの内容を外部から容易
に変更できるように構成したので、同一のハードウェア
構成で多様なフレーム同期に対応できて大変便利である
と共に、回路の共通化が図られる効果がある。As described above, according to the present invention, the synchronization pattern detection circuit for detecting frame synchronization includes ROM (or RAM).
), and the contents of the stored data can be easily changed from the outside, making it very convenient to be able to support a variety of frame synchronizations with the same hardware configuration, and also making it easier to use common circuits. It has the effect of
第１図は、この発明の一実施例によるフレーム同期検出
回路を示すブロック図、第２図はＲＯＭ内容の説明図、
第３図及び第４図はタイミング図、第５図は、この発明
の他の実施例によるフレーム同期検出回路を示すブロッ
ク図、第６図はこの発明の他の実施例によるフレーム同
期検出回路を示すブロック図、第７図はＲＯＭ内容の説
明図、第８図及び第９図はタイミング図、第１０図は従
来のフレーム同期検出回路を示すブロック図である。
図において、１はシフトレジスタ（信号並列変換手段）
、２人は同期パターン検出用ＲＯＭ （同期パターン検
出手段）、４は一致検出回路、５は不一致検出回路、４
０は同期引込み検出回路、５０はフレームパルス比較回
路、９は自走フレームパルスカウンタ、（４，５又は９
．４０．５０は一致・不一致検出手段）である。
なお、図中、同一符号は同一または相当部分を示す。FIG. 1 is a block diagram showing a frame synchronization detection circuit according to an embodiment of the present invention, FIG. 2 is an explanatory diagram of ROM contents,
3 and 4 are timing diagrams, FIG. 5 is a block diagram showing a frame synchronization detection circuit according to another embodiment of the invention, and FIG. 6 is a block diagram showing a frame synchronization detection circuit according to another embodiment of the invention. FIG. 7 is an explanatory diagram of ROM contents, FIGS. 8 and 9 are timing diagrams, and FIG. 10 is a block diagram showing a conventional frame synchronization detection circuit. In the figure, 1 is a shift register (signal parallel conversion means)
, 2 is a synchronization pattern detection ROM (synchronization pattern detection means), 4 is a coincidence detection circuit, 5 is a mismatch detection circuit, 4
0 is a synchronization pull-in detection circuit, 50 is a frame pulse comparison circuit, 9 is a free-running frame pulse counter, (4, 5 or 9
．． 40.50 is a match/mismatch detection means). In addition, in the figures, the same reference numerals indicate the same or corresponding parts.
Claims (1)
換する信号並列変換手段と、前記信号並列変換手段の出
力信号をアドレス線に入力しフレーム同期を検出する読
出し専用記録手段、あるいは書込み読出し記録手段から
構成される同期パターン検出手段と、前記同期パターン
検出手段から出力されたフレーム同期検出パルスよりフ
レーム同期の一致検出によりフレームパルスを出力する
か、あるいは不一致検出によりフレームパルスをマスク
して警報を出力する一致、不一致検出手段とを備えたフ
レーム同期検出回路。A signal parallel conversion means that takes in a signal of a frame data bit string and converts it into a parallel signal, and a read-only recording means that inputs the output signal of the signal parallel conversion means to an address line to detect frame synchronization, or a write/read recording means. and a frame synchronization detection pulse output from the synchronization pattern detection means, which outputs a frame pulse by detecting a coincidence of frame synchronization, or masks the frame pulse by detecting a mismatch and outputs an alarm. A frame synchronization detection circuit comprising coincidence and mismatch detection means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176438A JPH0341832A (en) | 1989-07-07 | 1989-07-07 | Frame synchronism detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176438A JPH0341832A (en) | 1989-07-07 | 1989-07-07 | Frame synchronism detection circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0341832A true JPH0341832A (en) | 1991-02-22 |
Family
ID=16013709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1176438A Pending JPH0341832A (en) | 1989-07-07 | 1989-07-07 | Frame synchronism detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0341832A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0727886A3 (en) * | 1995-02-07 | 1998-05-27 | WANDEL & GOLTERMANN TECHNOLOGIES INC. | Digital data sequence pattern filtering |
-
1989
- 1989-07-07 JP JP1176438A patent/JPH0341832A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0727886A3 (en) * | 1995-02-07 | 1998-05-27 | WANDEL & GOLTERMANN TECHNOLOGIES INC. | Digital data sequence pattern filtering |
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