JPH0282317A - Bias setting device for buffer memory - Google Patents

Abstract

PURPOSE:To set the phase difference between the write timing and the read timing so that it has always a maximum margin by setting the bias between the write timing and the read timing again at the time of starting the operation of a system. CONSTITUTION:A write control means 13 and a read control means 14 start the operation at the time of rise of the whole of the system, and output of a write control signal 15 and a read control signal 16 is started at independent timings. At this time, phase relations between respective output timings of the write control signal 15 and the read control signal 16 are not secured. The bias setting operation is performed at the time of system rise by a bias resetting means 17. Thus, the means 17 gives a maximum margin to the bias between output timings of the read control signal 16 and the write control signal 15, and the operation of a buffer memory means 10 is started in this state.

Description

【発明の詳細な説明】 〔概　　要〕 バッファメモリを用いた速度変換回路に係り、更に詳し
くはデータの書込みタイミングと読出しタイミング間の
バイアス設定方式に関し、システムの動作開始時及びそ
れ以外の任意のタイミングで、書込みタイミングと読出
しタイミングの間のバイアスの再設定を可能とし、これ
により書込みタイミングと読み出しタイミングの位相差
を常に最大余裕を有するように設定可能とすることを目
的とし、 書込みデータを記憶するバッファメモリ手段と、該手段
に書込み制御信号を与えて、第１のデータ転送クロック
に同期する書込みデータを前記バッファメモリ手段に書
き込む書込み制御手段と、前記バッファメモリ手段に読
出し制御信号を与えて、前記バッファメモリ手段に記憶
されている前記書込みデータを前記書込み動作とは独立
して第２のデータ転送クロックに同期する読出しデータ
として読み出す読出し制御手段と、バイアス設定時に、
前記読出し制御信号又は前記書込み制御信号のいずれか
一方に基づいて前記書込み制御手段における書込み制御
信号又は前記読出し制御手段における読出し制御信号の
いずれか一方の出力タイミングを制御して、該両信号間
のバイアスが最大余裕を有するように該バイアスの再設
定を行うバイアス再設定手段とを有するように構成する
。[Detailed Description of the Invention] [Summary] It relates to a speed conversion circuit using a buffer memory, and more specifically, to a bias setting method between data write timing and data read timing. The purpose of this method is to enable resetting the bias between the write timing and the read timing, and thereby to always set the phase difference between the write timing and the read timing so that there is a maximum margin. buffer memory means for applying a write control signal to the buffer memory means, write control means for writing write data to the buffer memory means in synchronization with a first data transfer clock, and a read control signal for applying a read control signal to the buffer memory means; , read control means for reading out the write data stored in the buffer memory means as read data that is synchronized with a second data transfer clock independently of the write operation, and when setting a bias;
The output timing of either the write control signal in the write control means or the read control signal in the read control means is controlled based on either the read control signal or the write control signal, and the timing between the two signals is controlled. and bias reset means for resetting the bias so that the bias has a maximum margin.

〔産業上の利用分野〕[Industrial application field]

本発明は、バッファメモリを用いた速度変換回路に係り
、更に詳しくはデータの書き込みタイミングと読み出し
タイミング間のバイアス設定装置に関する。The present invention relates to a speed conversion circuit using a buffer memory, and more particularly to a bias setting device between a data write timing and a data read timing.

〔従来の技術〕[Conventional technology]

ディジタル交換網において、回線側の通信データの転送
が１．５４４　ＭＨｚのクロックに同期して行われ、交
換機内では４．０９６　ＭＨｚのクロックに同期して行
われるような場合があり、この場合には、当然データ転
送速度が異なるため、両者の間で速度変換を行う必要が
ある。その他、様々なデータ通信の形態において、デー
タ転送の速度変換を行う必要性が高い場合が多い。In a digital switching network, there are cases where communication data transfer on the line side is synchronized to a 1.544 MHz clock, and inside the exchange is synchronized to a 4.096 MHz clock. Of course, the data transfer speeds are different, so it is necessary to perform speed conversion between the two. In addition, in various forms of data communication, it is often necessary to convert the speed of data transfer.

上記速度変換を行う装置として、メモリを速度変換用の
バッファとして用いたものがある。第４図に従来のバッ
ファメモリを用いた速度変換回路の構成を示す。エラス
ティックＲＡＭ　（ＥＳ、以下同じ）１は、ランダムア
クセスメモリである速度変換用のバッファメモリであり
、ライトリセット端子ＷＲに入力するライトリセット信
号ＷＲ＊によって、内部で先頭アドレスから自動的にア
ドレスを更新しながら、一定のデータ量の書込みデ−タ
２を順次書き込む。また、リードリセット端子ＲＲに人
力するリードリセット信号ＲＲ＊によって、内部で先頭
アドレスから自動的にアドレスを更新しながら、各アド
レスの内容を一定のデータ量の読出しデータ３として順
次読み出す。この場合、上記書き込み動作と読み出し動
作は、各々独立して行えるという特徴を有するメモリで
ある。As a device for performing the above-mentioned speed conversion, there is one that uses memory as a buffer for speed conversion. FIG. 4 shows the configuration of a speed conversion circuit using a conventional buffer memory. Elastic RAM (ES, same hereinafter) 1 is a buffer memory for speed conversion which is a random access memory, and the address is automatically changed internally from the first address by the write reset signal WR* input to the write reset terminal WR. While updating, a certain amount of write data 2 is sequentially written. Further, the contents of each address are sequentially read out as read data 3 of a fixed amount of data while automatically updating the addresses internally from the first address by a read reset signal RR* inputted to the read reset terminal RR. In this case, the memory is characterized in that the write operation and the read operation can be performed independently.

ここで、書込みデータ２は例えばディジタル交換網にお
ける回線側から入力する通信データであって、書込みク
ロック４に同期し、読出しデータ３は例えば交換機側に
出力される通信データであって上記書込みクロック４と
は異なる読出しクロック５に同期している。そして、Ｅ
ＳＩにより速度変換されることになる。Here, the write data 2 is, for example, communication data input from the line side in a digital switching network, and is synchronized with the write clock 4, and the read data 3 is communication data, for example, output to the exchange side, and is synchronized with the write clock 4. It is synchronized with a read clock 5 which is different from the read clock 5. And E
The speed will be converted by SI.

次に、ライトリセット信号ＷＲ＊は、セレクタ８の出力
であり、書込みポインタ制御部６から出力される２種類
のライトリセット信号ＷＲＩ＊又はライトリセット信号
ＷＲＩＩ＊が選択的に出力される。そして、書込みポイ
ンタ制御部６は前記書込めクロック４に同期して上記両
信号を出力する。Next, the write reset signal WR* is the output of the selector 8, and two types of write reset signal WRI* or write reset signal WRII* output from the write pointer control section 6 are selectively output. Then, the write pointer control section 6 outputs both of the above signals in synchronization with the write clock 4.

一方、リードリセット信号ＲＲ＊は、前記読出しクロッ
ク５に同期して動作する続出しポインタ制御部７から出
力される。On the other hand, the read reset signal RR* is output from the successive pointer control section 7 which operates in synchronization with the read clock 5.

オーバフロー／アンプフロー検出部９は、ライトリセッ
ト信号ＷＲ＊及びり−Ｆリセソｉ・信号ＲＲ＊の衝突状
態を監視する回路であり、衝突が検出された場合（パル
スがぶつかった場合）にリハイアス信号１０を介してセ
レクタ８を制御し、ライトリセット信号ＷＲ＊をライト
リセット信号ＷＲ■＊からライトリセラ１〜信号ＷＲＩ
Ｉ＊に切り替える。The overflow/amplifier flow detection unit 9 is a circuit that monitors the collision state of the write reset signal WR* and the RI-F reset signal RR*, and when a collision is detected (when pulses collide), a reheat signal is sent. 10 to control the selector 8 and convert the write reset signal WR* from the write reset signal WR■* to the write reseller 1 to signal WRI.
Switch to I*.

次に、上記従来例の動作を、第５図の動作タイミングチ
ャート図を用いて説明する。Next, the operation of the above conventional example will be explained using the operation timing chart of FIG.

まず、読出しポインタ制御部７から出力されるリードリ
セット信号ＲＲ＊は、第５図に示すように一定周期の負
論理パルスであり、読出しクロック５に同期している。First, the read reset signal RR* output from the read pointer control section 7 is a negative logic pulse with a constant period, as shown in FIG. 5, and is synchronized with the read clock 5.

これに対して、書込みポインタ制御部６から出力される
ライトリセット信号ＷＲＩ＊及びライトリセット信ＩＷ
ＲＩＩ＊は、やはり第５図に示すように一定周期の負論
理パルスで、書込みクロック４に同期しており、両者の
位相は半周期骨ずれている。そして、通常は第４図のオ
ーバフロー／アンプフロー検出部９からのリハイアス信
号１０がローレベルとなっており、第４図のセレクタ８
においては、ライトリセット信号ＷＲ＊としてライトリ
セラ１〜信号ＷＲＩ＊が選択されている。In contrast, the write reset signal WRI* and the write reset signal IW output from the write pointer control unit 6
As shown in FIG. 5, RII* is also a negative logic pulse with a constant period and is synchronized with the write clock 4, and the phases of the two are shifted by half a period. Normally, the rehearsing signal 10 from the overflow/amplifier flow detection section 9 shown in FIG. 4 is at a low level, and the selector 8 shown in FIG.
, write reseller 1 to signal WRI* are selected as write reset signal WR*.

そして、ライトリセット信号ＷＲ＊の負論理パルスによ
りＥＳＩに書き込まれた読出しデータ３は、リートリセ
ット信号ＲＲ＊の負論理パルスにより書込みデータ２と
して読み出される。この場合、読出しデータ３の書込み
タイミングは書込みクロック４に同期し、読出しデータ
３の読出しタイミングは読出しクロック５に同期して、
結局、ＥＳＩにより速度変換されることになる。Then, the read data 3 written to the ESI by the negative logic pulse of the write reset signal WR* is read out as the write data 2 by the negative logic pulse of the write reset signal RR*. In this case, the write timing of the read data 3 is synchronized with the write clock 4, and the read timing of the read data 3 is synchronized with the read clock 5.
Eventually, the speed will be converted by ESI.

上記動作で、システム全体の電源立ち上げ時は、書込み
ポインタ制御部６と読出しポインタ制御部７は各々独立
した書込みクロック４及び読出しクロック５によって制
御されるため、ライトリセット信号ＷＲ＊とリードリセ
ット信号ＲＲ＊の相互の位相関係は保障されない。従っ
て、第５図のライトリセット信号ＷＲ＊とリートリセッ
ト信号ＲＲ＊の位相差はシステム立ち上げ後にどのよう
な幅を有するのかわからない。ここで、位相差が第５図
の位相差τ直のように接近しすぎてほとんど０になって
しまうと、ライトリセラ１−信号ＷＲ＊とリート′リセ
ッＩ・信号ＲＲ＊が衝突を起こし、ＥＳｌに書き込まれ
たデータが破壊されてしまう。In the above operation, when powering up the entire system, the write pointer control section 6 and the read pointer control section 7 are controlled by the independent write clock 4 and read clock 5, respectively, so the write reset signal WR* and the read reset signal The mutual phase relationship of RR* is not guaranteed. Therefore, it is not known what width the phase difference between the write reset signal WR* and the read reset signal RR* shown in FIG. 5 will have after the system is started up. Here, if the phase difference becomes too close to almost 0 as shown in the phase difference τ in FIG. The data written to it will be destroyed.

また、位相差が完全にＯでなくても、書込みクロック４
は例えば回線データから抽出されたものを使用するため
、クロックの精度の間Ｂ（ジッタ）等により上記両信号
が衝突する場合もある。従って、システム全体のデータ
の信頼性を確保するために、上記衝突状態を回避する必
要がある。Also, even if the phase difference is not completely O, the write clock 4
For example, since the signal extracted from the line data is used, the above two signals may collide due to B (jitter) etc. due to the accuracy of the clock. Therefore, in order to ensure data reliability of the entire system, it is necessary to avoid the above collision state.

第４図のオーバフロー／アンプフロー検出部９ばそのよ
うな衝突状態を検出する。すなわち、第４図では省略し
であるが、ライトリセット信号ＷＲ＊とリードリセット
信号ＲＲ＊とを例えば特には図示しないオア回路に入力
させ、両信号が第５図のｔｌのタイミングで衝突して共
にローレベルとなり、上記オア回路の出力がハイレベル
からローレベルに立ち下がることにより、特には図示し
ない適当なりバイアス信号発生回路により、第４図のリ
ハイアス信号１０の論理が、第５図のｔ２のタイミング
でローレベルからハイレベルに反転する。The overflow/amplifier flow detection section 9 in FIG. 4 detects such a collision condition. That is, although it is omitted in FIG. 4, the write reset signal WR* and the read reset signal RR* are input to, for example, an OR circuit (not particularly shown), and the two signals collide at the timing tl in FIG. As both of them become low level and the output of the OR circuit falls from high level to low level, an appropriate bias signal generation circuit (not shown) changes the logic of the rehearsing signal 10 in FIG. 4 to t2 in FIG. It flips from low level to high level at the timing of .

上記のようにして衝突が検出されリハイアス信号１０の
論理が変化することにより、セレクタ８はライトリセッ
ト信号Ｗ］ｌ＊ではなくライトリセット信号ＷＲＩＩ＊
を選択し、以後ライトリセッ１へ信号ＷＲ＊は第５図の
ｔ３、ｔ４といったタイミングで負論理パルスを出力す
るようになる。これにより、ライトリセット信号ＷＲ＊
とリードリセント信号ＲＲ＊間のバイアスが再設定され
てその位相差が約手周期分ずれ、それ以降は、ライトリ
セット信号ＷＲ＊とリートリセット信号ＲＲ＊の衝突が
回避される。そして、この場合の第６図に示す位相差τ
２は最も大きい位相差となり、最大余裕を有することと
なって、第４図のシステム全体の動作の信頼性は最も高
くなる。それ以後、何らかの原因で衝突が発生する毎に
セレクタ８の選択が切り替わり、バイアスの再設定をし
て衝突回避の動作を行う。As a result of detecting a collision and changing the logic of the rehearsing signal 10 as described above, the selector 8 receives the write reset signal WRII* instead of the write reset signal W]l*.
After that, the signal WR* to the write reset 1 starts outputting negative logic pulses at timings such as t3 and t4 in FIG. As a result, the write reset signal WR*
The bias between the write reset signal WR* and the read recent signal RR* is reset, the phase difference thereof is shifted by about half a period, and from then on, collision between the write reset signal WR* and the read reset signal RR* is avoided. In this case, the phase difference τ shown in FIG.
2 is the largest phase difference and has the maximum margin, so that the reliability of the operation of the entire system in FIG. 4 is the highest. Thereafter, whenever a collision occurs for some reason, the selection of the selector 8 is switched, the bias is reset, and collision avoidance operation is performed.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかし、上記第４図の従来例においては、既に述べたよ
うに、システム全体の電源立ち上げ時には、ライトリセ
ラ）・信号ＷＲ＊及び基本リードリセット信号ＲＲ＊の
相互の位相関係は保障されておらず、システム運用中に
おいて、前記ライトリセット信号ＷＲ＊とリードリセッ
ト信号ＲＲ＊の衝突が発生し、その瞬間における入力デ
ータ３が破壊されてしまうという問題点を有している。However, in the conventional example shown in FIG. 4 above, as mentioned above, when powering up the entire system, the mutual phase relationship of the write reseller) signal WR* and the basic read reset signal RR* is not guaranteed. , there is a problem in that during system operation, a collision occurs between the write reset signal WR* and the read reset signal RR*, and the input data 3 at that moment is destroyed.

すなわち、第４図の従来例の場合、衝突発生前に、事前
にライ１〜リセット信号ＷＲ＊とり一ドリセット信号Ｒ
Ｒ＊間のバイアスの再設定を行うことはできない。従っ
て、たとえオーバフロー／アンプフロー検出部９を備え
ていたとしても、衝突がシステム運用中に発生ずるのは
好ましくなく、結果的にシステム全体の信頼性が十分な
ものといえなくなるという問題点を有している。That is, in the case of the conventional example shown in FIG.
It is not possible to reset the bias between R*. Therefore, even if the overflow/amplifier flow detection unit 9 is provided, it is undesirable for collisions to occur during system operation, and as a result, there is a problem that the reliability of the entire system cannot be said to be sufficient. are doing.

本発明は、システムの動作開始時及びそれ以外の任意の
タイミングで、書込みタイミングと読出しタイミングの
間のバイアスの再設定を可能とし、これにより書込みタ
イミングと読み出しタイミングの位相差を常に最大余裕
を有するように設定可能とすることを目的とする。The present invention makes it possible to reset the bias between the write timing and the read timing at the start of system operation and at any other timing, thereby ensuring that the phase difference between the write timing and the read timing always has a maximum margin. The purpose is to make it possible to set it as follows.

〔課題を解決するための手段〕[Means to solve the problem]

第１図は、本発明のブロック図である。 FIG. 1 is a block diagram of the present invention.

バッファメモリ手段１０は、書込みデータ１１を記憶す
る速度変換用のバッファメモリであり、例えば外部から
ライトリセット信号又はリードリセット信号の各パルス
列信号を入力することにより、内部で自動的にアドレス
を更新しながら書き込み動作及び読み出し動作を各々独
立したタイミング及び速度で行うエラスティックＲＡＭ
である。The buffer memory means 10 is a speed conversion buffer memory that stores the write data 11, and automatically updates the address internally by inputting each pulse train signal of a write reset signal or a read reset signal from the outside, for example. Elastic RAM that performs write and read operations at independent timing and speed.
It is.

書込み制御手段１３は、バッファメモリ手段１０に書込
み制御信号１５を与えて、第１のデータ転送クロックに
同期する書込みデータ１１を前記バッファメモリ手段１
０に書き込む手段であり、例えばバッファメモリ手段１
０が前記エラスティックＲＡＭの場合、該手段１０に、
前記第１のデータ転送クロックと共に、書込の制御信号
１５であるライトリセット信号を所定のパルス周期で与
える手段である。The write control means 13 provides a write control signal 15 to the buffer memory means 10 to write write data 11 in synchronization with the first data transfer clock to the buffer memory means 1.
0, for example, buffer memory means 1
When 0 is the elastic RAM, the means 10 includes:
This means provides a write reset signal, which is a write control signal 15, at a predetermined pulse period together with the first data transfer clock.

読出し制御手段１４は、バッファメモリ手段１０に読出
し制御信号１６を与えて、バッファメモリ手段１０に記
憶されている書込みデータ１１を前記書込み動作とは独
立して第２のデータ転送クロックに同期して読出しデー
タ１２として読み出す手段であり、例えばバッファメモ
リ手段１０が前記エラスティックＲＡＭの場合、該手段
１０に、前記第２のデータ転送クロックと共に、読出し
制御信号１６であるリードリセットパルス信号を所定の
パルス周期で与える手段として実現される。The read control means 14 applies a read control signal 16 to the buffer memory means 10 to write write data 11 stored in the buffer memory means 10 in synchronization with the second data transfer clock independently of the write operation. For example, when the buffer memory means 10 is the elastic RAM, a read reset pulse signal, which is the read control signal 16, is applied to the means 10 along with the second data transfer clock at a predetermined pulse rate. It is realized as a means of giving in cycles.

バイアス再設定手段１７は、バイアス設定時に読出し制
御信号１６又は書込み制御信号１５のいずれか一方に基
づいて書込み制御手段１３における書込み制御信号１５
又は前記読出し制御手段１４における読出し制御信号１
６のいずれか一方の出力タイミングを制御して、該両信
号間のバイアスが最大余裕を有するように該バイアスの
再設定を行う手段であり、第１図では例として読出し制
御信号１６に基づいて書込み制御手段１３における書込
み制御信号１５の出力タイミングを制御するようになっ
ている。なお、当然この逆の構成でもよい。そして同手
段は、例えば読出し制御信号１６であるリードリセット
パルス信号のパルスの出力タイミングから、前記第１の
データ転送クロックを基準として最大余裕バイアスに対
応する所定クロック数経過後に、書込み制御手段１３が
書込み制御信号１５であるライトリセットパルス信号を
出力するように制御する手段である。なお、同手段は、
システム立ち上げ時又はその他の任意のタイミングのバ
イアス設定時に動作し、バイアス設定時以外は、書込み
制御手段１３が上記バイアス再設定タイミングを基準に
自走し、第１のデータ転送クロックに同期して書込み制
御信号１５を出力する。The bias resetting means 17 controls the write control signal 15 in the write control means 13 based on either the read control signal 16 or the write control signal 15 when setting the bias.
or the read control signal 1 in the read control means 14
This means controls the output timing of either one of the signals 6 and resets the bias so that the bias between the two signals has a maximum margin, and in FIG. The output timing of the write control signal 15 in the write control means 13 is controlled. Note that, of course, the configuration may be reversed. The write control means 13 starts the write control means 13 after a predetermined number of clocks corresponding to the maximum margin bias has elapsed from the output timing of the read reset pulse signal, which is the read control signal 16, for example, based on the first data transfer clock. This is means for controlling to output a write reset pulse signal which is the write control signal 15. In addition, the same means:
It operates when the bias is set at system start-up or any other timing, and when the bias is not set, the write control means 13 runs by itself based on the bias resetting timing, and synchronizes with the first data transfer clock. A write control signal 15 is output.

〔作　　　用〕[For production]

上記手段において、第１図のシステム全体を立ち上げた
時点において、書込み制御手段１３及び読出し制御手段
１４が動作を開始し、書込み制御信号１５及び読出し制
御信号１６を独立したタイミングで出力を開始する。こ
のとき、書込み制御信号１５と読出し制御信号１６の各
出力タイミングの位相関係は保障されていない。In the above means, when the entire system shown in FIG. 1 is started up, the write control means 13 and the read control means 14 start operating and start outputting the write control signal 15 and the read control signal 16 at independent timings. . At this time, the phase relationship between the output timings of the write control signal 15 and the read control signal 16 is not guaranteed.

ここで、システム立ち上げ時に、バイアス再設定手段１
７にバイアス設定動作を行わせることにより、同手段１
７が、読出し制御信号１６と書込み制御信号１５の出力
タイミングのバイアス（位相差）に最大余裕をもたせた
状態でバッファメモリ手段１０の動作を開始させること
ができる。また、システム立ち上げ後のシステム運用時
の任意のタイミング、例えば書込みデータ１１が入力し
ていないときの定期点検時等において、上記と同様にバ
イアス再設定手段１７を動作させることにより、バイア
スの再設定を行える。Here, when starting up the system, bias resetting means 1
7 to perform the bias setting operation, the same means 1
7 can start the operation of the buffer memory means 10 in a state where the bias (phase difference) between the output timings of the read control signal 16 and the write control signal 15 has a maximum margin. In addition, the bias can be reset by operating the bias resetting means 17 in the same manner as described above at any timing during system operation after system startup, for example, during periodic inspection when the write data 11 has not been input. You can make settings.

〜１４ 〔実　　施　　例〕 以下、図面を参照しながら本発明の詳細な説明する。~14 〔Example〕 Hereinafter, the present invention will be described in detail with reference to the drawings.

第２図は、本実施例の構成図である。FIG. 2 is a configuration diagram of this embodiment.

まず第２図（ａ）で、エラスティックＲＡＭ（ＥＳ、以
下間し）１は、第４図の従来例と同様、ランダムアクセ
スメモリである速度変換用のパンツアメモリであり、ラ
イトリセット端子ＷＲに入力するライトリセット信号Ｗ
Ｒ＊によって、内部で先頭アドレスから自動的にアドレ
スを更新しながら、一定のデータ量の書込みデータ２を
順次書き込む。First, in FIG. 2(a), elastic RAM (ES, hereinafter) 1 is a panzer memory for speed conversion which is a random access memory, similar to the conventional example in FIG. 4, and a write reset terminal WR. Write reset signal W input to
By R*, a fixed amount of write data 2 is sequentially written while automatically updating the address internally from the first address.

また、リードリセット端子ＲＲに入力するり一ドリセッ
ト信号ＲＲ＊によって、内部で先頭アドレスから自動的
にアドレスを更新しながら、各アドレスの内容を一定の
データ量の読出しデータ３として順次読み出す。そして
、書込みデータ２は第４図の従来例と同様、書込みクロ
ック４に同期し、読出しデータ３は書込のクロック４と
は異なる読出しクロック５に同期している。そして、Ｅ
ＳＩにより速度変換されることになる。Further, the contents of each address are sequentially read out as read data 3 of a fixed amount of data while automatically updating the addresses internally from the first address by the read reset signal RR* inputted to the read reset terminal RR. The write data 2 is synchronized with a write clock 4 as in the conventional example shown in FIG. 4, and the read data 3 is synchronized with a read clock 5 different from the write clock 4. And E
The speed will be converted by SI.

次に、ライトリセット信号ＷＲ＊は、セレクタ２５の出
力であり、ケート回路２４及び２３を介して各々出ノｊ
される２種類のライトリセット信号ＷＲ−Ａ＊及びライ
トリセット信号ＷＲ−Ｂ＊が選択的に出力される。Next, the write reset signal WR* is the output of the selector 25, and is output through the gate circuits 24 and 23, respectively.
Two types of write reset signals WR-A* and write reset signal WR-B* are selectively output.

ゲート回路２４及び２３には、書込みクロック４に同期
して書込みフレームパルス発生部１８から出力される書
込みフレームパルスＷＦＰ＊が入力する。A write frame pulse WFP* output from the write frame pulse generator 18 in synchronization with the write clock 4 is input to the gate circuits 24 and 23 .

バイアス設定時書込みポインタ制御部１９は、書込めフ
レームパルスＷＦＰ＊、バイアス設定レジスタ２０から
のバイアス設定値２６及び読出しポインタ制御部７から
のリードリセット信号ＲＲ＊に従って動作し、ケート回
路２３の開閉制御を行うイネーブル信号ＥＮ−Ｂを出力
する。The bias setting write pointer control section 19 operates according to the write frame pulse WFP*, the bias setting value 26 from the bias setting register 20, and the read reset signal RR* from the read pointer control section 7, and controls the opening/closing of the gate circuit 23. It outputs an enable signal EN-B for performing this.

書込みポインタ制御部２１ば、書込みフレームパルスＷ
ＦＰ＊及びバッファ深さ設定レシスク２２からのバッフ
ァ深さ設定値２７に従って動作し、ゲート回路２４の開
閉制御を行うイネーブル信号ＥＮ−Ａを出力する。The write pointer control unit 21 outputs a write frame pulse W.
It operates according to FP* and the buffer depth setting value 27 from the buffer depth setting resistor 22, and outputs an enable signal EN-A for controlling the opening and closing of the gate circuit 24.

ノハイアス制御部２８は、システム立ち上げ時、ライｌ
−リセット信号ＷＲ＊とリードリセット信号ＲＲ＊の衝
突時又は所定の時間間隔でリハイアス信号ＲＢを出力し
、セレクタ２５を制御する。When starting up the system, the no-hias control unit 28 controls the
- Output the rehearsing signal RB when the reset signal WR* and the read reset signal RR* collide or at predetermined time intervals to control the selector 25.

一方、リードリセット信号ＲＲ＊は、読出しクロック５
に同期して動作する読出しポインタ制御部７から出力さ
れ、第４図の従来例と同じである。On the other hand, the read reset signal RR* is the read clock 5
This is outputted from the read pointer control section 7 which operates in synchronization with the above, and is the same as the conventional example shown in FIG.

次に、第２図（ｂ）は、バイアス設定時書込みポインタ
制御部１９及び書込みポインタ制御部２１の部分の詳細
な構成図である。Next, FIG. 2(b) is a detailed configuration diagram of the bias setting write pointer control section 19 and the write pointer control section 21. As shown in FIG.

バイアス設定時書込みポインタ制御部１９は、バイアス
カウンタ２９及び比較回路３０で構成され、バイアスカ
ウンタ２９ば、書込みフレームパルスＷＦＰ＊によって
カウントアツプされ、リードリセット信号ＲＲ＊により
リセットされる。バイアスカウンタ２９の出力であるカ
ランＩ・値３１は、比較回路３０においてバイアス設定
レジスタ２０（第２図（ａ））からのバッファ深さ設定
値２７とトし較され、一致したときにハイレヘルとなる
イネーブル信号ＥＮ−Ａを出力する６ 次に、書込みポインタ制御部２１は、バッファ深さカウ
ンタ３２及び比較回路３３で構成され、バッファ深さカ
ウンタ３２は、書込みフレームパルスＷ　Ｆ　Ｐ　＊に
よってカランＩ・アップされ、ライトリセット信号ＷＲ
＊によりリセットされる。バッファ深さカウンタ３２の
出力であるカウント値３４は、比較回路３３においてバ
ッファ深さ設定レジスタ２２（第２図（ａ））からのバ
ッファ深さ設定値２７と比較され、一致したときにハイ
レヘルとなるイネーブル信号ＥＮ−Ｂを出力する。The bias setting write pointer control unit 19 includes a bias counter 29 and a comparison circuit 30. The bias counter 29 is counted up by the write frame pulse WFP* and reset by the read reset signal RR*. The current value 31, which is the output of the bias counter 29, is compared with the buffer depth setting value 27 from the bias setting register 20 (FIG. 2(a)) in the comparator circuit 30, and when they match, it is determined as high level. Next, the write pointer control unit 21 is composed of a buffer depth counter 32 and a comparison circuit 33, and the buffer depth counter 32 outputs an enable signal EN-A of・Write reset signal WR
*Reset by *. The count value 34 which is the output of the buffer depth counter 32 is compared with the buffer depth setting value 27 from the buffer depth setting register 22 (FIG. 2(a)) in the comparator circuit 33, and when they match, it is determined as high level. The enable signal EN-B is output.

上記実施例の動作を、第３図の動作タイミングチャート
図を用いて説明する。The operation of the above embodiment will be explained using the operation timing chart of FIG.

まず、読出しポインタ制御部７から出力されるリードリ
セッ１へ信号ＲＲ＊は、第３図に示すように一定周期の
負論理パルスであり、読出しクロック５に同期している
。First, the read reset 1 signal RR* output from the read pointer control section 7 is a negative logic pulse with a constant period, as shown in FIG. 3, and is synchronized with the read clock 5.

一方、セレクタ２５から出力されるライトリセラＩ・信
号ＷＲ＊も、後述するように一定周期の負論理パルスで
あり、書込みクロック４に同期している。On the other hand, the write reseller I signal WR* output from the selector 25 is also a negative logic pulse with a constant period, as will be described later, and is synchronized with the write clock 4.

ここで、第２図（ａ）のＥＳＩに入力する書込みデータ
２は、フレームと呼ばれる書込みクロック４に同期した
時間単位で入力してくる。そして、書込みフレームパル
ス発生部１８は、書込みクロック４に同期して第３図に
示すような一定周期の書込みフレームパルスＷＦＰ＊を
発生し、通常は後述するようにこのパルスを基準として
７フレーム毎に、負論理パルスのライトリセット信号Ｗ
Ｒ＊が出力される。従って、ＥＳｌには７フレ一ム分ま
での書込めデータ２を一時記憶させることができる。こ
れに対して、リードリセット信号ＲＲ＊は、読出しクロ
ック５に同期しているため書込みフレームパルスＷＦＰ
＊には同期しないが、はぼ７フレームの一定間隔で負論
理パルスとしてＥＳｌに与えられることにより、ＥＳＩ
に記憶されてゆく書込みデータ２を、その書き込み動作
とは独立して追うように読出しデータ３として読み出し
ていく。これにより、データの速度変換がなされる。Here, the write data 2 input to the ESI in FIG. 2(a) is input in units of time synchronized with the write clock 4 called a frame. Then, the write frame pulse generator 18 generates a write frame pulse WFP* with a constant cycle as shown in FIG. , write reset signal W of negative logic pulse
R* is output. Therefore, the write data 2 for up to seven frames can be temporarily stored in the ES1. On the other hand, since the read reset signal RR* is synchronized with the read clock 5, the write frame pulse WFP
Although it is not synchronized with *, ESI is
The write data 2 stored in the memory is read out as read data 3 independently of the write operation. This performs speed conversion of data.

ここで、システム全体の電源立ち上げ時には、リハイア
ス信号ＲＢは始めはローレベルであり、セレクタ２５は
ライ１−リセット信号ＷＲ−Ａ＊を選択し、ライ１−リ
セット信号ＷＲ＊として出力している。そして、第２図
ｆａ）の書込みクロック４と読出しクロック５は一般に
同期していないため、第３図のライトリセット信号ＷＲ
＊の出力タイミング１．＋　とリードリセット信号ＲＲ
＊の出力タイミングｔ９の位相差τ１がどのくらいの幅
になるのか保障されない。この場合、位相差τ、が小さ
いと、ＥＳＩにおいてライ１−υセント信号ＷＲ＊とリ
ートリセット信号ＲＲ＊のパルスが衝突を起こし、内部
の動作が保障されずデータが破壊されてしまう６ そこで、本実施例では、システム立ち上げ時に、第２図
（ａ）のリハイアス制御部２８が、システムτｆち−Ｌ
げ直後のライトリセン１〜信号ＷＲ＊の立ち下がりタイ
ミングｔ１を検出した移・のタイミングｔ２において、
リハイアス信号ＲＢをハイレベルに立ち上げる。これに
より、セレクタ２５はライトリセット信号ＷＲ−Ｂ＊を
選択するモードになる。Here, when powering up the entire system, the requisite signal RB is initially at a low level, and the selector 25 selects the lie 1-reset signal WR-A* and outputs it as the lie 1-reset signal WR*. . Since the write clock 4 and the read clock 5 in FIG. 2fa) are generally not synchronized, the write reset signal WR in FIG.
* Output timing 1. + and read reset signal RR
The width of the phase difference τ1 at the output timing t9 of * is not guaranteed. In this case, if the phase difference τ is small, the pulses of the read 1-υ cent signal WR* and the read reset signal RR* will collide in the ESI, and the internal operation will not be guaranteed and the data will be destroyed6. In this embodiment, when the system is started up, the rehearsing control unit 28 of FIG. 2(a)
At the timing t2 of the transition when the falling timing t1 of the write resensing signal 1 to the signal WR* is detected immediately after the transition,
Raise the rehaus signal RB to high level. As a result, the selector 25 enters a mode in which the write reset signal WR-B* is selected.

上記動作と共心こ、バイアス設定時書込みポインタ制御
部１９において、リセット信号ＲＢが立ち上がった直後
のリードリセット信号ＲＲ＊の負論理パルスが立ち上が
るタイミングＬ、で、第２図（ｂ）のバイアスカウンタ
２９が第３図に示すように「０」にリセットされ、それ
以後、バイアスカウンタ２９は、第３図に示すように書
込みフレームパルスＷＦＰのｊＬ　８６　理パルスがハ
イレベルに戻る毎に「０」から順次カウントアツプする
。Concurrent with the above operation, in the bias setting write pointer control unit 19, at timing L when the negative logic pulse of the read reset signal RR* rises immediately after the reset signal RB rises, the bias counter of FIG. 2(b) 29 is reset to "0" as shown in FIG. 3, and thereafter, the bias counter 29 is reset to "0" every time the write frame pulse WFP returns to high level as shown in FIG. Count up sequentially from

ここで、第２図（ａ）のバイアス設定レジスタ２０には
、バイアス設定値２６として、数値「４」が設定されて
いる。従って、上記カウントアツプ動作により、第２図
（ｂ）のバイアスカウンタ２９からのカウント値３１が
「４ｊに等しくなった第３図のタイミングｔ４において
、比較回路３０が第３図に示すようにイネーブル信号Ｅ
Ｎ−Ｂをハイレベルに立ち上げる。そして、このハイレ
ベル状態は、カウント値３１が「５」になるタイミング
ｔ６までの１フレーム分続く。Here, a numerical value "4" is set as the bias setting value 26 in the bias setting register 20 of FIG. 2(a). Therefore, due to the above count up operation, at timing t4 in FIG. 3 when the count value 31 from the bias counter 29 in FIG. 2(b) becomes equal to 4j, the comparison circuit 30 is enabled as shown in FIG. Signal E
Raise N-B to a high level. This high level state continues for one frame until timing t6 when the count value 31 becomes "5".

従って、上記イネーブル信号ＥＮ−Ｂがハイレベルとな
っている間は、第２図（ａ）のゲート回ｗ！ｒ２３がオ
ンとなり、第３図のタイミングｔ５で出力される書込み
フレームパルスＷＦＰ＊が同図に示すようにライトリセ
ット 力され、更に、セレクタ２５を介してライトリセット信
号ＷＲ＊とじて出力される。Therefore, while the enable signal EN-B is at a high level, the gate circuit w! of FIG. 2(a) is active. r23 is turned on, and the write frame pulse WFP* output at timing t5 in FIG.

この状態で、上記ライトリセット信号ＷＲ＊が出力され
るタイミングＬ７は、リートリセット信号ＲＲ＊の出力
周期のほぼ中間になるため、そのタイミングｔ７と次に
リードリセット信号ＲＲ＊が出ツノされるタイミングＬ
９の位相差τ２は、最大の余裕を有するようになる７ 続いて、第２図（ａ）のリハイアス制御部２８が、」二
記タイミングｔ７てライトリセット信号ＷＲ＊の負論理
パルスを検出した後のタイミングｔ８において、リハイ
アス信号ＲＢを第３図に示すようにローレベルに立ち下
げる。これにより、セレクタ２５はライトリセット信号
ＷＲ−Ａ＊を選択するモードになる。In this state, the timing L7 at which the write reset signal WR* is outputted is approximately in the middle of the output cycle of the read reset signal RR*, so the timing L7 and the next timing at which the read reset signal RR* is outputted are interlocked. L
The phase difference τ2 of 9 has the maximum margin7.Next, the rehearsing control unit 28 in FIG. 2(a) detects a negative logic pulse of the write reset signal WR* at timing t7. At later timing t8, the rehiasing signal RB is lowered to a low level as shown in FIG. As a result, the selector 25 enters a mode in which the write reset signal WR-A* is selected.

従ってそれ以後は、書込みポインタ制御部２１の動作が
中心になる。すなわち、まず、第３図のライ１〜リセッ
１−信号ＷＲ＊が立ち上がるタイミングｔ７で、第２図
（ｂ）のバッファ深さカウンタ３２が第３図に示すよう
に「０」にリセットされ、それ以後、バッファ深さカウ
ンタ３２は、第３図に示すように書込みフレームパルス
ＷＦＰの負論理パルスがハイレベルに戻る毎に「０」か
らｌ１ｌＪ［次カウントアツプする。Therefore, from then on, the operation of the write pointer control section 21 will be the main focus. That is, first, at timing t7 when the RIE 1 to RESET 1 signal WR* in FIG. 3 rises, the buffer depth counter 32 in FIG. 2(b) is reset to "0" as shown in FIG. Thereafter, the buffer depth counter 32 increments from "0" to l1lJ[next] each time the negative logic pulse of the write frame pulse WFP returns to high level, as shown in FIG.

ここで、第２図（ａ）のバイアス設定レジスタ２０には
、バッファ深さ設定値２７として、数値「６」が設定さ
れている。従って、上記カラン１−アップ動作により、
第２図（ｂ）のバッファ深さカウンタ３２からのカラン
Ｉ・値３４が「６」に等しくなった第３回のタイミング
い０において、比較回路３３が第３図に示すようにイネ
ーブル信号ＥＮ−Ａをハイレベルに立ち」二げる。そし
て、このハイレベル状態は、カウント値３４が「６」か
ら「０」にクリアされるタイミングｔ６までの１フレー
ム分続く。すなわち、バッファ深さカウンタ３２ば７進
カウンタである。Here, a numerical value "6" is set as the buffer depth setting value 27 in the bias setting register 20 of FIG. 2(a). Therefore, by the above callan 1-up operation,
At the third timing 0 when the count I value 34 from the buffer depth counter 32 in FIG. - Raise A to a high level. This high level state continues for one frame from timing t6 when the count value 34 is cleared from "6" to "0". That is, the buffer depth counter 32 is a heptad counter.

従って、上記イネーブル信号ＥＮ−Ａがハイレベルとな
っている間は、第２図（ａ）のケート回路２４がオンと
なり、第３図のタイミングｔ１１で出力される書込みフ
レームパルスＷＦＰ＊が同図に示すようにライトリセッ
ト信号ＷＲ−Ａ＊とじて出力され、更に、セレクタ２５
を介してライトリセット信号ＷＲ＊として出力される。Therefore, while the enable signal EN-A is at a high level, the gate circuit 24 in FIG. 2(a) is turned on, and the write frame pulse WFP* output at timing t11 in FIG. The write reset signal WR-A* is output as shown in FIG.
The write reset signal WR* is output via the write reset signal WR*.

この状態で、」二記うイトリセット信号ＷＲ＊の負論理
パルスが出力されるタイミングｔ１４．は、その前にラ
イトリセット信号ＷＲ＊が出力されたタイミングＬ７か
ら７フレーム目である。そして、これ以後は、ライトリ
セット信号ＷＲ−Ａの負論理パルスが７フレーム毎に上
記と同様に出力され、ライトリセット信号ＷＲ＊となる
。In this state, the negative logic pulse of the reset signal WR* described in ``2'' is output at timing t14. is the seventh frame from timing L7 when the write reset signal WR* was outputted before that. Thereafter, the negative logic pulse of the write reset signal WR-A is outputted every seven frames in the same manner as described above, and becomes the write reset signal WR*.

以上説明したように、システム立ち上げ時においては、
始めだけ第２１Ｆ（ａ）のバイアス設定時書込みポイン
タ制御部１９が働いて、リードリセット信号ＲＲ＊の出
力タイミングの中間でライ１〜リセソＩ・信号ＷＲ−Ｂ
が出力されることて、ライトリセット信号ＷＲ＊とリー
ドリセット信号ＲＲ＊の位相差に最大余裕を与えること
ができ、それ以後は、書込みポインタ制御部２１が働い
て、書込みフレームパルスＷＦＰ＊に同期して７フレー
ム毎にライトリセット信号ＷＲ＊が出力され、リート。As explained above, when starting up the system,
Only at the beginning, the bias setting write pointer control unit 19 of No. 21F(a) operates, and the read reset signal WR-B is activated in the middle of the output timing of the read reset signal RR*.
is output, it is possible to give maximum margin to the phase difference between the write reset signal WR* and the read reset signal RR*, and from then on, the write pointer control unit 21 works to synchronize with the write frame pulse WFP*. Then, the write reset signal WR* is output every 7 frames, and the read is performed.

リセット信号ＲＲ＊との間でほぼ第３図の最大位相差τ
２を保ちながら動作させることができる。Approximately the maximum phase difference τ in Fig. 3 between the reset signal RR* and the reset signal RR*
It can be operated while maintaining 2.

ここで、第２図（ａ）の書込みクロック４は、読出しク
ロック５と同期していないため、書込みクロック４に基
づく書込みフレームパルスＷＦＰに同期して出力される
ライトリセット信号ＷＲ＊と、読出しクロック５に同期
して出力されるリードリセット信号ＲＲ＊との位相差が
最大位相差でなくなってきて、次第に小さくなる場合が
ある。この場合、第２図（ａ）のリハイアス制御部２８
がライトリセラ１〜信号ＷＲ＊とリードリセット信号Ｒ
Ｒ＊を監視しており、衝突が発生した場合（共にパルス
がぶつかって共にローレベルとなった場合）には、前記
と全く同様にして位相差すなわちバイアス値の再設定を
行うことにより、再び上記位相差を最大にすることがで
きる。Here, since the write clock 4 in FIG. 2(a) is not synchronized with the read clock 5, the write reset signal WR* output in synchronization with the write frame pulse WFP based on the write clock 4 and the read clock There are cases where the phase difference with the read reset signal RR* output in synchronization with the read reset signal RR* is no longer the maximum phase difference and gradually becomes smaller. In this case, the rehearsing control section 28 in FIG. 2(a)
are write reseller 1 to signal WR* and read reset signal R
R* is monitored, and if a collision occurs (pulses collide and both become low level), the phase difference, that is, the bias value, is reset in exactly the same way as above, and the signal is reset again. The above phase difference can be maximized.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、システム立ち上げ時に、バイアス再設
定手段にバイアス設定動作を行わせることにより、同手
段が、読出し制御信号と書込み制御信号の出力タイミン
グのバイアス（位相差）に最大余裕をもたせた状態でバ
ッファメモリ手段の動作を開始させることが可能となる
。According to the present invention, by causing the bias resetting means to perform the bias setting operation at the time of system startup, the same means can maximize the bias (phase difference) between the output timings of the read control signal and the write control signal. It becomes possible to start the operation of the buffer memory means in a state where

マタ、システム立ち上げ後のシステム運用時の任意のタ
イミング、例えば書込みデータが入力していないときの
定期点検時等において、上記と同様にバイアス再設定手
段を動作させることにより、バイアスの再設定を行うこ
とが可能となる。The bias can be reset by operating the bias reset means in the same way as above at any time during system operation after system startup, such as during periodic inspection when no write data has been input. It becomes possible to do so.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明のブロック図、 第２図（ａ）、（ｂ）は、本実施例の構成図、第３図は
、本実施例の動作タイミングチャート図、 第４図は、従来例の構成Ｖ、 第５図は、従来例の動作タイミングチャートロである。 １０・ １１・ ハ ラフアメモリ 書込みデータ、 読出しデータ、 書込み制御手段、 読出し制御手段、 ・・書込み制御信号、 ・・読出し制御手段、 ・・バイアス再設定手段。Fig. 1 is a block diagram of the present invention, Fig. 2 (a) and (b) are block diagrams of this embodiment, Fig. 3 is an operation timing chart of this embodiment, and Fig. 4 is a conventional EXAMPLE CONFIGURATION V FIG. 5 is an operation timing chart of a conventional example. 10. 11. Halahua memory write data, read data, write control means, read control means, ... write control signal, ... read control means, ... bias resetting means.

Claims (1)

【特許請求の範囲】 書込みデータ（１１）を記憶するバッファメモリ手段（
１０）と、 該手段（１０）に書込み制御信号（１５）を与えて、第
１のデータ転送クロックに同期する書込みデータ（１１
）を前記バッファメモリ手段（１０）に書き込む書込み
制御手段（１３）と、 前記バッファメモリ手段（１０）に読出し制御信号（１
６）を与えて、前記バッファメモリ手段（１０）に記憶
されている前記書込みデータ（１１）を前記書込み動作
とは独立して第２のデータ転送クロックに同期する読出
しデータ（１２）として読み出す読出し制御手段（１４
）と、 バイアス設定時に、前記読出し制御信号（１６）又は前
記書込み制御信号（１５）のいずれか一方に基づいて前
記書込み制御手段（１３）における書込み制御信号（１
５）又は前記読出し制御手段（１４）における読出し制
御信号（１６）のいずれか一方の出力タイミングを制御
して、該両信号間のバイアスが最大余裕を有するように
該バイアスの再設定を行うバイアス再設定手段（１７）
とを有することを特徴とするバッファメモリのバイアス
設定装置。[Claims] Buffer memory means (11) for storing write data (11)
10), and a write control signal (15) is given to the means (10) to write write data (11) in synchronization with the first data transfer clock.
) to the buffer memory means (10); and write control means (13) for writing a read control signal (1) to the buffer memory means (10).
6) reading out the write data (11) stored in the buffer memory means (10) as read data (12) that is synchronized with a second data transfer clock independently of the write operation; Control means (14
), and when setting the bias, the write control signal (1) in the write control means (13) is activated based on either the read control signal (16) or the write control signal (15).
5) Or a bias that controls the output timing of either one of the readout control signals (16) in the readout control means (14) and resets the bias so that the bias between the two signals has a maximum margin. Resetting means (17)
A bias setting device for a buffer memory, comprising: