JPH0338943A - 多重hdlc通信チヤネル受信装置を有する端末アダプタ - Google Patents
多重hdlc通信チヤネル受信装置を有する端末アダプタInfo
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- JPH0338943A JPH0338943A JP2170391A JP17039190A JPH0338943A JP H0338943 A JPH0338943 A JP H0338943A JP 2170391 A JP2170391 A JP 2170391A JP 17039190 A JP17039190 A JP 17039190A JP H0338943 A JPH0338943 A JP H0338943A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0061—Error detection codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/40—Network security protocols
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
- H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
- H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
- H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
- H04L69/324—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the data link layer [OSI layer 2], e.g. HDLC
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- Engineering & Computer Science (AREA)
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- Signal Processing (AREA)
- Computer Security & Cryptography (AREA)
- Communication Control (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は、複数のHDLC通信チャネル受信装置を有す
る遠隔通信ネットワーク用の端末アダプタ、特に制御ネ
ットワーク管理フレームを処理する端末アダプタに関す
る。
る遠隔通信ネットワーク用の端末アダプタ、特に制御ネ
ットワーク管理フレームを処理する端末アダプタに関す
る。
B、従来の技術
遠隔通信ネットワークは広く普及しており、したがって
多数の装置間で接続及び通信を行なうことができる。新
しい適用業務の08発、ならびに通信の必要性の増大で
、遠隔通信製品供給業者が、制御ネットワーク管理(C
NM)及びネ・ソトワークへの個々のアクセスの回数の
点で性能を高めることのできる製品を設計する必要が生
じてきた。
多数の装置間で接続及び通信を行なうことができる。新
しい適用業務の08発、ならびに通信の必要性の増大で
、遠隔通信製品供給業者が、制御ネットワーク管理(C
NM)及びネ・ソトワークへの個々のアクセスの回数の
点で性能を高めることのできる製品を設計する必要が生
じてきた。
一般に、制御ネットワーク管理は、遠隔通信ネットワー
ク、特にデータ・チャネルを介して伝送される、特殊な
CNMデータ・フレームを用いて行なわれる。こうした
特殊なCNMフレームは、遠隔通信装置器用のCNM制
御コマンドを通常のデータから区別できるようにするた
めに、特定のフォーマットを用いている。ハイレベル・
データ・リンク制御(HDLC)プロトコルや直列デー
タ・リンク制御(SDLC)プロトコルなどの同期プロ
トコルを使用している場合は、特定のHDLCフレーム
及び5DLCフレーム(以下ではHDLCフレームと呼
ぶ)を定義済みヘッダと一緒に使って、CNM機能を実
現することができる。
ク、特にデータ・チャネルを介して伝送される、特殊な
CNMデータ・フレームを用いて行なわれる。こうした
特殊なCNMフレームは、遠隔通信装置器用のCNM制
御コマンドを通常のデータから区別できるようにするた
めに、特定のフォーマットを用いている。ハイレベル・
データ・リンク制御(HDLC)プロトコルや直列デー
タ・リンク制御(SDLC)プロトコルなどの同期プロ
トコルを使用している場合は、特定のHDLCフレーム
及び5DLCフレーム(以下ではHDLCフレームと呼
ぶ)を定義済みヘッダと一緒に使って、CNM機能を実
現することができる。
しかし、遠隔通信ニーズの発展の結果、絶えず新しい遠
隔通信製品がネットワークに接続されるようになり、管
理すべきアクセスの数が絶えず増大してきている。たと
えば、進行しつつある電話網のディジタル化の過程で生
まれた統合サービス・ディジタル・ネットワーク(IS
DN)の概念に関していうと、顧客は大きな公共遠隔通
信サービスにアクセスできるようになる。第1図に、C
CITTによって定義された如きl5DN遠隔通信ネッ
トワークの全般的アーキテクチャを示す(CCI T
T Tone II racsicule IV、5
参照)。端末装置が端末アダプタ(TA)に接続され
ている。
隔通信製品がネットワークに接続されるようになり、管
理すべきアクセスの数が絶えず増大してきている。たと
えば、進行しつつある電話網のディジタル化の過程で生
まれた統合サービス・ディジタル・ネットワーク(IS
DN)の概念に関していうと、顧客は大きな公共遠隔通
信サービスにアクセスできるようになる。第1図に、C
CITTによって定義された如きl5DN遠隔通信ネッ
トワークの全般的アーキテクチャを示す(CCI T
T Tone II racsicule IV、5
参照)。端末装置が端末アダプタ(TA)に接続され
ている。
端末アダプタは、基本2B+Dインタフエースとマイク
ロプロセッサで制御される基本論理回路とからなり、3
本のチャネル上で、B1、B2で+164kbps1D
チャネルでは16 k b p sでデータを処理する
ことができる。
ロプロセッサで制御される基本論理回路とからなり、3
本のチャネル上で、B1、B2で+164kbps1D
チャネルでは16 k b p sでデータを処理する
ことができる。
l5DNネツトワークは、具体的には、ネ・ソトヮーク
に接続された2つの端末アダプタTA間でいくつかの通
信チャネルを使用できる可能性を与える。基本アクセス
・ポートは、最大3本までのデータ・チャネル(2B+
D)を提供し、1次アクセス・ポートは、最大30本ま
でのBチャネルと1本のDチャネルを提供する。あらゆ
るデータ通信チャネル上にCNM機能を設けるには、そ
れぞれが定められたチャネルに対するCNM機能をもた
らす基本的5DLC受信装置の数を増加させなければな
らず、そうするとそれに対応して不可避的に電子部品の
数も増え、製造コストが上昇する。
に接続された2つの端末アダプタTA間でいくつかの通
信チャネルを使用できる可能性を与える。基本アクセス
・ポートは、最大3本までのデータ・チャネル(2B+
D)を提供し、1次アクセス・ポートは、最大30本ま
でのBチャネルと1本のDチャネルを提供する。あらゆ
るデータ通信チャネル上にCNM機能を設けるには、そ
れぞれが定められたチャネルに対するCNM機能をもた
らす基本的5DLC受信装置の数を増加させなければな
らず、そうするとそれに対応して不可避的に電子部品の
数も増え、製造コストが上昇する。
したがって、各チャネルごとにCNM機能を実現しなが
ら、複数の通信チャネルを接続できる端末アダプタの必
要が生じてきた。より詳しく言うと、複数のHDLC通
信チャネルに接続されるように設計され、既存のすべて
の通信チャネル間で共用できるHDLC受信装置を含む
、装置が必要になってきた。
ら、複数の通信チャネルを接続できる端末アダプタの必
要が生じてきた。より詳しく言うと、複数のHDLC通
信チャネルに接続されるように設計され、既存のすべて
の通信チャネル間で共用できるHDLC受信装置を含む
、装置が必要になってきた。
C1発明が解決しようとする課題
本発明の一目的は、多数のHDLC通信チャネル間で共
用できる複数のHDLC受信装置を有する遠隔通信ネッ
トワーク用の端末アダプタを提供することにある。
用できる複数のHDLC受信装置を有する遠隔通信ネッ
トワーク用の端末アダプタを提供することにある。
本発明の他の目的は、特定の制御ネットワーク・フレー
ムを検出できる、複数のHDLC受信装置を有する端末
アダプタを提供することにある。
ムを検出できる、複数のHDLC受信装置を有する端末
アダプタを提供することにある。
01課題を解決するための手段
本発明の諸目的は、本発明の端末アダプタによって達成
される。この端末アダプタは、受信したHDLCCNM
フレームの妥当性を計算し検査するためのブロック検査
文字(BCC)計算器を含む、複数のHDLC通信チャ
ネル受信装置を有する。この端末アダプタはさらに、1
本のHDLC通信チャネル上でCNMフレーム中に含ま
れる特定のCNMヘッダの受信を検出する手段を含み、
また上記の検出に応じてBCC計算器を定められた状態
に初期設定する手段も含む。後者の状態は、上記の特定
のヘッダを計算した後のBCC計算器の状態に対応する
ものであり、それによりBCC計算器は、その特定のヘ
ッダ及びCNM制御コマンドを含めてCNMフレーム全
体の計算を完了することができる。
される。この端末アダプタは、受信したHDLCCNM
フレームの妥当性を計算し検査するためのブロック検査
文字(BCC)計算器を含む、複数のHDLC通信チャ
ネル受信装置を有する。この端末アダプタはさらに、1
本のHDLC通信チャネル上でCNMフレーム中に含ま
れる特定のCNMヘッダの受信を検出する手段を含み、
また上記の検出に応じてBCC計算器を定められた状態
に初期設定する手段も含む。後者の状態は、上記の特定
のヘッダを計算した後のBCC計算器の状態に対応する
ものであり、それによりBCC計算器は、その特定のヘ
ッダ及びCNM制御コマンドを含めてCNMフレーム全
体の計算を完了することができる。
本発明の諸目的は、複数のHDLC通信チャネル用の受
信装置を有する本発明の端末アダプタを用いて達成され
る。この受信装置は、受信したHDLCCNMフレーム
の妥当性を計算し検査するためのBCC計算器を含んで
いる。この端末アダプタはさらに、上記HDLC通信チ
ャネルのいずれか1本上のCNMフレームに含まれる特
定のCNMヘッダを検出する手段と、上記の検出に応じ
てBCC計算器を予め定義した状態に設定する手段とを
含んでいる。後者の状態は、特定のCNMヘッダに対す
るブロック検査文字(BCC)を計算した後のBCC計
算器の状態に対応するものである。したがって、BCC
計算器は、上記CNMフレームに対する上記BCCの計
算を続けることができる。
信装置を有する本発明の端末アダプタを用いて達成され
る。この受信装置は、受信したHDLCCNMフレーム
の妥当性を計算し検査するためのBCC計算器を含んで
いる。この端末アダプタはさらに、上記HDLC通信チ
ャネルのいずれか1本上のCNMフレームに含まれる特
定のCNMヘッダを検出する手段と、上記の検出に応じ
てBCC計算器を予め定義した状態に設定する手段とを
含んでいる。後者の状態は、特定のCNMヘッダに対す
るブロック検査文字(BCC)を計算した後のBCC計
算器の状態に対応するものである。したがって、BCC
計算器は、上記CNMフレームに対する上記BCCの計
算を続けることができる。
E、実施例
第1図は、CCITTで定義される如きl5DN遠隔通
信ネットワークの全般的アーキテクチャを示したもので
ある。
信ネットワークの全般的アーキテクチャを示したもので
ある。
第2図は、第3a図、第3b図、第3c図、第3d図を
どう組み合わせれば、本発明の好ましい実施例の詳細図
が得られるかを示す図である。第3c図を参照すると、
本発明に基づく装置は、インテル8018E3シリーズ
の1つなどの処理装置210を含んでいる。処理装置2
10は、時分割アドレス/データ・バス217を用いて
通信する。
どう組み合わせれば、本発明の好ましい実施例の詳細図
が得られるかを示す図である。第3c図を参照すると、
本発明に基づく装置は、インテル8018E3シリーズ
の1つなどの処理装置210を含んでいる。処理装置2
10は、時分割アドレス/データ・バス217を用いて
通信する。
時分割アドレス/データ・バス217は、通常のデータ
・バス302及びアドレス・バス303に入力を供給す
るマルチプレクサ/デマルチプレクサ310に接続され
ている。処理のためのタイミングは、データ・バス30
2とアドレス・バス303の2本のバスでバス217の
多重化解除を実行するため、マルチプレクサ/デマルチ
プレクサ310に送られる、アドレス・ラッチ・エネー
ブル(ALE)信号216によって与えられる。本発明
に基づく装置はさらに、記憶要素、具体的には第3a図
に示すようにプログラム式読取り専用記憶装置(FRO
M)230とランダム・アクセス記憶袋! (RAM)
220を含んでおり、この両要素は、それぞれ線212
上のUCSチップ選択信号と線211上のLCSチップ
選択信号によってアドレス可能である。これらの記憶要
素はまた、いずれも上記のマルチプレクサ/デマルチプ
レクサ・ブロック310によって生成される、それぞれ
アドレスとデータ値を送るアドレス・バス302及びデ
ータ・バス303によってもアドレス可能である。これ
らの記憶要素を制御するためのREAD信号213とW
RITE信号214が、処理装置210によって生成さ
れる。第3A図を参照すると、この装置はまた、工sD
Nインタフェース制御装置250を含んでいる。インタ
フェース制al!?250は、たとえばインテル社から
市販されている29C53タイプのものでよく、インテ
ル、マイクロ通信ハンドブック(IN置Microco
mmunication l1andbook)の仕様
に従って、直列リンク・データ(SLD)線251上で
変換された形のデータを生成するために、受信対254
からデータ情報を引き出すことができる。SLD線25
1は、双方向性である。rsDNインタフェース制御装
ra、250はまた、送信対255を介して送信するた
め、SLD線251から受信データを引き出す。l5D
Nインタフエース制御装置250は、SLD信号の他に
も、第3b図に示す、直列リンク・インタフェース32
0に接続された直列クロック(SCL)線252と直列
方向(SDIR)線253を制御する。再度第3a図を
参照すると、l5DNコネクタ260を用いて、この装
置をl5DNネツトワークに接続することができる。受
信対254及び送信対255と遠隔通信ネットワークと
の間の電気的絶縁は、1対の変成器(図示せず)によっ
て行なわれる。l5DNインタフエース制御装置250
は、フィン。ブヨセッサ210により、プロセッサ21
0によって発生される線213上のREAD信号、線2
14上のWRITE信号、及び線216上のALE信号
と線215上のpcso信号を用いて制御される。l5
DNインタフエース制御装置250はまた、データ・バ
ス302にも接続されており、割込み線256によって
処理装置210に接続されている。第3b図を参照する
と、レジスタ・バンク380が、線386上のBl/B
2 XMIT信号によって直列リンク・インタフェー
ス320を制御し、線385上の56/64BI S
EL信号によってCNMチャネル1デコーダ350を制
御し、線384上の5E3/64B2 SEL信号に
よってCNMチャネル2デコーダ340を制御し、制御
線384及び385によってデータ/クロック・セレク
タ410を制御する。
・バス302及びアドレス・バス303に入力を供給す
るマルチプレクサ/デマルチプレクサ310に接続され
ている。処理のためのタイミングは、データ・バス30
2とアドレス・バス303の2本のバスでバス217の
多重化解除を実行するため、マルチプレクサ/デマルチ
プレクサ310に送られる、アドレス・ラッチ・エネー
ブル(ALE)信号216によって与えられる。本発明
に基づく装置はさらに、記憶要素、具体的には第3a図
に示すようにプログラム式読取り専用記憶装置(FRO
M)230とランダム・アクセス記憶袋! (RAM)
220を含んでおり、この両要素は、それぞれ線212
上のUCSチップ選択信号と線211上のLCSチップ
選択信号によってアドレス可能である。これらの記憶要
素はまた、いずれも上記のマルチプレクサ/デマルチプ
レクサ・ブロック310によって生成される、それぞれ
アドレスとデータ値を送るアドレス・バス302及びデ
ータ・バス303によってもアドレス可能である。これ
らの記憶要素を制御するためのREAD信号213とW
RITE信号214が、処理装置210によって生成さ
れる。第3A図を参照すると、この装置はまた、工sD
Nインタフェース制御装置250を含んでいる。インタ
フェース制al!?250は、たとえばインテル社から
市販されている29C53タイプのものでよく、インテ
ル、マイクロ通信ハンドブック(IN置Microco
mmunication l1andbook)の仕様
に従って、直列リンク・データ(SLD)線251上で
変換された形のデータを生成するために、受信対254
からデータ情報を引き出すことができる。SLD線25
1は、双方向性である。rsDNインタフェース制御装
ra、250はまた、送信対255を介して送信するた
め、SLD線251から受信データを引き出す。l5D
Nインタフエース制御装置250は、SLD信号の他に
も、第3b図に示す、直列リンク・インタフェース32
0に接続された直列クロック(SCL)線252と直列
方向(SDIR)線253を制御する。再度第3a図を
参照すると、l5DNコネクタ260を用いて、この装
置をl5DNネツトワークに接続することができる。受
信対254及び送信対255と遠隔通信ネットワークと
の間の電気的絶縁は、1対の変成器(図示せず)によっ
て行なわれる。l5DNインタフエース制御装置250
は、フィン。ブヨセッサ210により、プロセッサ21
0によって発生される線213上のREAD信号、線2
14上のWRITE信号、及び線216上のALE信号
と線215上のpcso信号を用いて制御される。l5
DNインタフエース制御装置250はまた、データ・バ
ス302にも接続されており、割込み線256によって
処理装置210に接続されている。第3b図を参照する
と、レジスタ・バンク380が、線386上のBl/B
2 XMIT信号によって直列リンク・インタフェー
ス320を制御し、線385上の56/64BI S
EL信号によってCNMチャネル1デコーダ350を制
御し、線384上の5E3/64B2 SEL信号に
よってCNMチャネル2デコーダ340を制御し、制御
線384及び385によってデータ/クロック・セレク
タ410を制御する。
レジスタ・バンク380はまた、RESETSEL線3
87でチャネル・セレクタ380にt妾続され、線38
3上のDATA SEL信号によって、HDLC受信
装置ブロック400に含まれる非直列化装置420(第
3d図に示す)を制御する。レジスタ・バンク380は
さらに、線393上のCNMモード信号によって、同期
/ノ(イト・クロック生成機構450を制御する。レジ
スタ・バンク380はさらに、線388上の第1のRE
SET FLAG信号と線389上の第2のRESE
T BCC信号と線390上の第3のRESET
LOAD信号によって割込み制御装置370を制御する
。HDLC受信装置プロ1.り400はまた、バス39
4上を運ばれる16ビソトのLOAD VALUEワ
ードによって制御される、BCC計算器460をも含ん
でいる。最後に、レジスタ・バンク380は、線391
上のZEROINSERT信号と線392上の5END
BCC信号と線381上のWRITE XMIT
信号とバス382上の8ビツトのXMIT DATA
ワードによってHDLC送信装置330を制御する。
87でチャネル・セレクタ380にt妾続され、線38
3上のDATA SEL信号によって、HDLC受信
装置ブロック400に含まれる非直列化装置420(第
3d図に示す)を制御する。レジスタ・バンク380は
さらに、線393上のCNMモード信号によって、同期
/ノ(イト・クロック生成機構450を制御する。レジ
スタ・バンク380はさらに、線388上の第1のRE
SET FLAG信号と線389上の第2のRESE
T BCC信号と線390上の第3のRESET
LOAD信号によって割込み制御装置370を制御する
。HDLC受信装置プロ1.り400はまた、バス39
4上を運ばれる16ビソトのLOAD VALUEワ
ードによって制御される、BCC計算器460をも含ん
でいる。最後に、レジスタ・バンク380は、線391
上のZEROINSERT信号と線392上の5END
BCC信号と線381上のWRITE XMIT
信号とバス382上の8ビツトのXMIT DATA
ワードによってHDLC送信装置330を制御する。
HDLC送信装置330は、HDLCフレームの生成を
行なう。データは、WRITE信号214、PC3Lチ
ップ選択信号218、及びバス303上の所定のレジス
タの対応するアドレスを使って、マイクロプロセッサ2
13からマルチプレクサ/デマルチプレクサ310とレ
ジスタ・バンク380を介して送られる。HDLC送信
装置330の制御は、線391上のZEROlN5ER
T信号、線392上の5END BCC信号、及び線
381上のWtTE XMIT信号によって行なわれ
る。HDLC送信装置330は、直列リンク・インタフ
ェース回路320に送られる直列データを運ぶ第1の出
力線332と、割込み制御装置370に送られる送信要
求信号を運ぶ第2の出力線331とを有する。
行なう。データは、WRITE信号214、PC3Lチ
ップ選択信号218、及びバス303上の所定のレジス
タの対応するアドレスを使って、マイクロプロセッサ2
13からマルチプレクサ/デマルチプレクサ310とレ
ジスタ・バンク380を介して送られる。HDLC送信
装置330の制御は、線391上のZEROlN5ER
T信号、線392上の5END BCC信号、及び線
381上のWtTE XMIT信号によって行なわれ
る。HDLC送信装置330は、直列リンク・インタフ
ェース回路320に送られる直列データを運ぶ第1の出
力線332と、割込み制御装置370に送られる送信要
求信号を運ぶ第2の出力線331とを有する。
直列リンク・インタフェース320は、線321上に第
1のENV Bl信号を発生する。このENV B
l信号は、CNMチャネル1デコーダ350とデータ/
クロック・セレクタ410に送られる。
1のENV Bl信号を発生する。このENV B
l信号は、CNMチャネル1デコーダ350とデータ/
クロック・セレクタ410に送られる。
直列リンク・インタフェース320は、線322上に第
2のENV B2信号を発生する。このENV B
2信号は、CNMチャネル2デコーダ340とデータ/
クロック・セレクタ410に送られる。直列1fンク・
インタフェースはまた、HDLC送信装置330からく
るデータをXMITDATA線332からB1またはB
2チャネルに向かわせることができる。Bチャネルの選
択は、線321及び332上の1組の信号によって行な
われる。この両信号は、それぞれBlチャネル及びB2
チャネル上で受は取ったデータ・ビットのエンベロープ
に対応するものである。第9図に、線321及び322
上の信号のタイミング図を示す。
2のENV B2信号を発生する。このENV B
2信号は、CNMチャネル2デコーダ340とデータ/
クロック・セレクタ410に送られる。直列1fンク・
インタフェースはまた、HDLC送信装置330からく
るデータをXMITDATA線332からB1またはB
2チャネルに向かわせることができる。Bチャネルの選
択は、線321及び332上の1組の信号によって行な
われる。この両信号は、それぞれBlチャネル及びB2
チャネル上で受は取ったデータ・ビットのエンベロープ
に対応するものである。第9図に、線321及び322
上の信号のタイミング図を示す。
2つのCNMチャネル・デコーダ、すなわちCNMチャ
ネル1デコーダ350とCNMチャネル2デコーダ34
0は、特殊CNM制御データを弓き出すために、受信フ
レーム内の特定のヘッダの検出を可能にする。1本のB
チャネル、たとえばB1チャネル上でヘッダが検出され
るとすぐ、第3b図に示すように、線351上のHEA
DERlD、ETECT信号がチャネル・セレクタ・モ
ジュール380に送られる。同様に、B2チャネル上で
CNMヘッダが検出されると、CNMチャネル2デコー
ダ340は、線341上でHEADER2DETECT
ED信号を発生する。第3a図、第3b図、第3C図、
第3d図は全体として具体的にチャネル2本のケースを
示しているが、当業者なら簡単にこの説明をnチャネル
装置に拡張できるはずである。
ネル1デコーダ350とCNMチャネル2デコーダ34
0は、特殊CNM制御データを弓き出すために、受信フ
レーム内の特定のヘッダの検出を可能にする。1本のB
チャネル、たとえばB1チャネル上でヘッダが検出され
るとすぐ、第3b図に示すように、線351上のHEA
DERlD、ETECT信号がチャネル・セレクタ・モ
ジュール380に送られる。同様に、B2チャネル上で
CNMヘッダが検出されると、CNMチャネル2デコー
ダ340は、線341上でHEADER2DETECT
ED信号を発生する。第3a図、第3b図、第3C図、
第3d図は全体として具体的にチャネル2本のケースを
示しているが、当業者なら簡単にこの説明をnチャネル
装置に拡張できるはずである。
第3b図及び第9図を参照すると、レジスタ・バンク3
80からの56/64 BI SEL線385と5
6/64 B2 SEL線384上の値がプログラ
マブルであるおかげで、線321上のENV Bl信
号または線322上のENVB2信号によって与えられ
るB1またはB2チャネル・スロット中の8ビツトのう
ち7ビツトだけをサンプリングする能力が提供される。
80からの56/64 BI SEL線385と5
6/64 B2 SEL線384上の値がプログラ
マブルであるおかげで、線321上のENV Bl信
号または線322上のENVB2信号によって与えられ
るB1またはB2チャネル・スロット中の8ビツトのう
ち7ビツトだけをサンプリングする能力が提供される。
この能力が与えられるのは、ある種のl5DNネツトワ
ークでもたらされるBチャネルを介した伝送速度が56
kbp sに制限されているためである。
ークでもたらされるBチャネルを介した伝送速度が56
kbp sに制限されているためである。
2本の線341と351のうちの一方によってヘッダ検
出信号が送られるのに応じて、チャネル・セレクタ36
0は、線361上のBl/B2 SEL信号によって
データ/クロック・セレクタ410に提供されるチャネ
ルの選択を行なう。またHDLC受信装置400がHD
LCCNMフレームを扱えるようにプリセットするため
のLOADHDLC信号も線362上に発生される。こ
のHDLCCNMフレームの始め、すなわち後で詳しく
述べる特定のCNMヘッダは考慮されていない。線36
2上のこの信号はまた、割込み制御装置370を介して
処理装置210に割込みを生成するのにも使用される。
出信号が送られるのに応じて、チャネル・セレクタ36
0は、線361上のBl/B2 SEL信号によって
データ/クロック・セレクタ410に提供されるチャネ
ルの選択を行なう。またHDLC受信装置400がHD
LCCNMフレームを扱えるようにプリセットするため
のLOADHDLC信号も線362上に発生される。こ
のHDLCCNMフレームの始め、すなわち後で詳しく
述べる特定のCNMヘッダは考慮されていない。線36
2上のこの信号はまた、割込み制御装置370を介して
処理装置210に割込みを生成するのにも使用される。
時間の損失を避けるため。
このクロッキングは速いSYS CLOCKクロック
219によって駆動される。このフレームが完全に受信
されると、線387上にRESET SEL信号を発
生させるため、処理装置210は、バス302と303
及び制御信号213と214によってレジスタ・バンク
380を制御する。その結果、チャネル・セレクタ36
0がリセットされる。
219によって駆動される。このフレームが完全に受信
されると、線387上にRESET SEL信号を発
生させるため、処理装置210は、バス302と303
及び制御信号213と214によってレジスタ・バンク
380を制御する。その結果、チャネル・セレクタ36
0がリセットされる。
再度第3b図を参照すると、データ/クロック・セレク
タ410は、線921上の既存のENVB1エンベロー
プ信号と線322上のENV B2エンベロープ信号
、ならびに5B/64 BISEL信号385と58
/64 B2 SEL信号384によってSLD線
2線上51してBlチャネルまたはB2チャネルからの
データを選択する。後者の信号384及び385は、使
用する速度を表す情報を運ぶもので、第9図に関して詳
しく説明する。データ/クロック・セレクタ410は特
に、l5DNインタフエース制御装置250からくるS
CL線252上の直列リンク・インタフェース(SCL
)クロックを使用する。このSCLクロックは512k
Hzのクロックである。
タ410は、線921上の既存のENVB1エンベロー
プ信号と線322上のENV B2エンベロープ信号
、ならびに5B/64 BISEL信号385と58
/64 B2 SEL信号384によってSLD線
2線上51してBlチャネルまたはB2チャネルからの
データを選択する。後者の信号384及び385は、使
用する速度を表す情報を運ぶもので、第9図に関して詳
しく説明する。データ/クロック・セレクタ410は特
に、l5DNインタフエース制御装置250からくるS
CL線252上の直列リンク・インタフェース(SCL
)クロックを使用する。このSCLクロックは512k
Hzのクロックである。
データ/クロック・セレクタ410はさらに、線253
上の上記の5DIR同期信号を使用する。
上の上記の5DIR同期信号を使用する。
この信号は8kHzのクロックである。データ/クロッ
ク・セレクタ410は、512kbps/64kbl)
sコンバータを含んでいる。このコンバークは、111
385上の56/64 BI SEL信号及び線3
84上の56/64 B2 SEL信号に応じて、
512kbpsの一連のデータ・バーストを線411上
の5Etkbpsまたは64kbpSの連続したデータ
・シーケンスに変換する。このコンバータはまた、線4
12上に関連する56kHzまたは64kHzのクロッ
ク信号を供給する。
ク・セレクタ410は、512kbps/64kbl)
sコンバータを含んでいる。このコンバークは、111
385上の56/64 BI SEL信号及び線3
84上の56/64 B2 SEL信号に応じて、
512kbpsの一連のデータ・バーストを線411上
の5Etkbpsまたは64kbpSの連続したデータ
・シーケンスに変換する。このコンバータはまた、線4
12上に関連する56kHzまたは64kHzのクロッ
ク信号を供給する。
第3d図を参照すると、HDLC受信装置ブロック40
0は、非直列化装置420、フラグ・ゼロ削除デコーダ
430、シフト・クロツク生成機構4401同期/バイ
ト・クロック生成機構450、及びBCC計算器460
を含んでいる。これらの要素はすべて後で詳しく説明す
る。
0は、非直列化装置420、フラグ・ゼロ削除デコーダ
430、シフト・クロツク生成機構4401同期/バイ
ト・クロック生成機構450、及びBCC計算器460
を含んでいる。これらの要素はすべて後で詳しく説明す
る。
フラグ/ゼロ削除デコーダ430は、フレームの始めと
終りを知らせ、この間にHDLCゼロ削除機能を実行す
る。これは、前のブロックと同じ入力、すなわち5ER
IAL DATA信号411とクロック412を使っ
て行なわれる。
終りを知らせ、この間にHDLCゼロ削除機能を実行す
る。これは、前のブロックと同じ入力、すなわち5ER
IAL DATA信号411とクロック412を使っ
て行なわれる。
フラグ/ゼロ削除デコーダ回路430は、ZERODE
L信号432、FLAG信号431、線434上のEN
ABLE 5YNCHRO信号、及び線433上のF
RAME 5YNC信号を発生する。ZERODEL
信号はシフト・クロック生成機構440に送られる。F
LAG信号431は、BCC計算器460と割込み制御
装置モジュール370で使用される。線433上のFR
AME 5YNC信号は、同期/バイト・クロック生
成機構450に送られる。クロック生成機構450の機
能については、後で説明する。
L信号432、FLAG信号431、線434上のEN
ABLE 5YNCHRO信号、及び線433上のF
RAME 5YNC信号を発生する。ZERODEL
信号はシフト・クロック生成機構440に送られる。F
LAG信号431は、BCC計算器460と割込み制御
装置モジュール370で使用される。線433上のFR
AME 5YNC信号は、同期/バイト・クロック生
成機構450に送られる。クロック生成機構450の機
能については、後で説明する。
シフト・クロック生成機構440は、線412上の信号
を線441上の5HIFT CLOCKクロック信号
に変換する。このクロック信号のパルスは、ゼロ削除が
現れるとき抑制される。線441上のクロック信号は、
フラグ/ゼロ削除デコーダ430以外のHDLC受信装
置400のすべての機能によって使用される。
を線441上の5HIFT CLOCKクロック信号
に変換する。このクロック信号のパルスは、ゼロ削除が
現れるとき抑制される。線441上のクロック信号は、
フラグ/ゼロ削除デコーダ430以外のHDLC受信装
置400のすべての機能によって使用される。
同期/バイト・クロック生成機構450は、線412上
のクロック信号を使ってBYTE CLOCK信号4
51を発生する。後述するように、通常ノフレーム動作
では、バイト・クロ1りの生成は、「フラグ/ゼロ削除
」デコーダ430により、線434上のENABLE
5YNCHRO信号と線433上のFRAME 5
YNC信号を使ってゲート制御される。しかし部分フレ
ーム・ローディングの場合は、線362上に発生される
LOAD HDLC信号によってロードが行なわれる
。m451上のバイト・クロック信号は、非直列化回路
420の制御に使われ、また割込制御装置370を介し
てINTO割込み線を通りマイクロプロセッサ210に
割込みを発生させるのに使用される。
のクロック信号を使ってBYTE CLOCK信号4
51を発生する。後述するように、通常ノフレーム動作
では、バイト・クロ1りの生成は、「フラグ/ゼロ削除
」デコーダ430により、線434上のENABLE
5YNCHRO信号と線433上のFRAME 5
YNC信号を使ってゲート制御される。しかし部分フレ
ーム・ローディングの場合は、線362上に発生される
LOAD HDLC信号によってロードが行なわれる
。m451上のバイト・クロック信号は、非直列化回路
420の制御に使われ、また割込制御装置370を介し
てINTO割込み線を通りマイクロプロセッサ210に
割込みを発生させるのに使用される。
HDLC受信装置400はさらに、BCC計算器460
を含んでいる。この計算器460は、本発明の好ましい
実施例では、HDLCフレーム用の18ビツトCCIT
T V、42スクランブラである。この計算器460
は、後でわかるように、検査すべきフレームの性質、す
なわち完全か部分的かに応じて異なるときに異なる値を
ロードすることができる。rBCC計算器」回路は、直
列データを運ぶ線411に接続され、前述の5HIFT
CL、0CK441によってクロックされる。完全なフ
レームの場合は、1143i上のr’LAG信号が、フ
レームの保全性を検出するため、BCC計算器460に
含まれるラッチのローディングを発生させる。フレーム
の始めが欠けているCNMフレームの場合は、LOAD
HDLC線302を使ってローディングを行なう。
を含んでいる。この計算器460は、本発明の好ましい
実施例では、HDLCフレーム用の18ビツトCCIT
T V、42スクランブラである。この計算器460
は、後でわかるように、検査すべきフレームの性質、す
なわち完全か部分的かに応じて異なるときに異なる値を
ロードすることができる。rBCC計算器」回路は、直
列データを運ぶ線411に接続され、前述の5HIFT
CL、0CK441によってクロックされる。完全なフ
レームの場合は、1143i上のr’LAG信号が、フ
レームの保全性を検出するため、BCC計算器460に
含まれるラッチのローディングを発生させる。フレーム
の始めが欠けているCNMフレームの場合は、LOAD
HDLC線302を使ってローディングを行なう。
フレームの終りで、検査が合格の場合、線461上にV
ALID BCC信号が現れ、プロセッサ210によ
ってINTo線を経て割込み制御装置370を介して送
られる。
ALID BCC信号が現れ、プロセッサ210によ
ってINTo線を経て割込み制御装置370を介して送
られる。
割込み制御装置370は、線331上のXMIT R
EQUEST信号、線431上のFLAG信号、線36
2上のLOAD HDLC信号、線46i上(7)V
ALID BCC信号、及び線451上のBYTE
CLOCK信号のOR機能を実行する。レジスタ・パ
ンク380からくるREAD 5TATUS395の
選択ζこより、データ・バス302上に状況が得られる
。線451上のBYTE CLOCK信号と線331
上のXMITREQUEST信号はパルス式信号なので
リセットは不要である。線431上のFLAG信号、線
48i上のVALID BCC信号、及び線362上
のLOAD HDLC信号は、割込み制御装置370
に含まれるラッチ内に記憶される。レジスタ・バンク3
80がプロセッサ210で制御されるので、それらのラ
ッチをリセットする3種のリセット信号が発生する。線
388上のRESET FLAG信号、線389上の
RESET BCC信号、1i!390上のRESE
T LOAD信号である。両方のBチャネルで同期プ
ロトコルを使用すると仮定する。また、HDLCフレー
ムはCNMのために送られ、遠隔通信ネットワークに接
続された端末アダプタ(TA)はCNM制御情報を引き
出して処理しなければならないものと仮定する。上述の
ように、CNMフレームは、端末アダプタによって認識
されるが、データ端末装置(DTE)によっては認識さ
れないようになっている特定のヘッダをもつことを特徴
とする。HDLCまたは5DLCプロトコルは、CNM
制御情報をCNM制御情報以外の情報、すなわちあるD
TEから別のDTEに送られるデータ情報と区別するた
めに、10バイトの特定ヘッダを必要とする。本発明の
好ましい実施例では、CNMフレームは下記のフォーマ
ットをもつ。
EQUEST信号、線431上のFLAG信号、線36
2上のLOAD HDLC信号、線46i上(7)V
ALID BCC信号、及び線451上のBYTE
CLOCK信号のOR機能を実行する。レジスタ・パ
ンク380からくるREAD 5TATUS395の
選択ζこより、データ・バス302上に状況が得られる
。線451上のBYTE CLOCK信号と線331
上のXMITREQUEST信号はパルス式信号なので
リセットは不要である。線431上のFLAG信号、線
48i上のVALID BCC信号、及び線362上
のLOAD HDLC信号は、割込み制御装置370
に含まれるラッチ内に記憶される。レジスタ・バンク3
80がプロセッサ210で制御されるので、それらのラ
ッチをリセットする3種のリセット信号が発生する。線
388上のRESET FLAG信号、線389上の
RESET BCC信号、1i!390上のRESE
T LOAD信号である。両方のBチャネルで同期プ
ロトコルを使用すると仮定する。また、HDLCフレー
ムはCNMのために送られ、遠隔通信ネットワークに接
続された端末アダプタ(TA)はCNM制御情報を引き
出して処理しなければならないものと仮定する。上述の
ように、CNMフレームは、端末アダプタによって認識
されるが、データ端末装置(DTE)によっては認識さ
れないようになっている特定のヘッダをもつことを特徴
とする。HDLCまたは5DLCプロトコルは、CNM
制御情報をCNM制御情報以外の情報、すなわちあるD
TEから別のDTEに送られるデータ情報と区別するた
めに、10バイトの特定ヘッダを必要とする。本発明の
好ましい実施例では、CNMフレームは下記のフォーマ
ットをもつ。
7E 110111112113 +14115116
1171+8 H9Do DI D2.、、DN CI
C21Eフラジl C)IM へフグ (10Aイ
ト> l CHM デ
ータ l CRClフラグCNMフレームは
、フラグ“7E“にゼロが押入されず、ヘッダ、データ
、CRCにゼロが押入された、普通のHDLCまたは5
DLCフレームであることに留意されたい。HDLCま
たは5DLCプロトコルによれば、CRCは、フレーム
全体の保全性を検証するために使われる検査文字を表す
。CRCの評価には、パイ) ” HO”で始まりバイ
ト″DN”で終わる一連のデータの特定の多項式を用い
た計算ステップが必要である。CRC処理の結果、2つ
のバイトCIと02のセ・ソトからなるCRC値が得ら
れる。
1171+8 H9Do DI D2.、、DN CI
C21Eフラジl C)IM へフグ (10Aイ
ト> l CHM デ
ータ l CRClフラグCNMフレームは
、フラグ“7E“にゼロが押入されず、ヘッダ、データ
、CRCにゼロが押入された、普通のHDLCまたは5
DLCフレームであることに留意されたい。HDLCま
たは5DLCプロトコルによれば、CRCは、フレーム
全体の保全性を検証するために使われる検査文字を表す
。CRCの評価には、パイ) ” HO”で始まりバイ
ト″DN”で終わる一連のデータの特定の多項式を用い
た計算ステップが必要である。CRC処理の結果、2つ
のバイトCIと02のセ・ソトからなるCRC値が得ら
れる。
本発明による装置は、まずrCNMチャネル1」デコー
ダ350またはrCNMCN率ル2」デコーダ340に
よってCNMヘッダを認識するためにアラユるHDI、
Cフレームのヘッダを検査する。
ダ350またはrCNMCN率ル2」デコーダ340に
よってCNMヘッダを認識するためにアラユるHDI、
Cフレームのヘッダを検査する。
CNMヘッダが検出されると、この装置は2つのステッ
プを実行する。第1のステップは、プロセッサ210に
よってRAM要素220に一連のデータDo1..DN
をロードするものである。当業者なら、上記の一連のデ
ータをロードするためにit接記憶アクセス(DMA)
機構型の機構も使用できる。
プを実行する。第1のステップは、プロセッサ210に
よってRAM要素220に一連のデータDo1..DN
をロードするものである。当業者なら、上記の一連のデ
ータをロードするためにit接記憶アクセス(DMA)
機構型の機構も使用できる。
第2のステップは、LOAD VALUEバス394
を介してBCC計算器460にラッチをロードするもの
である。このローディングの完全な機構については、後
で第8図に関して説明する。要するに、LOAD V
ALUEバス394は、BCCi−1器460がCNM
ヘッダの最初のデータ”HO’”を受は取ったときに計
算を始めた場合にBCC計算器460に含まれる16個
のラッチの出力がもつはずの値に対応する値の1eビツ
ト・ワードを搬送する。BCC計算器480は、CNM
ヘッダの検出まで、すなわち最後のバイト°°H9″を
受は取るまで動作しない。BCC計算器460に含まれ
るラッチに所定の値をセットするため、LOAD V
ALUEバス394によって運ばれる上記の値は、レジ
スタ・バンク380によって与えられる。本発明の好ま
しい実施例で選んだ値は、1ooooototoooo
oooである。
を介してBCC計算器460にラッチをロードするもの
である。このローディングの完全な機構については、後
で第8図に関して説明する。要するに、LOAD V
ALUEバス394は、BCCi−1器460がCNM
ヘッダの最初のデータ”HO’”を受は取ったときに計
算を始めた場合にBCC計算器460に含まれる16個
のラッチの出力がもつはずの値に対応する値の1eビツ
ト・ワードを搬送する。BCC計算器480は、CNM
ヘッダの検出まで、すなわち最後のバイト°°H9″を
受は取るまで動作しない。BCC計算器460に含まれ
るラッチに所定の値をセットするため、LOAD V
ALUEバス394によって運ばれる上記の値は、レジ
スタ・バンク380によって与えられる。本発明の好ま
しい実施例で選んだ値は、1ooooototoooo
oooである。
この値は、本発明の好ましい実施例で選んだCNMヘッ
ダ、FD 1B 28 80 10 4208 2
1 84 10に対応する。本発明の好ましい実施例で
は、CNMヘッダは64kbpsの速度でBチャネルに
入る。データは、5CL252によってクロックされる
双方向直列リンク5LD251を介して運ばれ、通信径
路は5DIR253で運ばれる情報によって決定される
。
ダ、FD 1B 28 80 10 4208 2
1 84 10に対応する。本発明の好ましい実施例で
は、CNMヘッダは64kbpsの速度でBチャネルに
入る。データは、5CL252によってクロックされる
双方向直列リンク5LD251を介して運ばれ、通信径
路は5DIR253で運ばれる情報によって決定される
。
この3種の信号が、l5DN直列通信プロトコルの特徴
である。これらの信号は、第3b図に示すように、直列
リンク・インタフェース回路320に送られる。インタ
フェース回路320は、本発明の好ましい実施例では、
5DIR253によって同期され5CL252によって
クロックされるカウンタ(図示せず)を含んでいる。こ
のカウンタの適当な状態を復号すると、第9図に示すよ
うに、SLD線25i上の81チャネルに対するデータ
の存在を表す第1のENV Bl信号が線321上に
発生し、SLD線251上のB2チャネルに対するデー
タの存在を表す第2のENV B2信号が線322上
に発生する。
である。これらの信号は、第3b図に示すように、直列
リンク・インタフェース回路320に送られる。インタ
フェース回路320は、本発明の好ましい実施例では、
5DIR253によって同期され5CL252によって
クロックされるカウンタ(図示せず)を含んでいる。こ
のカウンタの適当な状態を復号すると、第9図に示すよ
うに、SLD線25i上の81チャネルに対するデータ
の存在を表す第1のENV Bl信号が線321上に
発生し、SLD線251上のB2チャネルに対するデー
タの存在を表す第2のENV B2信号が線322上
に発生する。
B1チャネル(またはB2チャネル)上でのCNMヘッ
ダの検出は、「CNMチャネル1」デコーダ330(ま
たはrCNMチャネル2」デコーダ340)によって行
なわれる。このデコーダは、2進カウンタを含み、この
カウンタは、CNMヘッダ・パターンに含まれると予想
されるバイトが現れたとき増分され、予想されるバイト
と実際に入ってきたバイトが異なるときクリアされる。
ダの検出は、「CNMチャネル1」デコーダ330(ま
たはrCNMチャネル2」デコーダ340)によって行
なわれる。このデコーダは、2進カウンタを含み、この
カウンタは、CNMヘッダ・パターンに含まれると予想
されるバイトが現れたとき増分され、予想されるバイト
と実際に入ってきたバイトが異なるときクリアされる。
このクロッキングは、線321(または322)上のエ
ンベロープ信号とANDされた線252上のSCLクロ
ック信号からくる信号によって行なわれる。
ンベロープ信号とANDされた線252上のSCLクロ
ック信号からくる信号によって行なわれる。
カウンタの状態が予想されるCNMヘッダの長さに対応
するときは、この状態が復号されて、線351上にHE
ADERI DETECTED信号が(または線34
1上にHEADER2DETECTED信号が)発生す
る。
するときは、この状態が復号されて、線351上にHE
ADERI DETECTED信号が(または線34
1上にHEADER2DETECTED信号が)発生す
る。
rCNMチャネル1」デコーダ330及び「CNMチャ
ネル2デコーダ」340の出力は、チャネル・セレクタ
回路360に接続されている。その目的は、受信装置4
00に送られる線361上のBl/B2 SEL信号
によって、データ/クロック・セレクタ410に入るB
4チャネルを選択することである。
ネル2デコーダ」340の出力は、チャネル・セレクタ
回路360に接続されている。その目的は、受信装置4
00に送られる線361上のBl/B2 SEL信号
によって、データ/クロック・セレクタ410に入るB
4チャネルを選択することである。
チャネル・セレクタ回路360について、第4図を参照
して詳細に説明する。
して詳細に説明する。
線351上に現れるHEADERI DETECTE
D信号がDラッチによってサンプリングされる。Dラッ
チ900は、線252上のSCL信号によってクロック
される。次いでDラッチ9OOの出力がDラッチ920
によって再サンプリングされる。Dラッチ920は、線
219上に現れる上記の5YSCLOCKクロック信号
によってクロックされる。5YSCLOCKクロック信
号は、本発明の好ましい実施例では、8メガヘルツの高
速クロックである。線351上の信号の2重サンプリン
グの結果を送るラッチ920のQ出力は、ANDゲー)
1020の非反転入力に接続されている。ANDゲート
の反転入力は、Dラッチ890のQ出力に接続されてい
る。Dラッチ960は線219上の信号によってクロッ
クされ、そのD入力がANDゲート950に接続されて
いる。
D信号がDラッチによってサンプリングされる。Dラッ
チ900は、線252上のSCL信号によってクロック
される。次いでDラッチ9OOの出力がDラッチ920
によって再サンプリングされる。Dラッチ920は、線
219上に現れる上記の5YSCLOCKクロック信号
によってクロックされる。5YSCLOCKクロック信
号は、本発明の好ましい実施例では、8メガヘルツの高
速クロックである。線351上の信号の2重サンプリン
グの結果を送るラッチ920のQ出力は、ANDゲー)
1020の非反転入力に接続されている。ANDゲート
の反転入力は、Dラッチ890のQ出力に接続されてい
る。Dラッチ960は線219上の信号によってクロッ
クされ、そのD入力がANDゲート950に接続されて
いる。
線351は、ANDゲート970の非反転入力に接続さ
れ、ANDゲー)970の反転入力はラッチ900のQ
出力に接続されている。ANDゲート970の出力は、
そのチャネル上でヘッダが検出されるとき立上り、Dラ
ッチ1000によってラッチされる。Dラッチ1ooo
は、その立上りを遅延させるため、線252上のSCL
信号によってりpツクされる。
れ、ANDゲー)970の反転入力はラッチ900のQ
出力に接続されている。ANDゲート970の出力は、
そのチャネル上でヘッダが検出されるとき立上り、Dラ
ッチ1000によってラッチされる。Dラッチ1ooo
は、その立上りを遅延させるため、線252上のSCL
信号によってりpツクされる。
同様にして、線341上のHEADER2DETECT
ED信号は、線252上のSCL信号によってクロック
されるDラッチ910によってサンプリングされる。次
いでDラッチ910の出力が、線219上の5YSCL
OCKクロック信号によってクロックされるDラッチ9
30で再サンプリングされる。この2重サンプリングの
結果を運ぶラッチ930の出力はORゲート940の第
1人力に接続され、ORアゲ−940の第2人力はラッ
チ960のQ出力に接続されている。
ED信号は、線252上のSCL信号によってクロック
されるDラッチ910によってサンプリングされる。次
いでDラッチ910の出力が、線219上の5YSCL
OCKクロック信号によってクロックされるDラッチ9
30で再サンプリングされる。この2重サンプリングの
結果を運ぶラッチ930の出力はORゲート940の第
1人力に接続され、ORアゲ−940の第2人力はラッ
チ960のQ出力に接続されている。
ORゲート940の出力はANDゲート950の1人力
に接続され、ANDゲー)950の第2人力は線387
上のRESET SEL信号に接続され、その出力は
ラッチ960のD入力に接続されている。ラッチ900
のQ出力信号はORゲート940の第2人力に送り返さ
れて、セット・リセット機能が実施される。ラッチ96
0の出力はANDゲー)1020の反転入力に接続され
ている。さらに、線341上のHEADER2DETE
CTED信号はANDゲート980の非反転入力に送ら
れ、ANDゲート980の反転入力はラッチ910のQ
出力に接続されている。ANDゲート980の出力は、
チャネルB2上でヘッダが検出されたときに立上りパル
スを提供し、このパルスは、この立上りを遅延させるた
めに、SCLクロックによってクロックされるカウンタ
990によってラッチされる。
に接続され、ANDゲー)950の第2人力は線387
上のRESET SEL信号に接続され、その出力は
ラッチ960のD入力に接続されている。ラッチ900
のQ出力信号はORゲート940の第2人力に送り返さ
れて、セット・リセット機能が実施される。ラッチ96
0の出力はANDゲー)1020の反転入力に接続され
ている。さらに、線341上のHEADER2DETE
CTED信号はANDゲート980の非反転入力に送ら
れ、ANDゲート980の反転入力はラッチ910のQ
出力に接続されている。ANDゲート980の出力は、
チャネルB2上でヘッダが検出されたときに立上りパル
スを提供し、このパルスは、この立上りを遅延させるた
めに、SCLクロックによってクロックされるカウンタ
990によってラッチされる。
ラッチ920の出力とラッチ980の出力は、それぞれ
ANDゲー)1020の非反転入力及び反転入力に接続
されている。ANDゲート1020の出力はORゲート
1030の第1人力に接続され、ORアゲ−1030の
第2人力はカウンタ1050のQ出力に接続され、カウ
ンタ1050は線219上の5YSCLOCK信号によ
ってクロックされる。カウンタ1050のD入力はAN
Dゲー)1040の出力線に接続されている。ANDゲ
ート1040の第を入力は線387に接続され、第2人
力はORアゲ−1030の出力に接続されている。OR
アゲ−1030とANDゲー)1040とラッチ105
0の運動によって、セット/リセット・フリップフロッ
プが形成される。
ANDゲー)1020の非反転入力及び反転入力に接続
されている。ANDゲート1020の出力はORゲート
1030の第1人力に接続され、ORアゲ−1030の
第2人力はカウンタ1050のQ出力に接続され、カウ
ンタ1050は線219上の5YSCLOCK信号によ
ってクロックされる。カウンタ1050のD入力はAN
Dゲー)1040の出力線に接続されている。ANDゲ
ート1040の第を入力は線387に接続され、第2人
力はORアゲ−1030の出力に接続されている。OR
アゲ−1030とANDゲー)1040とラッチ105
0の運動によって、セット/リセット・フリップフロッ
プが形成される。
すなわち、ラッチ1050は検出された最初のヘッダを
記憶することができる。ラッチ1050のリセットはR
ESET SEL線387上のりセント信号によって
行なわれる。最終的にラッチ1050の出力が、線36
1上に上記のBl/B25EL信号を生成する。線38
1はセレクタ1010の制御人力に接続されている。セ
レクタ1010の2つの入力は、それぞれラッチ990
のQ出力とラッチ1oooのQ出力に接続されている。
記憶することができる。ラッチ1050のリセットはR
ESET SEL線387上のりセント信号によって
行なわれる。最終的にラッチ1050の出力が、線36
1上に上記のBl/B25EL信号を生成する。線38
1はセレクタ1010の制御人力に接続されている。セ
レクタ1010の2つの入力は、それぞれラッチ990
のQ出力とラッチ1oooのQ出力に接続されている。
線361が”1”を運んでいるとき、ラッチ1000の
出力が選択される。すなわち、セレクタ1010の出力
線362に接続される。逆の場合は、ラッチ990の出
力が選択され、ラッチ990の値が線362に送られる
。セレクタ1010の出力は、線362上でLOAD
HDLC信号を搬送する。LOAD HLDC信号
は、線352上のSCLクロック信号の周期に対応する
512kHzのパルスである。このパルスは、B1/B
25EL線261で運ばれる値に応じて、線321(7
)ENV B1信号または線322上77)ENVB
2信号の活動状態の間に発生する。
出力が選択される。すなわち、セレクタ1010の出力
線362に接続される。逆の場合は、ラッチ990の出
力が選択され、ラッチ990の値が線362に送られる
。セレクタ1010の出力は、線362上でLOAD
HDLC信号を搬送する。LOAD HLDC信号
は、線352上のSCLクロック信号の周期に対応する
512kHzのパルスである。このパルスは、B1/B
25EL線261で運ばれる値に応じて、線321(7
)ENV B1信号または線322上77)ENVB
2信号の活動状態の間に発生する。
線362上の信号の立上りによって、一方のB4チャネ
ル上にCNMデータが現れたことをプロセッサ420に
知らせるため、rNTo線371を介してマイクロプロ
セッサに割込みが発生する。
ル上にCNMデータが現れたことをプロセッサ420に
知らせるため、rNTo線371を介してマイクロプロ
セッサに割込みが発生する。
選択された後、直列データ411とクロック412がH
DLC受信装置400に提示される。各チャネルはそれ
ぞれヘッダ検出器を有するが、HDLC受信装置400
は1つしかない。したがって、チャネル・セレクタ36
0はどのチャネルで最初のヘッダが検出されたかを記憶
するために実施されている。データがSLDバス上で時
分割されるため、検出の競合は不可能である。この実施
例の論理回路は、RESET 5EL387によって
マイクロプロセッサ210がリセットされるまで、ヘッ
ダが見つかった最初のチャネル上でロックされる。
DLC受信装置400に提示される。各チャネルはそれ
ぞれヘッダ検出器を有するが、HDLC受信装置400
は1つしかない。したがって、チャネル・セレクタ36
0はどのチャネルで最初のヘッダが検出されたかを記憶
するために実施されている。データがSLDバス上で時
分割されるため、検出の競合は不可能である。この実施
例の論理回路は、RESET 5EL387によって
マイクロプロセッサ210がリセットされるまで、ヘッ
ダが見つかった最初のチャネル上でロックされる。
次に「フラグ/ゼロ削除」デコーダ430とンフト・・
クロック生成機構440について第5図を参照して説明
する。
クロック生成機構440について第5図を参照して説明
する。
フラグ/ゼロ削除デコーダ430は1 ff1flのラ
ッチ610.640.650と、カウンタ600に含ま
れるラッチとを備えている。すべてのラッチは線412
上のCLOCK信号によってクロックされる。カウンタ
600は74LS163型の2進カウンタで、そのLO
AD入力に送られる直列データ411によって同期され
る。カウンタ600もCLOCK信号412によってク
ロックされる。4つのロード入力A、B、C,Dはゼロ
にセントされている。したがって、直列データ411上
で最初のゼロに出会ったとき、カウンタ800はカウン
トを始める。HDLC伝送の際には、フラグは6個続い
た“t”である。線41i上にlT OI+状態があれ
ばカウンタ600はクリアされ n 1 +”が6個と
その後にO°“が続く場合にだけフラグと見なされる。
ッチ610.640.650と、カウンタ600に含ま
れるラッチとを備えている。すべてのラッチは線412
上のCLOCK信号によってクロックされる。カウンタ
600は74LS163型の2進カウンタで、そのLO
AD入力に送られる直列データ411によって同期され
る。カウンタ600もCLOCK信号412によってク
ロックされる。4つのロード入力A、B、C,Dはゼロ
にセントされている。したがって、直列データ411上
で最初のゼロに出会ったとき、カウンタ800はカウン
トを始める。HDLC伝送の際には、フラグは6個続い
た“t”である。線41i上にlT OI+状態があれ
ばカウンタ600はクリアされ n 1 +”が6個と
その後にO°“が続く場合にだけフラグと見なされる。
これは、4人力NANDゲート630による状態“6″
の復号によって行なわれる。
の復号によって行なわれる。
NANDゲート630の第1の非反転入力はカウツタ6
00のQC出力に接続され、第2人力はカウンタ600
のQA出力に接続され、第3の非反転入力はカウンタ6
10のQB出力に接続され、第4の反転入力はカウンタ
600のQD出力に接続されている。上記のカウンタ6
00の状態“6゛の復号は、6個の°′1°°の後に続
く“′O“の存在を確かめるため、ラッチ610により
、1遅延で確認される。ラッチ610の入力は直列デー
タ線411に接続されている。ラッチ610と650の
Q出力はNORゲート660の2つの入力に接続されて
いる。NORゲート680の出力はF’LAG431と
呼ばれる。
00のQC出力に接続され、第2人力はカウンタ600
のQA出力に接続され、第3の非反転入力はカウンタ6
10のQB出力に接続され、第4の反転入力はカウンタ
600のQD出力に接続されている。上記のカウンタ6
00の状態“6゛の復号は、6個の°′1°°の後に続
く“′O“の存在を確かめるため、ラッチ610により
、1遅延で確認される。ラッチ610の入力は直列デー
タ線411に接続されている。ラッチ610と650の
Q出力はNORゲート660の2つの入力に接続されて
いる。NORゲート680の出力はF’LAG431と
呼ばれる。
当業者なら周知の如<、HDLC伝送では、++ i
nから個ごとにIO++を押入することによって、デー
タがフラグと区別される。同じ2進カウンタ600を使
用し、状!!!5が3人力NORゲート660によって
復号される。NANDゲート620の第1の非反転入力
はカウンタ800のQA出力に接続され、第2の非反転
入力はカウンタ600のQC出力に接続され、第3の反
転入力はカウンタ600のQB出力に接続されている。
nから個ごとにIO++を押入することによって、デー
タがフラグと区別される。同じ2進カウンタ600を使
用し、状!!!5が3人力NORゲート660によって
復号される。NANDゲート620の第1の非反転入力
はカウンタ800のQA出力に接続され、第2の非反転
入力はカウンタ600のQC出力に接続され、第3の反
転入力はカウンタ600のQB出力に接続されている。
NANDゲート620の出力は、線434上のENAB
LE 5YNCHRO信号である。NANDゲート6
20による復号がラッチ64oによって遅延される。ラ
ッチ640の出力は線432上のZERODEL信号で
ある。
LE 5YNCHRO信号である。NANDゲート6
20による復号がラッチ64oによって遅延される。ラ
ッチ640の出力は線432上のZERODEL信号で
ある。
L’i! 432上のZERODEL信号はソフト・ク
ロック生成機構440に送られる。クロック生成機構4
40は、ANDNOゲート660構成される。ANDゲ
ート680の非反転入力はZERODEL線432に接
続され、反転入力はCLOCK線412に接続されてい
る。ANDゲート680の出力は線441上の5HIF
T CLOCK信号である。このクロックは、線41
2上に現れるCLOCK信号から導かれるものであるが
、線432が低レベルのとき1パルスが欠ける点が異な
っている。
ロック生成機構440に送られる。クロック生成機構4
40は、ANDNOゲート660構成される。ANDゲ
ート680の非反転入力はZERODEL線432に接
続され、反転入力はCLOCK線412に接続されてい
る。ANDゲート680の出力は線441上の5HIF
T CLOCK信号である。このクロックは、線41
2上に現れるCLOCK信号から導かれるものであるが
、線432が低レベルのとき1パルスが欠ける点が異な
っている。
ブロック430はさらにORゲート670を含んでいる
。ORゲート670の第1の入力は5ERIAL D
ATA線41線心11され、第2の入力はNANDゲー
ト630の出力に接続されている。ORゲート670の
出力は線433上のFRAME 5YNC信号である
。
。ORゲート670の第1の入力は5ERIAL D
ATA線41線心11され、第2の入力はNANDゲー
ト630の出力に接続されている。ORゲート670の
出力は線433上のFRAME 5YNC信号である
。
次に同期/バイト・クロック生成機構450について第
6図を参照しながら説明する。回路450は、カウンタ
600と同じタイプの4ピツト。
6図を参照しながら説明する。回路450は、カウンタ
600と同じタイプの4ピツト。
2進カウンタ700を含んでいる。カウンタ700はC
LOCK信号412によってクロックされる。カウンタ
700のENABLE入力°はENABLE 5YN
CHRO線434に接続されている。カウンタ700の
B、C,D入力は“0′°にセットされ、A入力線はA
NDゲート710の出力に接続されている。ANDゲー
)710の第1の入力はENABLE 5YNCHR
O線434に接続され、第2の入力はFRAME 5
YNC,1jt433に接続されている。カウンタ70
0のLOAD (LD)反転入力はANDゲート720
の出力に接続されている。ANDゲー)720の第1の
入力はFRAME 5YNC線433に接続され、第
2の入力はNORゲート730の出力に接続されている
。NORゲー)730の第1の入力はカウンタ700の
QD出力に接続され、第2の入力はANDゲート740
の出力に接続されている。ANDゲート740の第1の
入力はLOAD HDLC線36線心62され、第2
の入力はCNM MODE線39線心93されている
。カウンタ700のQD出力線は、活動状態のとき状態
8”を表し、ANDゲート750の反転入力に接続され
ている。ANDゲート750の第2の反転入力はAND
ゲート740の出力に接続されている。ANDゲート7
50のBYTE CL○CK出力は、フラグの検出後
に直列データ線411を介してバイトの同期を行なう8
1c Hz信号を搬送する。またこの8kHz信号を使
って、割込み制御装置を介してプロセッサ210に割込
みを発生させて、プロセッサ210に、非直列化装置4
20の出力に供給される非直列化データを運ぶデータ・
バス302の読取り動作を行なわせる。
LOCK信号412によってクロックされる。カウンタ
700のENABLE入力°はENABLE 5YN
CHRO線434に接続されている。カウンタ700の
B、C,D入力は“0′°にセットされ、A入力線はA
NDゲート710の出力に接続されている。ANDゲー
)710の第1の入力はENABLE 5YNCHR
O線434に接続され、第2の入力はFRAME 5
YNC,1jt433に接続されている。カウンタ70
0のLOAD (LD)反転入力はANDゲート720
の出力に接続されている。ANDゲー)720の第1の
入力はFRAME 5YNC線433に接続され、第
2の入力はNORゲート730の出力に接続されている
。NORゲー)730の第1の入力はカウンタ700の
QD出力に接続され、第2の入力はANDゲート740
の出力に接続されている。ANDゲート740の第1の
入力はLOAD HDLC線36線心62され、第2
の入力はCNM MODE線39線心93されている
。カウンタ700のQD出力線は、活動状態のとき状態
8”を表し、ANDゲート750の反転入力に接続され
ている。ANDゲート750の第2の反転入力はAND
ゲート740の出力に接続されている。ANDゲート7
50のBYTE CL○CK出力は、フラグの検出後
に直列データ線411を介してバイトの同期を行なう8
1c Hz信号を搬送する。またこの8kHz信号を使
って、割込み制御装置を介してプロセッサ210に割込
みを発生させて、プロセッサ210に、非直列化装置4
20の出力に供給される非直列化データを運ぶデータ・
バス302の読取り動作を行なわせる。
非直列化装置要素420は、第7図に詳しく示しである
。非直列化機構420は、線41i上に現れる直列デー
タをサンプリングするための、線412上のCLOCK
信号によってクロックされるラッチ820を含んでいる
。ラッチ820の出力は8ビツトのシフト・レジスタ8
00の入力に接続されている。レジスタ800は線44
1上(7)SHIFT CLOCKによってクロックさ
れる。
。非直列化機構420は、線41i上に現れる直列デー
タをサンプリングするための、線412上のCLOCK
信号によってクロックされるラッチ820を含んでいる
。ラッチ820の出力は8ビツトのシフト・レジスタ8
00の入力に接続されている。レジスタ800は線44
1上(7)SHIFT CLOCKによってクロックさ
れる。
シフト・レジスタ80oの8つの出力ビットは、BYT
E CLOCK信号451によって、8ビツト・レジ
スタ810にラッチされる。レジスタ810の出力ビッ
トは、データ・バス302上でプロセッサ210によっ
て読み取ることができる。
E CLOCK信号451によって、8ビツト・レジ
スタ810にラッチされる。レジスタ810の出力ビッ
トは、データ・バス302上でプロセッサ210によっ
て読み取ることができる。
このために、8個の3状態バツフア830/1ないし8
30/8が、8ビツト・レジスタ810とデータ・バス
302の間に押入されている。プロセッサ210は、D
ATA SEL線383の妥当性検査を行なうために
、レジスタ・バンク380にアドレスした後に、上記の
読取り動作を実行する。その結果、最終的に非直列化デ
ータがデータ・バス302に送られる。
30/8が、8ビツト・レジスタ810とデータ・バス
302の間に押入されている。プロセッサ210は、D
ATA SEL線383の妥当性検査を行なうために
、レジスタ・バンク380にアドレスした後に、上記の
読取り動作を実行する。その結果、最終的に非直列化デ
ータがデータ・バス302に送られる。
次にBCC計算器460について第8図を参照しながら
詳しく説明する。計算器480は、■。
詳しく説明する。計算器480は、■。
42G(、rTTスクランブラを含んでいる。このスク
ランブラは一般にCRCチエッカと呼ばれ、データの逐
次流れを処理するように設計されている。この計算器は
一般に、循環冗長検査(CRC)を実行するために多項
式値に基づく計算機構を必要トスる。その結果がブロッ
ク検査文字(BCC)であり、フレーム検査シーケンス
(Fe2)とも呼ばれる。このBCCはデータ流れの保
全性が保たれることを特徴とするもので、一連の16個
のラッチ520/X (X=1〜16)の出力で得られ
る。各ラッチは線441上の5HIFT CLOCK
信号によってクロックされる。各ラッチ520/X (
X= 1〜16)の出力線521/X(X=1〜16)
は組合せ論理回路550に接続され、回路550の出力
はDラッチ580の入力に接続されている。各ラッチ5
20/X (X=2〜16)の入力は対応するセレクタ
530/X(X=2〜16)の出力に接続されている。
ランブラは一般にCRCチエッカと呼ばれ、データの逐
次流れを処理するように設計されている。この計算器は
一般に、循環冗長検査(CRC)を実行するために多項
式値に基づく計算機構を必要トスる。その結果がブロッ
ク検査文字(BCC)であり、フレーム検査シーケンス
(Fe2)とも呼ばれる。このBCCはデータ流れの保
全性が保たれることを特徴とするもので、一連の16個
のラッチ520/X (X=1〜16)の出力で得られ
る。各ラッチは線441上の5HIFT CLOCK
信号によってクロックされる。各ラッチ520/X (
X= 1〜16)の出力線521/X(X=1〜16)
は組合せ論理回路550に接続され、回路550の出力
はDラッチ580の入力に接続されている。各ラッチ5
20/X (X=2〜16)の入力は対応するセレクタ
530/X(X=2〜16)の出力に接続されている。
各セレクタの第1の入力線394/X (X=2〜16
)はLOAD VALUEバス394からくるもので
、第2の入力はラッチ520/(X−1)(X=2〜1
6)の出力に接続されている。
)はLOAD VALUEバス394からくるもので
、第2の入力はラッチ520/(X−1)(X=2〜1
6)の出力に接続されている。
ラッチ520/1の入力はセレクタ530/1の出力に
接続されている。セレクタ530/1の第1の入力はX
ORゲート510の出力に接続され、第2の入力はLO
AD VALUEバス394の第1の線394/1に
接続されている。
接続されている。セレクタ530/1の第1の入力はX
ORゲート510の出力に接続され、第2の入力はLO
AD VALUEバス394の第1の線394/1に
接続されている。
各セレクタ530/X (X= 1〜16)はORゲー
ト570の出力線によって制御される。ORゲート57
0の第1の入力はFLAG線43線心31され、第2の
入力はLOAD HLDC線362に接続されている
。
ト570の出力線によって制御される。ORゲート57
0の第1の入力はFLAG線43線心31され、第2の
入力はLOAD HLDC線362に接続されている
。
XORゲート510の第1の入力はラッチ520/16
の出力に接続され、第2の入力はラッチ580の出力線
に接続されている。ラッチ580は5HIFT CL
OCKI!441によってクロックされ、その入力線が
5ERIAL DATA線41線心11されている。
の出力に接続され、第2の入力はラッチ580の出力線
に接続されている。ラッチ580は5HIFT CL
OCKI!441によってクロックされ、その入力線が
5ERIAL DATA線41線心11されている。
ラッチ560は線431上のFLAG制御信号によって
クロックされ、有効なりCCの検出を示すQ出力線46
1を有する。
クロックされ、有効なりCCの検出を示すQ出力線46
1を有する。
特にBCC計算器480の一般的動作は次の通りである
。
。
装置がHDLC通信セ通信センシロンするものと仮定す
る。本発明による装置を含む端末アダプタの遠隔通信ネ
ットワークを介して、たとえばB1チャネルを介してC
NM制御コマンドが送られる。、!:、CNMヘッダの
最後のパイ)B9を受は取ったとき、rCNMチャネル
1」デコーダ350はHEADERI DETECT
ED線351を立ち上げる。「チャネル・セレクタ」3
60は、直列データ線411が56/84 BI
SEL線385の状態に応じて線412上の適当なりロ
ックに関連するBlチャネルからのデータを運ぶように
、「データ/クロック・セレクタ」410を切り替える
。
る。本発明による装置を含む端末アダプタの遠隔通信ネ
ットワークを介して、たとえばB1チャネルを介してC
NM制御コマンドが送られる。、!:、CNMヘッダの
最後のパイ)B9を受は取ったとき、rCNMチャネル
1」デコーダ350はHEADERI DETECT
ED線351を立ち上げる。「チャネル・セレクタ」3
60は、直列データ線411が56/84 BI
SEL線385の状態に応じて線412上の適当なりロ
ックに関連するBlチャネルからのデータを運ぶように
、「データ/クロック・セレクタ」410を切り替える
。
チャネル・セレクタ回路360はまた、線362上にL
OAD 5DLC信号があるとき、BYTE CL
OCK線451線分51同期/バイト・クロック生成機
構458によって与えられるバイト同期を生成させる。
OAD 5DLC信号があるとき、BYTE CL
OCK線451線分51同期/バイト・クロック生成機
構458によって与えられるバイト同期を生成させる。
回路360はさらに、一連のセレクタ530/1ないし
530/16を制御する線3e2上のLOAD HDL
c信号によって、LOAD VALUEバス394が
運ぶ値を、BCC計算器46tOに含まれるラッチ52
0/1ないし520/16にロードする。バス394上
の値は、フレームの開始、すなわちHOバイトの受領以
降にデータ/クロック・セレクタ410からの線411
上の直列データがBCC計算器460に送られた場合に
、一連のラッチ520/1ないし520/18に記憶さ
れるはずの値に対応する。したがって、HDLC受信装
置4oo1特に回路400に含まれるラッチは、フレー
ムの開始、すなわちCNM制御フレームの最初のバイト
H0以降、B1チャネルの専用になっていたかのように
、所定の状態にセットされる。上記設定の後のBCC計
算器480の所定の状態は、一連のラッチ520/Xに
上記の16ビツト・ワード1000001010000
0007り(O−17されるトイうものである。したが
って、特定のCNMヘッダの最後のバイトを受は取った
ときのBCC計算器480の所定の状態は、特定のCN
Mヘッダの10バイトのシーケンスを計算したBCC計
算器の状態と同じである。
530/16を制御する線3e2上のLOAD HDL
c信号によって、LOAD VALUEバス394が
運ぶ値を、BCC計算器46tOに含まれるラッチ52
0/1ないし520/16にロードする。バス394上
の値は、フレームの開始、すなわちHOバイトの受領以
降にデータ/クロック・セレクタ410からの線411
上の直列データがBCC計算器460に送られた場合に
、一連のラッチ520/1ないし520/18に記憶さ
れるはずの値に対応する。したがって、HDLC受信装
置4oo1特に回路400に含まれるラッチは、フレー
ムの開始、すなわちCNM制御フレームの最初のバイト
H0以降、B1チャネルの専用になっていたかのように
、所定の状態にセットされる。上記設定の後のBCC計
算器480の所定の状態は、一連のラッチ520/Xに
上記の16ビツト・ワード1000001010000
0007り(O−17されるトイうものである。したが
って、特定のCNMヘッダの最後のバイトを受は取った
ときのBCC計算器480の所定の状態は、特定のCN
Mヘッダの10バイトのシーケンスを計算したBCC計
算器の状態と同じである。
このため、何本かのデータBチャネル間で同じHDLC
受信装置400を共用することができる。
受信装置400を共用することができる。
第9図は、タイミング図、具体的にはl5DNインタフ
エース制御装置250の出力信号に関係するタイミング
の図である。この図は、直列リンク・インタフェース・
レベルで使用される様々な入力信号のタイミング図から
なっている。直列リンク・データ(SLD)バス251
は、データとコマンドの両方の情報を運ぶ直列双方向バ
スである。データはBチャネルという2本のスロットB
1とB2に含まれる。他の2つのスロットCとSは、制
御及びコマンドを運ぶために使用され、本応用例では使
用しない。各スロットは、512kHzで直列クロック
252によってクロックされる8ビツトからなる。5D
IR253は、SLDに関する情報の方向を制御するた
めに使用される。直列方向(SDIR)が高レベルのと
き、情報がrsDN回線に送られ、5DIRが低レベル
のときは、情報をl5DN回線から受は取る。
エース制御装置250の出力信号に関係するタイミング
の図である。この図は、直列リンク・インタフェース・
レベルで使用される様々な入力信号のタイミング図から
なっている。直列リンク・データ(SLD)バス251
は、データとコマンドの両方の情報を運ぶ直列双方向バ
スである。データはBチャネルという2本のスロットB
1とB2に含まれる。他の2つのスロットCとSは、制
御及びコマンドを運ぶために使用され、本応用例では使
用しない。各スロットは、512kHzで直列クロック
252によってクロックされる8ビツトからなる。5D
IR253は、SLDに関する情報の方向を制御するた
めに使用される。直列方向(SDIR)が高レベルのと
き、情報がrsDN回線に送られ、5DIRが低レベル
のときは、情報をl5DN回線から受は取る。
ENV Bl 321はB1チャネルのデータを含
む時間スロット・エンベロープであす、ENV B2
322はB2チャネルのデータを含むHm fa’l
スロット・エンベロープである。ブロック410のCL
OCK出力412は、B1/B2 5EL261の選択
に応じて、56/64 BISEL信号385と58
/64 B25EL信号384のどちらかである。B
I CLOCK412はENV Bl信号によって
時間が区切られたSCLのバーストであり、このスロッ
トに含まれるデータをシフトさせるのに使用される。B
2CLOCK412はENV B2信号にょっ−て時
間が区切られたSCLのバーストであり、このスロット
に含まれるデータをシフトさせるのに使用される。
む時間スロット・エンベロープであす、ENV B2
322はB2チャネルのデータを含むHm fa’l
スロット・エンベロープである。ブロック410のCL
OCK出力412は、B1/B2 5EL261の選択
に応じて、56/64 BISEL信号385と58
/64 B25EL信号384のどちらかである。B
I CLOCK412はENV Bl信号によって
時間が区切られたSCLのバーストであり、このスロッ
トに含まれるデータをシフトさせるのに使用される。B
2CLOCK412はENV B2信号にょっ−て時
間が区切られたSCLのバーストであり、このスロット
に含まれるデータをシフトさせるのに使用される。
F0発明の効果
受信装置のBCC計算器により、受信したHDLC制御
ネットワーク管理フレームに対するブロック検査文字の
計算を行ないフレームの妥当性をチエツクすることがで
きる。
ネットワーク管理フレームに対するブロック検査文字の
計算を行ないフレームの妥当性をチエツクすることがで
きる。
第1図は、CCITTによって定義される如きrsDN
遠隔通信ネットワークの全般的アーキテクチャを示す図
である。 第2図は、第3a図、第3b図、第3c図、第3d図の
関係を詳しく示す図である。 第3a図、第3b図、第3c図、第3d図は、それぞれ
本発明に基づ<HDLC受信装置の好ましい実施例の部
分図である。 第4図は、本発明のチャネル・セレクタ回路の詳細図で
ある。 第5図は、フラグ/ゼロ削除デコーダとシフト・クロッ
ク生成機構の概略図である。 第6図は、同期/バイト・クロック発生機構を示す図で
ある。 第7図は、非直列化回路の詳細図である。 第8図は、BCC計算器を示す図である。 第9図は、l5DNインタフエース制御装置の出力信号
に関するタイミング図である。 210・・・・処理装置、250・・・・インタフェー
ス制御装置、254・・・・受信対、255・・・・送
信対、260・・・・■SDNコネクタ、310・・・
・多重化/非多重化装置、320・・・・直列リンク・
インタフェース、330・・・・HDLC送信装置、3
40.350・・・・チャネル・デコーダ、360・・
・・チャネル・セレクタ・モジュール、370・・・・
割込み制御装置、380・・・・レジスタ・バンク、4
00・・・・HDLC受信装置、410・・・・データ
/クロック・セレクタ、420・・・・非直列化装置、
430・・・・フラグ/ゼロ削除デコーダ、440・・
・・シフト・クロック生成機構、450・・・・同期/
バイト・クロック生成機構、460・・・・BCC計算
器。 4図 M2図
遠隔通信ネットワークの全般的アーキテクチャを示す図
である。 第2図は、第3a図、第3b図、第3c図、第3d図の
関係を詳しく示す図である。 第3a図、第3b図、第3c図、第3d図は、それぞれ
本発明に基づ<HDLC受信装置の好ましい実施例の部
分図である。 第4図は、本発明のチャネル・セレクタ回路の詳細図で
ある。 第5図は、フラグ/ゼロ削除デコーダとシフト・クロッ
ク生成機構の概略図である。 第6図は、同期/バイト・クロック発生機構を示す図で
ある。 第7図は、非直列化回路の詳細図である。 第8図は、BCC計算器を示す図である。 第9図は、l5DNインタフエース制御装置の出力信号
に関するタイミング図である。 210・・・・処理装置、250・・・・インタフェー
ス制御装置、254・・・・受信対、255・・・・送
信対、260・・・・■SDNコネクタ、310・・・
・多重化/非多重化装置、320・・・・直列リンク・
インタフェース、330・・・・HDLC送信装置、3
40.350・・・・チャネル・デコーダ、360・・
・・チャネル・セレクタ・モジュール、370・・・・
割込み制御装置、380・・・・レジスタ・バンク、4
00・・・・HDLC受信装置、410・・・・データ
/クロック・セレクタ、420・・・・非直列化装置、
430・・・・フラグ/ゼロ削除デコーダ、440・・
・・シフト・クロック生成機構、450・・・・同期/
バイト・クロック生成機構、460・・・・BCC計算
器。 4図 M2図
Claims (5)
- (1)多重HDLC通信チャネル用の受信装置を有し、
上記受信装置が、受信したHDLC制御ネットワーク管
理フレームを計算しそのフレームの妥当性を検査するた
めのブロック検査文字計算器を含む、遠隔通信ネットワ
ーク用の端末アダプタであって、 上記いずれかのHDLC通信チャネル上での制御ネット
ワーク管理フレームに含まれる特定の制御ネットワーク
管理ヘッダの受信を検出する手段と、 上記検出に応じて、上記計算器を、上記特定制御ネット
ワーク管理ヘッダに対するブロック検査文字の計算後の
上記計算器の状態に対応する所定の状態にセットし、そ
れによって上記計算器が上記制御ネットワーク管理フレ
ームに関して上記ブロック検査文字の計算を行なえるよ
うにする手段と、 を含むことを特徴とする、前記端末アダプタ。 - (2)上記検出手段がさらに、 第1HDLCチャネル中での上記特定制御ネットワーク
管理ヘッダの受信を検出するためのCNMチャネル第1
デコーダと、 第2HDLCチャネル中での上記特定制御ネットワーク
管理ヘッダの受信を検出するためのCNMチャネル第2
デコーダと、 上記第1デコーダと第2デコーダのどちらが上記特定制
御ネットワーク管理ヘッダの発生を検出したかを決定す
る手段とを含み、 上記端末アダプタがさらに、 上記決定に応じて、上記特定制御ネットワーク管理ヘッ
ダが上記第1及び第2HDLCチャネルから上記のセッ
トされた計算器にデータ流れを送信する手段を含むこと
を特徴とする、 請求項1に記載の端末アダプタ。 - (3)上記計算機がさらに、 上記ブロック検査文字の計算に必要な、基礎的中間結果
を記憶するための1組のラッチと、それぞれが上記ラッ
チの1つに接続され、対応する状態を対応するラッチに
ロードして、上記計算器が上記制御ネットワーク管理フ
レームに対する上記ブロック検査文字の計算を行なえる
ようにする1組のセレクタと を含むことを特徴とする、請求項2に記載の端末アダプ
タ。 - (4)上記遠隔通信ネットワークが統合サービス・ディ
ジタル・ネットワークであり、 上記HDLC通信チャネルが64kbpsBチャネルで
ある ことを特徴とする、請求項3に記載の端末アダプタ。 - (5)上記特定ヘッダが16進シーケンスFD1B28
80104208218410である ことを特徴とする、請求項4に記載の端末アダプタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP89480102.6 | 1989-06-29 | ||
EP89480102A EP0405041B1 (en) | 1989-06-29 | 1989-06-29 | Terminal adapter having a multiple HDLC communication channels receiver for processing control network management frames |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0338943A true JPH0338943A (ja) | 1991-02-20 |
JPH0614649B2 JPH0614649B2 (ja) | 1994-02-23 |
Family
ID=8203063
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2170391A Expired - Lifetime JPH0614649B2 (ja) | 1989-06-29 | 1990-06-29 | 多重hdlc通信チヤネル受信装置を有する端末アダプタ |
Country Status (4)
Country | Link |
---|---|
US (1) | US5043989A (ja) |
EP (1) | EP0405041B1 (ja) |
JP (1) | JPH0614649B2 (ja) |
DE (1) | DE68914831T2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB9213272D0 (en) | 1992-06-23 | 1992-08-05 | Digital Equipment Int | Check sequence preservation |
US5579300A (en) * | 1993-06-14 | 1996-11-26 | Hyundai Electronics Industries Co., Ltd. | Private automatic branch exchange for integrated services digital network |
US5802311A (en) * | 1995-06-15 | 1998-09-01 | David Hall | Using adaptive redundant packet retrieval to improve reliability in a unidirectional data broadcasting system |
FI106507B (fi) | 1998-04-09 | 2001-02-15 | Nokia Networks Oy | Tietosanoman käsittely tietoliikenneverkon verkkoelementissä |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5476033A (en) * | 1977-11-30 | 1979-06-18 | Fujitsu Ltd | Interruption method for high-level data transmission control system |
JPS62166637A (ja) * | 1986-01-20 | 1987-07-23 | Fujitsu Ltd | 通信デ−タのコ−ド検出方式 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5325306A (en) * | 1976-08-20 | 1978-03-09 | Sanyo Electric Co Ltd | Information transm ission system |
JPS5866448A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | パケット交換における誤り検出方式 |
JPS58206254A (ja) * | 1982-05-27 | 1983-12-01 | Nec Corp | 誤り検出符号生成/検査方式 |
US4523310A (en) * | 1983-01-28 | 1985-06-11 | Gould Computer Systems Inc. | Synchronous communications multiplexer |
US4710916A (en) * | 1985-08-02 | 1987-12-01 | Gte Laboratories Incorporated | Switching apparatus for burst-switching communications system |
US4887162A (en) * | 1988-04-19 | 1989-12-12 | Ricoh Company, Ltd. | Facsimile machine having retransmission function |
-
1989
- 1989-06-29 EP EP89480102A patent/EP0405041B1/en not_active Expired - Lifetime
- 1989-06-29 DE DE68914831T patent/DE68914831T2/de not_active Expired - Fee Related
- 1989-09-01 US US07/401,892 patent/US5043989A/en not_active Expired - Fee Related
-
1990
- 1990-06-29 JP JP2170391A patent/JPH0614649B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5476033A (en) * | 1977-11-30 | 1979-06-18 | Fujitsu Ltd | Interruption method for high-level data transmission control system |
JPS62166637A (ja) * | 1986-01-20 | 1987-07-23 | Fujitsu Ltd | 通信デ−タのコ−ド検出方式 |
Also Published As
Publication number | Publication date |
---|---|
EP0405041B1 (en) | 1994-04-20 |
DE68914831T2 (de) | 1994-11-17 |
DE68914831D1 (de) | 1994-05-26 |
JPH0614649B2 (ja) | 1994-02-23 |
US5043989A (en) | 1991-08-27 |
EP0405041A1 (en) | 1991-01-02 |
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