JPH0338943A

JPH0338943A - 多重ｈｄｌｃ通信チヤネル受信装置を有する端末アダプタ

Info

Publication number: JPH0338943A
Application number: JP2170391A
Authority: JP
Inventors: Philippe Dalmas; フイリツプ・ダルマ; Daniel Esteban; ダニエル・エストバン; Pennec Jean-Francois Le; ジヤン・フランソワ・ルペネツク; Patrick Michel; パトリツク・ミシエル; Philippe Therias; フイリツプ　テリア
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-06-29
Filing date: 1990-06-29
Publication date: 1991-02-20
Anticipated expiration: 2009-02-23
Also published as: EP0405041B1; DE68914831T2; DE68914831D1; JPH0614649B2; US5043989A; EP0405041A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明は、複数のＨＤＬＣ通信チャネル受信装置を有す
る遠隔通信ネットワーク用の端末アダプタ、特に制御ネ
ットワーク管理フレームを処理する端末アダプタに関す
る。

Ｂ、従来の技術遠隔通信ネットワークは広く普及しており、したがって
多数の装置間で接続及び通信を行なうことができる。新
しい適用業務の０８発、ならびに通信の必要性の増大で
、遠隔通信製品供給業者が、制御ネットワーク管理（Ｃ
ＮＭ）及びネ・ソトワークへの個々のアクセスの回数の
点で性能を高めることのできる製品を設計する必要が生
じてきた。

一般に、制御ネットワーク管理は、遠隔通信ネットワー
ク、特にデータ・チャネルを介して伝送される、特殊な
ＣＮＭデータ・フレームを用いて行なわれる。こうした
特殊なＣＮＭフレームは、遠隔通信装置器用のＣＮＭ制
御コマンドを通常のデータから区別できるようにするた
めに、特定のフォーマットを用いている。ハイレベル・
データ・リンク制御（ＨＤＬＣ）プロトコルや直列デー
タ・リンク制御（ＳＤＬＣ）プロトコルなどの同期プロ
トコルを使用している場合は、特定のＨＤＬＣフレーム
及び５ＤＬＣフレーム（以下ではＨＤＬＣフレームと呼
ぶ）を定義済みヘッダと一緒に使って、ＣＮＭ機能を実
現することができる。

しかし、遠隔通信ニーズの発展の結果、絶えず新しい遠
隔通信製品がネットワークに接続されるようになり、管
理すべきアクセスの数が絶えず増大してきている。たと
えば、進行しつつある電話網のディジタル化の過程で生
まれた統合サービス・ディジタル・ネットワーク（ＩＳ
ＤＮ）の概念に関していうと、顧客は大きな公共遠隔通
信サービスにアクセスできるようになる。第１図に、Ｃ
ＣＩＴＴによって定義された如きｌ５ＤＮ遠隔通信ネッ
トワークの全般的アーキテクチャを示す（ＣＣＩ　Ｔ　
Ｔ　Ｔｏｎｅ　ＩＩ　ｒａｃｓｉｃｕｌｅ　ＩＶ、５　
　参照）。端末装置が端末アダプタ（ＴＡ）に接続され
ている。

端末アダプタは、基本２Ｂ＋Ｄインタフエースとマイク
ロプロセッサで制御される基本論理回路とからなり、３
本のチャネル上で、Ｂ１、Ｂ２で＋１６４ｋｂｐｓ１Ｄ
チャネルでは１６　ｋ　ｂ　ｐ　ｓでデータを処理する
ことができる。

ｌ５ＤＮネツトワークは、具体的には、ネ・ソトヮーク
に接続された２つの端末アダプタＴＡ間でいくつかの通
信チャネルを使用できる可能性を与える。基本アクセス
・ポートは、最大３本までのデータ・チャネル（２Ｂ＋
Ｄ）を提供し、１次アクセス・ポートは、最大３０本ま
でのＢチャネルと１本のＤチャネルを提供する。あらゆ
るデータ通信チャネル上にＣＮＭ機能を設けるには、そ
れぞれが定められたチャネルに対するＣＮＭ機能をもた
らす基本的５ＤＬＣ受信装置の数を増加させなければな
らず、そうするとそれに対応して不可避的に電子部品の
数も増え、製造コストが上昇する。

したがって、各チャネルごとにＣＮＭ機能を実現しなが
ら、複数の通信チャネルを接続できる端末アダプタの必
要が生じてきた。より詳しく言うと、複数のＨＤＬＣ通
信チャネルに接続されるように設計され、既存のすべて
の通信チャネル間で共用できるＨＤＬＣ受信装置を含む
、装置が必要になってきた。

Ｃ１発明が解決しようとする課題本発明の一目的は、多数のＨＤＬＣ通信チャネル間で共
用できる複数のＨＤＬＣ受信装置を有する遠隔通信ネッ
トワーク用の端末アダプタを提供することにある。

本発明の他の目的は、特定の制御ネットワーク・フレー
ムを検出できる、複数のＨＤＬＣ受信装置を有する端末
アダプタを提供することにある。

０１課題を解決するための手段本発明の諸目的は、本発明の端末アダプタによって達成
される。この端末アダプタは、受信したＨＤＬＣＣＮＭ
フレームの妥当性を計算し検査するためのブロック検査
文字（ＢＣＣ）計算器を含む、複数のＨＤＬＣ通信チャ
ネル受信装置を有する。この端末アダプタはさらに、１
本のＨＤＬＣ通信チャネル上でＣＮＭフレーム中に含ま
れる特定のＣＮＭヘッダの受信を検出する手段を含み、
また上記の検出に応じてＢＣＣ計算器を定められた状態
に初期設定する手段も含む。後者の状態は、上記の特定
のヘッダを計算した後のＢＣＣ計算器の状態に対応する
ものであり、それによりＢＣＣ計算器は、その特定のヘ
ッダ及びＣＮＭ制御コマンドを含めてＣＮＭフレーム全
体の計算を完了することができる。

本発明の諸目的は、複数のＨＤＬＣ通信チャネル用の受
信装置を有する本発明の端末アダプタを用いて達成され
る。この受信装置は、受信したＨＤＬＣＣＮＭフレーム
の妥当性を計算し検査するためのＢＣＣ計算器を含んで
いる。この端末アダプタはさらに、上記ＨＤＬＣ通信チ
ャネルのいずれか１本上のＣＮＭフレームに含まれる特
定のＣＮＭヘッダを検出する手段と、上記の検出に応じ
てＢＣＣ計算器を予め定義した状態に設定する手段とを
含んでいる。後者の状態は、特定のＣＮＭヘッダに対す
るブロック検査文字（ＢＣＣ）を計算した後のＢＣＣ計
算器の状態に対応するものである。したがって、ＢＣＣ
計算器は、上記ＣＮＭフレームに対する上記ＢＣＣの計
算を続けることができる。

Ｅ、実施例第１図は、ＣＣＩＴＴで定義される如きｌ５ＤＮ遠隔通
信ネットワークの全般的アーキテクチャを示したもので
ある。

第２図は、第３ａ図、第３ｂ図、第３ｃ図、第３ｄ図を
どう組み合わせれば、本発明の好ましい実施例の詳細図
が得られるかを示す図である。第３ｃ図を参照すると、
本発明に基づく装置は、インテル８０１８Ｅ３シリーズ
の１つなどの処理装置２１０を含んでいる。処理装置２
１０は、時分割アドレス／データ・バス２１７を用いて
通信する。

時分割アドレス／データ・バス２１７は、通常のデータ
・バス３０２及びアドレス・バス３０３に入力を供給す
るマルチプレクサ／デマルチプレクサ３１０に接続され
ている。処理のためのタイミングは、データ・バス３０
２とアドレス・バス３０３の２本のバスでバス２１７の
多重化解除を実行するため、マルチプレクサ／デマルチ
プレクサ３１０に送られる、アドレス・ラッチ・エネー
ブル（ＡＬＥ）信号２１６によって与えられる。本発明
に基づく装置はさらに、記憶要素、具体的には第３ａ図
に示すようにプログラム式読取り専用記憶装置（ＦＲＯ
Ｍ）２３０とランダム・アクセス記憶袋！　（ＲＡＭ）
２２０を含んでおり、この両要素は、それぞれ線２１２
上のＵＣＳチップ選択信号と線２１１上のＬＣＳチップ
選択信号によってアドレス可能である。これらの記憶要
素はまた、いずれも上記のマルチプレクサ／デマルチプ
レクサ・ブロック３１０によって生成される、それぞれ
アドレスとデータ値を送るアドレス・バス３０２及びデ
ータ・バス３０３によってもアドレス可能である。これ
らの記憶要素を制御するためのＲＥＡＤ信号２１３とＷ
ＲＩＴＥ信号２１４が、処理装置２１０によって生成さ
れる。第３Ａ図を参照すると、この装置はまた、工ｓＤ
Ｎインタフェース制御装置２５０を含んでいる。インタ
フェース制ａｌ！？２５０は、たとえばインテル社から
市販されている２９Ｃ５３タイプのものでよく、インテ
ル、マイクロ通信ハンドブック（ＩＮ置Ｍｉｃｒｏｃｏ
ｍｍｕｎｉｃａｔｉｏｎ　ｌ１ａｎｄｂｏｏｋ）の仕様
に従って、直列リンク・データ（ＳＬＤ）線２５１上で
変換された形のデータを生成するために、受信対２５４
からデータ情報を引き出すことができる。ＳＬＤ線２５
１は、双方向性である。ｒｓＤＮインタフェース制御装
ｒａ、２５０はまた、送信対２５５を介して送信するた
め、ＳＬＤ線２５１から受信データを引き出す。ｌ５Ｄ
Ｎインタフエース制御装置２５０は、ＳＬＤ信号の他に
も、第３ｂ図に示す、直列リンク・インタフェース３２
０に接続された直列クロック（ＳＣＬ）線２５２と直列
方向（ＳＤＩＲ）線２５３を制御する。再度第３ａ図を
参照すると、ｌ５ＤＮコネクタ２６０を用いて、この装
置をｌ５ＤＮネツトワークに接続することができる。受
信対２５４及び送信対２５５と遠隔通信ネットワークと
の間の電気的絶縁は、１対の変成器（図示せず）によっ
て行なわれる。ｌ５ＤＮインタフエース制御装置２５０
は、フィン。ブヨセッサ２１０により、プロセッサ２１
０によって発生される線２１３上のＲＥＡＤ信号、線２
１４上のＷＲＩＴＥ信号、及び線２１６上のＡＬＥ信号
と線２１５上のｐｃｓｏ信号を用いて制御される。ｌ５
ＤＮインタフエース制御装置２５０はまた、データ・バ
ス３０２にも接続されており、割込み線２５６によって
処理装置２１０に接続されている。第３ｂ図を参照する
と、レジスタ・バンク３８０が、線３８６上のＢｌ／Ｂ
２　　ＸＭＩＴ信号によって直列リンク・インタフェー
ス３２０を制御し、線３８５上の５６／６４ＢＩ　　Ｓ
ＥＬ信号によってＣＮＭチャネル１デコーダ３５０を制
御し、線３８４上の５Ｅ３／６４Ｂ２　　ＳＥＬ信号に
よってＣＮＭチャネル２デコーダ３４０を制御し、制御
線３８４及び３８５によってデータ／クロック・セレク
タ４１０を制御する。

レジスタ・バンク３８０はまた、ＲＥＳＥＴＳＥＬ線３
８７でチャネル・セレクタ３８０にｔ妾続され、線３８
３上のＤＡＴＡ　　ＳＥＬ信号によって、ＨＤＬＣ受信
装置ブロック４００に含まれる非直列化装置４２０（第
３ｄ図に示す）を制御する。レジスタ・バンク３８０は
さらに、線３９３上のＣＮＭモード信号によって、同期
／ノ（イト・クロック生成機構４５０を制御する。レジ
スタ・バンク３８０はさらに、線３８８上の第１のＲＥ
ＳＥＴ　　ＦＬＡＧ信号と線３８９上の第２のＲＥＳＥ
Ｔ　　ＢＣＣ信号と線３９０上の第３のＲＥＳＥＴ　　
ＬＯＡＤ信号によって割込み制御装置３７０を制御する
。ＨＤＬＣ受信装置プロ１．り４００はまた、バス３９
４上を運ばれる１６ビソトのＬＯＡＤ　　ＶＡＬＵＥワ
ードによって制御される、ＢＣＣ計算器４６０をも含ん
でいる。最後に、レジスタ・バンク３８０は、線３９１
上のＺＥＲＯＩＮＳＥＲＴ信号と線３９２上の５ＥＮＤ
　　ＢＣＣ信号と線３８１上のＷＲＩＴＥ　　ＸＭＩＴ
信号とバス３８２上の８ビツトのＸＭＩＴ　　ＤＡＴＡ
ワードによってＨＤＬＣ送信装置３３０を制御する。

ＨＤＬＣ送信装置３３０は、ＨＤＬＣフレームの生成を
行なう。データは、ＷＲＩＴＥ信号２１４、ＰＣ３Ｌチ
ップ選択信号２１８、及びバス３０３上の所定のレジス
タの対応するアドレスを使って、マイクロプロセッサ２
１３からマルチプレクサ／デマルチプレクサ３１０とレ
ジスタ・バンク３８０を介して送られる。ＨＤＬＣ送信
装置３３０の制御は、線３９１上のＺＥＲＯｌＮ５ＥＲ
Ｔ信号、線３９２上の５ＥＮＤ　　ＢＣＣ信号、及び線
３８１上のＷｔＴＥ　　ＸＭＩＴ信号によって行なわれ
る。ＨＤＬＣ送信装置３３０は、直列リンク・インタフ
ェース回路３２０に送られる直列データを運ぶ第１の出
力線３３２と、割込み制御装置３７０に送られる送信要
求信号を運ぶ第２の出力線３３１とを有する。

直列リンク・インタフェース３２０は、線３２１上に第
１のＥＮＶ　　Ｂｌ信号を発生する。このＥＮＶ　　Ｂ
ｌ信号は、ＣＮＭチャネル１デコーダ３５０とデータ／
クロック・セレクタ４１０に送られる。

直列リンク・インタフェース３２０は、線３２２上に第
２のＥＮＶ　　Ｂ２信号を発生する。このＥＮＶ　　Ｂ
２信号は、ＣＮＭチャネル２デコーダ３４０とデータ／
クロック・セレクタ４１０に送られる。直列１ｆンク・
インタフェースはまた、ＨＤＬＣ送信装置３３０からく
るデータをＸＭＩＴＤＡＴＡ線３３２からＢ１またはＢ
２チャネルに向かわせることができる。Ｂチャネルの選
択は、線３２１及び３３２上の１組の信号によって行な
われる。この両信号は、それぞれＢｌチャネル及びＢ２
チャネル上で受は取ったデータ・ビットのエンベロープ
に対応するものである。第９図に、線３２１及び３２２
上の信号のタイミング図を示す。

２つのＣＮＭチャネル・デコーダ、すなわちＣＮＭチャ
ネル１デコーダ３５０とＣＮＭチャネル２デコーダ３４
０は、特殊ＣＮＭ制御データを弓き出すために、受信フ
レーム内の特定のヘッダの検出を可能にする。１本のＢ
チャネル、たとえばＢ１チャネル上でヘッダが検出され
るとすぐ、第３ｂ図に示すように、線３５１上のＨＥＡ
ＤＥＲｌＤ、ＥＴＥＣＴ信号がチャネル・セレクタ・モ
ジュール３８０に送られる。同様に、Ｂ２チャネル上で
ＣＮＭヘッダが検出されると、ＣＮＭチャネル２デコー
ダ３４０は、線３４１上でＨＥＡＤＥＲ２ＤＥＴＥＣＴ
ＥＤ信号を発生する。第３ａ図、第３ｂ図、第３Ｃ図、
第３ｄ図は全体として具体的にチャネル２本のケースを
示しているが、当業者なら簡単にこの説明をｎチャネル
装置に拡張できるはずである。

第３ｂ図及び第９図を参照すると、レジスタ・バンク３
８０からの５６／６４　　ＢＩ　　ＳＥＬ線３８５と５
６／６４　　Ｂ２　　ＳＥＬ線３８４上の値がプログラ
マブルであるおかげで、線３２１上のＥＮＶ　　Ｂｌ信
号または線３２２上のＥＮＶＢ２信号によって与えられ
るＢ１またはＢ２チャネル・スロット中の８ビツトのう
ち７ビツトだけをサンプリングする能力が提供される。

この能力が与えられるのは、ある種のｌ５ＤＮネツトワ
ークでもたらされるＢチャネルを介した伝送速度が５６
ｋｂｐ　ｓに制限されているためである。

２本の線３４１と３５１のうちの一方によってヘッダ検
出信号が送られるのに応じて、チャネル・セレクタ３６
０は、線３６１上のＢｌ／Ｂ２　　ＳＥＬ信号によって
データ／クロック・セレクタ４１０に提供されるチャネ
ルの選択を行なう。またＨＤＬＣ受信装置４００がＨＤ
ＬＣＣＮＭフレームを扱えるようにプリセットするため
のＬＯＡＤＨＤＬＣ信号も線３６２上に発生される。こ
のＨＤＬＣＣＮＭフレームの始め、すなわち後で詳しく
述べる特定のＣＮＭヘッダは考慮されていない。線３６
２上のこの信号はまた、割込み制御装置３７０を介して
処理装置２１０に割込みを生成するのにも使用される。

時間の損失を避けるため。

このクロッキングは速いＳＹＳ　　ＣＬＯＣＫクロック
２１９によって駆動される。このフレームが完全に受信
されると、線３８７上にＲＥＳＥＴ　　ＳＥＬ信号を発
生させるため、処理装置２１０は、バス３０２と３０３
及び制御信号２１３と２１４によってレジスタ・バンク
３８０を制御する。その結果、チャネル・セレクタ３６
０がリセットされる。

再度第３ｂ図を参照すると、データ／クロック・セレク
タ４１０は、線９２１上の既存のＥＮＶＢ１エンベロー
プ信号と線３２２上のＥＮＶ　　Ｂ２エンベロープ信号
、ならびに５Ｂ／６４　　ＢＩＳＥＬ信号３８５と５８
／６４　　Ｂ２　　ＳＥＬ信号３８４によってＳＬＤ線
２線上５１してＢｌチャネルまたはＢ２チャネルからの
データを選択する。後者の信号３８４及び３８５は、使
用する速度を表す情報を運ぶもので、第９図に関して詳
しく説明する。データ／クロック・セレクタ４１０は特
に、ｌ５ＤＮインタフエース制御装置２５０からくるＳ
ＣＬ線２５２上の直列リンク・インタフェース（ＳＣＬ
）クロックを使用する。このＳＣＬクロックは５１２ｋ
Ｈｚのクロックである。

データ／クロック・セレクタ４１０はさらに、線２５３
上の上記の５ＤＩＲ同期信号を使用する。

この信号は８ｋＨｚのクロックである。データ／クロッ
ク・セレクタ４１０は、５１２ｋｂｐｓ／６４ｋｂｌ）
ｓコンバータを含んでいる。このコンバークは、１１１
３８５上の５６／６４　　ＢＩ　　ＳＥＬ信号及び線３
８４上の５６／６４　　Ｂ２　　ＳＥＬ信号に応じて、
５１２ｋｂｐｓの一連のデータ・バーストを線４１１上
の５Ｅｔｋｂｐｓまたは６４ｋｂｐＳの連続したデータ
・シーケンスに変換する。このコンバータはまた、線４
１２上に関連する５６ｋＨｚまたは６４ｋＨｚのクロッ
ク信号を供給する。

第３ｄ図を参照すると、ＨＤＬＣ受信装置ブロック４０
０は、非直列化装置４２０、フラグ・ゼロ削除デコーダ
４３０、シフト・クロツク生成機構４４０１同期／バイ
ト・クロック生成機構４５０、及びＢＣＣ計算器４６０
を含んでいる。これらの要素はすべて後で詳しく説明す
る。

フラグ／ゼロ削除デコーダ４３０は、フレームの始めと
終りを知らせ、この間にＨＤＬＣゼロ削除機能を実行す
る。これは、前のブロックと同じ入力、すなわち５ＥＲ
ＩＡＬ　　ＤＡＴＡ信号４１１とクロック４１２を使っ
て行なわれる。

フラグ／ゼロ削除デコーダ回路４３０は、ＺＥＲＯＤＥ
Ｌ信号４３２、ＦＬＡＧ信号４３１、線４３４上のＥＮ
ＡＢＬＥ　　５ＹＮＣＨＲＯ信号、及び線４３３上のＦ
ＲＡＭＥ　　５ＹＮＣ信号を発生する。ＺＥＲＯＤＥＬ
信号はシフト・クロック生成機構４４０に送られる。Ｆ
ＬＡＧ信号４３１は、ＢＣＣ計算器４６０と割込み制御
装置モジュール３７０で使用される。線４３３上のＦＲ
ＡＭＥ　　５ＹＮＣ信号は、同期／バイト・クロック生
成機構４５０に送られる。クロック生成機構４５０の機
能については、後で説明する。

シフト・クロック生成機構４４０は、線４１２上の信号
を線４４１上の５ＨＩＦＴ　　ＣＬＯＣＫクロック信号
に変換する。このクロック信号のパルスは、ゼロ削除が
現れるとき抑制される。線４４１上のクロック信号は、
フラグ／ゼロ削除デコーダ４３０以外のＨＤＬＣ受信装
置４００のすべての機能によって使用される。

同期／バイト・クロック生成機構４５０は、線４１２上
のクロック信号を使ってＢＹＴＥ　　ＣＬＯＣＫ信号４
５１を発生する。後述するように、通常ノフレーム動作
では、バイト・クロ１りの生成は、「フラグ／ゼロ削除
」デコーダ４３０により、線４３４上のＥＮＡＢＬＥ　
　５ＹＮＣＨＲＯ信号と線４３３上のＦＲＡＭＥ　　５
ＹＮＣ信号を使ってゲート制御される。しかし部分フレ
ーム・ローディングの場合は、線３６２上に発生される
ＬＯＡＤ　　ＨＤＬＣ信号によってロードが行なわれる
。ｍ４５１上のバイト・クロック信号は、非直列化回路
４２０の制御に使われ、また割込制御装置３７０を介し
てＩＮＴＯ割込み線を通りマイクロプロセッサ２１０に
割込みを発生させるのに使用される。

ＨＤＬＣ受信装置４００はさらに、ＢＣＣ計算器４６０
を含んでいる。この計算器４６０は、本発明の好ましい
実施例では、ＨＤＬＣフレーム用の１８ビツトＣＣＩＴ
Ｔ　　Ｖ、４２スクランブラである。この計算器４６０
は、後でわかるように、検査すべきフレームの性質、す
なわち完全か部分的かに応じて異なるときに異なる値を
ロードすることができる。ｒＢＣＣ計算器」回路は、直
列データを運ぶ線４１１に接続され、前述の５ＨＩＦＴ
ＣＬ、０ＣＫ４４１によってクロックされる。完全なフ
レームの場合は、１１４３ｉ上のｒ’ＬＡＧ信号が、フ
レームの保全性を検出するため、ＢＣＣ計算器４６０に
含まれるラッチのローディングを発生させる。フレーム
の始めが欠けているＣＮＭフレームの場合は、ＬＯＡＤ
　　ＨＤＬＣ線３０２を使ってローディングを行なう。

フレームの終りで、検査が合格の場合、線４６１上にＶ
ＡＬＩＤ　　ＢＣＣ信号が現れ、プロセッサ２１０によ
ってＩＮＴｏ線を経て割込み制御装置３７０を介して送
られる。

割込み制御装置３７０は、線３３１上のＸＭＩＴ　　Ｒ
ＥＱＵＥＳＴ信号、線４３１上のＦＬＡＧ信号、線３６
２上のＬＯＡＤ　　ＨＤＬＣ信号、線４６ｉ上（７）Ｖ
ＡＬＩＤ　　ＢＣＣ信号、及び線４５１上のＢＹＴＥ　
　ＣＬＯＣＫ信号のＯＲ機能を実行する。レジスタ・パ
ンク３８０からくるＲＥＡＤ　　５ＴＡＴＵＳ３９５の
選択ζこより、データ・バス３０２上に状況が得られる
。線４５１上のＢＹＴＥ　　ＣＬＯＣＫ信号と線３３１
上のＸＭＩＴＲＥＱＵＥＳＴ信号はパルス式信号なので
リセットは不要である。線４３１上のＦＬＡＧ信号、線
４８ｉ上のＶＡＬＩＤ　　ＢＣＣ信号、及び線３６２上
のＬＯＡＤ　　ＨＤＬＣ信号は、割込み制御装置３７０
に含まれるラッチ内に記憶される。レジスタ・バンク３
８０がプロセッサ２１０で制御されるので、それらのラ
ッチをリセットする３種のリセット信号が発生する。線
３８８上のＲＥＳＥＴ　　ＦＬＡＧ信号、線３８９上の
ＲＥＳＥＴ　　ＢＣＣ信号、１ｉ！３９０上のＲＥＳＥ
Ｔ　　ＬＯＡＤ信号である。両方のＢチャネルで同期プ
ロトコルを使用すると仮定する。また、ＨＤＬＣフレー
ムはＣＮＭのために送られ、遠隔通信ネットワークに接
続された端末アダプタ（ＴＡ）はＣＮＭ制御情報を引き
出して処理しなければならないものと仮定する。上述の
ように、ＣＮＭフレームは、端末アダプタによって認識
されるが、データ端末装置（ＤＴＥ）によっては認識さ
れないようになっている特定のヘッダをもつことを特徴
とする。ＨＤＬＣまたは５ＤＬＣプロトコルは、ＣＮＭ
制御情報をＣＮＭ制御情報以外の情報、すなわちあるＤ
ＴＥから別のＤＴＥに送られるデータ情報と区別するた
めに、１０バイトの特定ヘッダを必要とする。本発明の
好ましい実施例では、ＣＮＭフレームは下記のフォーマ
ットをもつ。

７Ｅ　１１０１１１１１２１１３　＋１４１１５１１６
１１７１＋８　Ｈ９Ｄｏ　ＤＩ　Ｄ２．、、ＤＮ　ＣＩ
　Ｃ２１Ｅフラジｌ　　Ｃ）ＩＭ　へフグ　（１０Ａイ
ト＞　　　　　　　　　　　　　　ｌ　　ＣＨＭ　　デ
ータ　　　　　ｌ　　ＣＲＣｌフラグＣＮＭフレームは
、フラグ“７Ｅ“にゼロが押入されず、ヘッダ、データ
、ＣＲＣにゼロが押入された、普通のＨＤＬＣまたは５
ＤＬＣフレームであることに留意されたい。ＨＤＬＣま
たは５ＤＬＣプロトコルによれば、ＣＲＣは、フレーム
全体の保全性を検証するために使われる検査文字を表す
。ＣＲＣの評価には、パイ）　”　ＨＯ”で始まりバイ
ト″ＤＮ”で終わる一連のデータの特定の多項式を用い
た計算ステップが必要である。ＣＲＣ処理の結果、２つ
のバイトＣＩと０２のセ・ソトからなるＣＲＣ値が得ら
れる。

本発明による装置は、まずｒＣＮＭチャネル１」デコー
ダ３５０またはｒＣＮＭＣＮ率ル２」デコーダ３４０に
よってＣＮＭヘッダを認識するためにアラユるＨＤＩ、
Ｃフレームのヘッダを検査する。

ＣＮＭヘッダが検出されると、この装置は２つのステッ
プを実行する。第１のステップは、プロセッサ２１０に
よってＲＡＭ要素２２０に一連のデータＤｏ１．．ＤＮ
をロードするものである。当業者なら、上記の一連のデ
ータをロードするためにｉｔ接記憶アクセス（ＤＭＡ）
機構型の機構も使用できる。

第２のステップは、ＬＯＡＤ　　ＶＡＬＵＥバス３９４
を介してＢＣＣ計算器４６０にラッチをロードするもの
である。このローディングの完全な機構については、後
で第８図に関して説明する。要するに、ＬＯＡＤ　　Ｖ
ＡＬＵＥバス３９４は、ＢＣＣｉ−１器４６０がＣＮＭ
ヘッダの最初のデータ”ＨＯ’”を受は取ったときに計
算を始めた場合にＢＣＣ計算器４６０に含まれる１６個
のラッチの出力がもつはずの値に対応する値の１ｅビツ
ト・ワードを搬送する。ＢＣＣ計算器４８０は、ＣＮＭ
ヘッダの検出まで、すなわち最後のバイト°°Ｈ９″を
受は取るまで動作しない。ＢＣＣ計算器４６０に含まれ
るラッチに所定の値をセットするため、ＬＯＡＤ　　Ｖ
ＡＬＵＥバス３９４によって運ばれる上記の値は、レジ
スタ・バンク３８０によって与えられる。本発明の好ま
しい実施例で選んだ値は、１ｏｏｏｏｏｔｏｔｏｏｏｏ
ｏｏｏである。

この値は、本発明の好ましい実施例で選んだＣＮＭヘッ
ダ、ＦＤ　　１Ｂ　　２８　８０　１０　４２０８　２
１　８４　１０に対応する。本発明の好ましい実施例で
は、ＣＮＭヘッダは６４ｋｂｐｓの速度でＢチャネルに
入る。データは、５ＣＬ２５２によってクロックされる
双方向直列リンク５ＬＤ２５１を介して運ばれ、通信径
路は５ＤＩＲ２５３で運ばれる情報によって決定される
。

この３種の信号が、ｌ５ＤＮ直列通信プロトコルの特徴
である。これらの信号は、第３ｂ図に示すように、直列
リンク・インタフェース回路３２０に送られる。インタ
フェース回路３２０は、本発明の好ましい実施例では、
５ＤＩＲ２５３によって同期され５ＣＬ２５２によって
クロックされるカウンタ（図示せず）を含んでいる。こ
のカウンタの適当な状態を復号すると、第９図に示すよ
うに、ＳＬＤ線２５ｉ上の８１チャネルに対するデータ
の存在を表す第１のＥＮＶ　　Ｂｌ信号が線３２１上に
発生し、ＳＬＤ線２５１上のＢ２チャネルに対するデー
タの存在を表す第２のＥＮＶ　　Ｂ２信号が線３２２上
に発生する。

Ｂ１チャネル（またはＢ２チャネル）上でのＣＮＭヘッ
ダの検出は、「ＣＮＭチャネル１」デコーダ３３０（ま
たはｒＣＮＭチャネル２」デコーダ３４０）によって行
なわれる。このデコーダは、２進カウンタを含み、この
カウンタは、ＣＮＭヘッダ・パターンに含まれると予想
されるバイトが現れたとき増分され、予想されるバイト
と実際に入ってきたバイトが異なるときクリアされる。

このクロッキングは、線３２１（または３２２）上のエ
ンベロープ信号とＡＮＤされた線２５２上のＳＣＬクロ
ック信号からくる信号によって行なわれる。

カウンタの状態が予想されるＣＮＭヘッダの長さに対応
するときは、この状態が復号されて、線３５１上にＨＥ
ＡＤＥＲＩ　　ＤＥＴＥＣＴＥＤ信号が（または線３４
１上にＨＥＡＤＥＲ２ＤＥＴＥＣＴＥＤ信号が）発生す
る。

ｒＣＮＭチャネル１」デコーダ３３０及び「ＣＮＭチャ
ネル２デコーダ」３４０の出力は、チャネル・セレクタ
回路３６０に接続されている。その目的は、受信装置４
００に送られる線３６１上のＢｌ／Ｂ２　　ＳＥＬ信号
によって、データ／クロック・セレクタ４１０に入るＢ
４チャネルを選択することである。

チャネル・セレクタ回路３６０について、第４図を参照
して詳細に説明する。

線３５１上に現れるＨＥＡＤＥＲＩ　　ＤＥＴＥＣＴＥ
Ｄ信号がＤラッチによってサンプリングされる。Ｄラッ
チ９００は、線２５２上のＳＣＬ信号によってクロック
される。次いでＤラッチ９ＯＯの出力がＤラッチ９２０
によって再サンプリングされる。Ｄラッチ９２０は、線
２１９上に現れる上記の５ＹＳＣＬＯＣＫクロック信号
によってクロックされる。５ＹＳＣＬＯＣＫクロック信
号は、本発明の好ましい実施例では、８メガヘルツの高
速クロックである。線３５１上の信号の２重サンプリン
グの結果を送るラッチ９２０のＱ出力は、ＡＮＤゲー）
１０２０の非反転入力に接続されている。ＡＮＤゲート
の反転入力は、Ｄラッチ８９０のＱ出力に接続されてい
る。Ｄラッチ９６０は線２１９上の信号によってクロッ
クされ、そのＤ入力がＡＮＤゲート９５０に接続されて
いる。

線３５１は、ＡＮＤゲート９７０の非反転入力に接続さ
れ、ＡＮＤゲー）９７０の反転入力はラッチ９００のＱ
出力に接続されている。ＡＮＤゲート９７０の出力は、
そのチャネル上でヘッダが検出されるとき立上り、Ｄラ
ッチ１０００によってラッチされる。Ｄラッチ１ｏｏｏ
は、その立上りを遅延させるため、線２５２上のＳＣＬ
信号によってりｐツクされる。

同様にして、線３４１上のＨＥＡＤＥＲ２ＤＥＴＥＣＴ
ＥＤ信号は、線２５２上のＳＣＬ信号によってクロック
されるＤラッチ９１０によってサンプリングされる。次
いでＤラッチ９１０の出力が、線２１９上の５ＹＳＣＬ
ＯＣＫクロック信号によってクロックされるＤラッチ９
３０で再サンプリングされる。この２重サンプリングの
結果を運ぶラッチ９３０の出力はＯＲゲート９４０の第
１人力に接続され、ＯＲアゲ−９４０の第２人力はラッ
チ９６０のＱ出力に接続されている。

ＯＲゲート９４０の出力はＡＮＤゲート９５０の１人力
に接続され、ＡＮＤゲー）９５０の第２人力は線３８７
上のＲＥＳＥＴ　　ＳＥＬ信号に接続され、その出力は
ラッチ９６０のＤ入力に接続されている。ラッチ９００
のＱ出力信号はＯＲゲート９４０の第２人力に送り返さ
れて、セット・リセット機能が実施される。ラッチ９６
０の出力はＡＮＤゲー）１０２０の反転入力に接続され
ている。さらに、線３４１上のＨＥＡＤＥＲ２ＤＥＴＥ
ＣＴＥＤ信号はＡＮＤゲート９８０の非反転入力に送ら
れ、ＡＮＤゲート９８０の反転入力はラッチ９１０のＱ
出力に接続されている。ＡＮＤゲート９８０の出力は、
チャネルＢ２上でヘッダが検出されたときに立上りパル
スを提供し、このパルスは、この立上りを遅延させるた
めに、ＳＣＬクロックによってクロックされるカウンタ
９９０によってラッチされる。

ラッチ９２０の出力とラッチ９８０の出力は、それぞれ
ＡＮＤゲー）１０２０の非反転入力及び反転入力に接続
されている。ＡＮＤゲート１０２０の出力はＯＲゲート
１０３０の第１人力に接続され、ＯＲアゲ−１０３０の
第２人力はカウンタ１０５０のＱ出力に接続され、カウ
ンタ１０５０は線２１９上の５ＹＳＣＬＯＣＫ信号によ
ってクロックされる。カウンタ１０５０のＤ入力はＡＮ
Ｄゲー）１０４０の出力線に接続されている。ＡＮＤゲ
ート１０４０の第を入力は線３８７に接続され、第２人
力はＯＲアゲ−１０３０の出力に接続されている。ＯＲ
アゲ−１０３０とＡＮＤゲー）１０４０とラッチ１０５
０の運動によって、セット／リセット・フリップフロッ
プが形成される。

すなわち、ラッチ１０５０は検出された最初のヘッダを
記憶することができる。ラッチ１０５０のリセットはＲ
ＥＳＥＴ　　ＳＥＬ線３８７上のりセント信号によって
行なわれる。最終的にラッチ１０５０の出力が、線３６
１上に上記のＢｌ／Ｂ２５ＥＬ信号を生成する。線３８
１はセレクタ１０１０の制御人力に接続されている。セ
レクタ１０１０の２つの入力は、それぞれラッチ９９０
のＱ出力とラッチ１ｏｏｏのＱ出力に接続されている。

線３６１が”１”を運んでいるとき、ラッチ１０００の
出力が選択される。すなわち、セレクタ１０１０の出力
線３６２に接続される。逆の場合は、ラッチ９９０の出
力が選択され、ラッチ９９０の値が線３６２に送られる
。セレクタ１０１０の出力は、線３６２上でＬＯＡＤ　
　ＨＤＬＣ信号を搬送する。ＬＯＡＤ　　ＨＬＤＣ信号
は、線３５２上のＳＣＬクロック信号の周期に対応する
５１２ｋＨｚのパルスである。このパルスは、Ｂ１／Ｂ
２５ＥＬ線２６１で運ばれる値に応じて、線３２１（７
）ＥＮＶ　　Ｂ１信号または線３２２上７７）ＥＮＶＢ
２信号の活動状態の間に発生する。

線３６２上の信号の立上りによって、一方のＢ４チャネ
ル上にＣＮＭデータが現れたことをプロセッサ４２０に
知らせるため、ｒＮＴｏ線３７１を介してマイクロプロ
セッサに割込みが発生する。

選択された後、直列データ４１１とクロック４１２がＨ
ＤＬＣ受信装置４００に提示される。各チャネルはそれ
ぞれヘッダ検出器を有するが、ＨＤＬＣ受信装置４００
は１つしかない。したがって、チャネル・セレクタ３６
０はどのチャネルで最初のヘッダが検出されたかを記憶
するために実施されている。データがＳＬＤバス上で時
分割されるため、検出の競合は不可能である。この実施
例の論理回路は、ＲＥＳＥＴ　　５ＥＬ３８７によって
マイクロプロセッサ２１０がリセットされるまで、ヘッ
ダが見つかった最初のチャネル上でロックされる。

次に「フラグ／ゼロ削除」デコーダ４３０とンフト・・
クロック生成機構４４０について第５図を参照して説明
する。

フラグ／ゼロ削除デコーダ４３０は１　ｆｆ１ｆｌのラ
ッチ６１０．６４０．６５０と、カウンタ６００に含ま
れるラッチとを備えている。すべてのラッチは線４１２
上のＣＬＯＣＫ信号によってクロックされる。カウンタ
６００は７４ＬＳ１６３型の２進カウンタで、そのＬＯ
ＡＤ入力に送られる直列データ４１１によって同期され
る。カウンタ６００もＣＬＯＣＫ信号４１２によってク
ロックされる。４つのロード入力Ａ、Ｂ、Ｃ，Ｄはゼロ
にセントされている。したがって、直列データ４１１上
で最初のゼロに出会ったとき、カウンタ８００はカウン
トを始める。ＨＤＬＣ伝送の際には、フラグは６個続い
た“ｔ”である。線４１ｉ上にｌＴ　ＯＩ＋状態があれ
ばカウンタ６００はクリアされ　ｎ　１　＋”が６個と
その後にＯ°“が続く場合にだけフラグと見なされる。

これは、４人力ＮＡＮＤゲート６３０による状態“６″
の復号によって行なわれる。

ＮＡＮＤゲート６３０の第１の非反転入力はカウツタ６
００のＱＣ出力に接続され、第２人力はカウンタ６００
のＱＡ出力に接続され、第３の非反転入力はカウンタ６
１０のＱＢ出力に接続され、第４の反転入力はカウンタ
６００のＱＤ出力に接続されている。上記のカウンタ６
００の状態“６゛の復号は、６個の°′１°°の後に続
く“′Ｏ“の存在を確かめるため、ラッチ６１０により
、１遅延で確認される。ラッチ６１０の入力は直列デー
タ線４１１に接続されている。ラッチ６１０と６５０の
Ｑ出力はＮＯＲゲート６６０の２つの入力に接続されて
いる。ＮＯＲゲート６８０の出力はＦ’ＬＡＧ４３１と
呼ばれる。

当業者なら周知の如＜、ＨＤＬＣ伝送では、＋＋　ｉ　
ｎから個ごとにＩＯ＋＋を押入することによって、デー
タがフラグと区別される。同じ２進カウンタ６００を使
用し、状！！！５が３人力ＮＯＲゲート６６０によって
復号される。ＮＡＮＤゲート６２０の第１の非反転入力
はカウンタ８００のＱＡ出力に接続され、第２の非反転
入力はカウンタ６００のＱＣ出力に接続され、第３の反
転入力はカウンタ６００のＱＢ出力に接続されている。

ＮＡＮＤゲート６２０の出力は、線４３４上のＥＮＡＢ
ＬＥ　　５ＹＮＣＨＲＯ信号である。ＮＡＮＤゲート６
２０による復号がラッチ６４ｏによって遅延される。ラ
ッチ６４０の出力は線４３２上のＺＥＲＯＤＥＬ信号で
ある。

Ｌ’ｉ！　４３２上のＺＥＲＯＤＥＬ信号はソフト・ク
ロック生成機構４４０に送られる。クロック生成機構４
４０は、ＡＮＤＮＯゲート６６０構成される。ＡＮＤゲ
ート６８０の非反転入力はＺＥＲＯＤＥＬ線４３２に接
続され、反転入力はＣＬＯＣＫ線４１２に接続されてい
る。ＡＮＤゲート６８０の出力は線４４１上の５ＨＩＦ
Ｔ　　ＣＬＯＣＫ信号である。このクロックは、線４１
２上に現れるＣＬＯＣＫ信号から導かれるものであるが
、線４３２が低レベルのとき１パルスが欠ける点が異な
っている。

ブロック４３０はさらにＯＲゲート６７０を含んでいる
。ＯＲゲート６７０の第１の入力は５ＥＲＩＡＬ　　Ｄ
ＡＴＡ線４１線心１１され、第２の入力はＮＡＮＤゲー
ト６３０の出力に接続されている。ＯＲゲート６７０の
出力は線４３３上のＦＲＡＭＥ　　５ＹＮＣ信号である
。

次に同期／バイト・クロック生成機構４５０について第
６図を参照しながら説明する。回路４５０は、カウンタ
６００と同じタイプの４ピツト。

２進カウンタ７００を含んでいる。カウンタ７００はＣ
ＬＯＣＫ信号４１２によってクロックされる。カウンタ
７００のＥＮＡＢＬＥ入力°はＥＮＡＢＬＥ　　５ＹＮ
ＣＨＲＯ線４３４に接続されている。カウンタ７００の
Ｂ、Ｃ，Ｄ入力は“０′°にセットされ、Ａ入力線はＡ
ＮＤゲート７１０の出力に接続されている。ＡＮＤゲー
）７１０の第１の入力はＥＮＡＢＬＥ　　５ＹＮＣＨＲ
Ｏ線４３４に接続され、第２の入力はＦＲＡＭＥ　　５
ＹＮＣ，１ｊｔ４３３に接続されている。カウンタ７０
０のＬＯＡＤ　（ＬＤ）反転入力はＡＮＤゲート７２０
の出力に接続されている。ＡＮＤゲー）７２０の第１の
入力はＦＲＡＭＥ　　５ＹＮＣ線４３３に接続され、第
２の入力はＮＯＲゲート７３０の出力に接続されている
。ＮＯＲゲー）７３０の第１の入力はカウンタ７００の
ＱＤ出力に接続され、第２の入力はＡＮＤゲート７４０
の出力に接続されている。ＡＮＤゲート７４０の第１の
入力はＬＯＡＤ　　ＨＤＬＣ線３６線心６２され、第２
の入力はＣＮＭ　　ＭＯＤＥ線３９線心９３されている
。カウンタ７００のＱＤ出力線は、活動状態のとき状態
８”を表し、ＡＮＤゲート７５０の反転入力に接続され
ている。ＡＮＤゲート７５０の第２の反転入力はＡＮＤ
ゲート７４０の出力に接続されている。ＡＮＤゲート７
５０のＢＹＴＥ　　ＣＬ○ＣＫ出力は、フラグの検出後
に直列データ線４１１を介してバイトの同期を行なう８
１ｃ　Ｈｚ信号を搬送する。またこの８ｋＨｚ信号を使
って、割込み制御装置を介してプロセッサ２１０に割込
みを発生させて、プロセッサ２１０に、非直列化装置４
２０の出力に供給される非直列化データを運ぶデータ・
バス３０２の読取り動作を行なわせる。

非直列化装置要素４２０は、第７図に詳しく示しである
。非直列化機構４２０は、線４１ｉ上に現れる直列デー
タをサンプリングするための、線４１２上のＣＬＯＣＫ
信号によってクロックされるラッチ８２０を含んでいる
。ラッチ８２０の出力は８ビツトのシフト・レジスタ８
００の入力に接続されている。レジスタ８００は線４４
１上（７）ＳＨＩＦＴ　ＣＬＯＣＫによってクロックさ
れる。

シフト・レジスタ８０ｏの８つの出力ビットは、ＢＹＴ
Ｅ　　ＣＬＯＣＫ信号４５１によって、８ビツト・レジ
スタ８１０にラッチされる。レジスタ８１０の出力ビッ
トは、データ・バス３０２上でプロセッサ２１０によっ
て読み取ることができる。

このために、８個の３状態バツフア８３０／１ないし８
３０／８が、８ビツト・レジスタ８１０とデータ・バス
３０２の間に押入されている。プロセッサ２１０は、Ｄ
ＡＴＡ　　ＳＥＬ線３８３の妥当性検査を行なうために
、レジスタ・バンク３８０にアドレスした後に、上記の
読取り動作を実行する。その結果、最終的に非直列化デ
ータがデータ・バス３０２に送られる。

次にＢＣＣ計算器４６０について第８図を参照しながら
詳しく説明する。計算器４８０は、■。

４２Ｇ（、ｒＴＴスクランブラを含んでいる。このスク
ランブラは一般にＣＲＣチエッカと呼ばれ、データの逐
次流れを処理するように設計されている。この計算器は
一般に、循環冗長検査（ＣＲＣ）を実行するために多項
式値に基づく計算機構を必要トスる。その結果がブロッ
ク検査文字（ＢＣＣ）であり、フレーム検査シーケンス
（Ｆｅ２）とも呼ばれる。このＢＣＣはデータ流れの保
全性が保たれることを特徴とするもので、一連の１６個
のラッチ５２０／Ｘ　（Ｘ＝１〜１６）の出力で得られ
る。各ラッチは線４４１上の５ＨＩＦＴ　　ＣＬＯＣＫ
信号によってクロックされる。各ラッチ５２０／Ｘ　（
Ｘ＝　１〜１６）の出力線５２１／Ｘ（Ｘ＝１〜１６）
は組合せ論理回路５５０に接続され、回路５５０の出力
はＤラッチ５８０の入力に接続されている。各ラッチ５
２０／Ｘ　（Ｘ＝２〜１６）の入力は対応するセレクタ
５３０／Ｘ（Ｘ＝２〜１６）の出力に接続されている。

各セレクタの第１の入力線３９４／Ｘ　（Ｘ＝２〜１６
）はＬＯＡＤ　　ＶＡＬＵＥバス３９４からくるもので
、第２の入力はラッチ５２０／（Ｘ−１）（Ｘ＝２〜１
６）の出力に接続されている。

ラッチ５２０／１の入力はセレクタ５３０／１の出力に
接続されている。セレクタ５３０／１の第１の入力はＸ
ＯＲゲート５１０の出力に接続され、第２の入力はＬＯ
ＡＤ　　ＶＡＬＵＥバス３９４の第１の線３９４／１に
接続されている。

各セレクタ５３０／Ｘ　（Ｘ＝　１〜１６）はＯＲゲー
ト５７０の出力線によって制御される。ＯＲゲート５７
０の第１の入力はＦＬＡＧ線４３線心３１され、第２の
入力はＬＯＡＤ　　ＨＬＤＣ線３６２に接続されている
。

ＸＯＲゲート５１０の第１の入力はラッチ５２０／１６
の出力に接続され、第２の入力はラッチ５８０の出力線
に接続されている。ラッチ５８０は５ＨＩＦＴ　　ＣＬ
ＯＣＫＩ！４４１によってクロックされ、その入力線が
５ＥＲＩＡＬ　　ＤＡＴＡ線４１線心１１されている。

ラッチ５６０は線４３１上のＦＬＡＧ制御信号によって
クロックされ、有効なりＣＣの検出を示すＱ出力線４６
１を有する。

特にＢＣＣ計算器４８０の一般的動作は次の通りである
。

装置がＨＤＬＣ通信セ通信センシロンするものと仮定す
る。本発明による装置を含む端末アダプタの遠隔通信ネ
ットワークを介して、たとえばＢ１チャネルを介してＣ
ＮＭ制御コマンドが送られる。、！：、ＣＮＭヘッダの
最後のパイ）Ｂ９を受は取ったとき、ｒＣＮＭチャネル
１」デコーダ３５０はＨＥＡＤＥＲＩ　　ＤＥＴＥＣＴ
ＥＤ線３５１を立ち上げる。「チャネル・セレクタ」３
６０は、直列データ線４１１が５６／８４　　ＢＩ　　
ＳＥＬ線３８５の状態に応じて線４１２上の適当なりロ
ックに関連するＢｌチャネルからのデータを運ぶように
、「データ／クロック・セレクタ」４１０を切り替える
。

チャネル・セレクタ回路３６０はまた、線３６２上にＬ
ＯＡＤ　　５ＤＬＣ信号があるとき、ＢＹＴＥ　　ＣＬ
ＯＣＫ線４５１線分５１同期／バイト・クロック生成機
構４５８によって与えられるバイト同期を生成させる。

回路３６０はさらに、一連のセレクタ５３０／１ないし
５３０／１６を制御する線３ｅ２上のＬＯＡＤ　ＨＤＬ
ｃ信号によって、ＬＯＡＤ　　ＶＡＬＵＥバス３９４が
運ぶ値を、ＢＣＣ計算器４６ｔＯに含まれるラッチ５２
０／１ないし５２０／１６にロードする。バス３９４上
の値は、フレームの開始、すなわちＨＯバイトの受領以
降にデータ／クロック・セレクタ４１０からの線４１１
上の直列データがＢＣＣ計算器４６０に送られた場合に
、一連のラッチ５２０／１ないし５２０／１８に記憶さ
れるはずの値に対応する。したがって、ＨＤＬＣ受信装
置４ｏｏ１特に回路４００に含まれるラッチは、フレー
ムの開始、すなわちＣＮＭ制御フレームの最初のバイト
Ｈ０以降、Ｂ１チャネルの専用になっていたかのように
、所定の状態にセットされる。上記設定の後のＢＣＣ計
算器４８０の所定の状態は、一連のラッチ５２０／Ｘに
上記の１６ビツト・ワード１０００００１０１００００
０００７り（Ｏ−１７されるトイうものである。したが
って、特定のＣＮＭヘッダの最後のバイトを受は取った
ときのＢＣＣ計算器４８０の所定の状態は、特定のＣＮ
Ｍヘッダの１０バイトのシーケンスを計算したＢＣＣ計
算器の状態と同じである。

このため、何本かのデータＢチャネル間で同じＨＤＬＣ
受信装置４００を共用することができる。

第９図は、タイミング図、具体的にはｌ５ＤＮインタフ
エース制御装置２５０の出力信号に関係するタイミング
の図である。この図は、直列リンク・インタフェース・
レベルで使用される様々な入力信号のタイミング図から
なっている。直列リンク・データ（ＳＬＤ）バス２５１
は、データとコマンドの両方の情報を運ぶ直列双方向バ
スである。データはＢチャネルという２本のスロットＢ
１とＢ２に含まれる。他の２つのスロットＣとＳは、制
御及びコマンドを運ぶために使用され、本応用例では使
用しない。各スロットは、５１２ｋＨｚで直列クロック
２５２によってクロックされる８ビツトからなる。５Ｄ
ＩＲ２５３は、ＳＬＤに関する情報の方向を制御するた
めに使用される。直列方向（ＳＤＩＲ）が高レベルのと
き、情報がｒｓＤＮ回線に送られ、５ＤＩＲが低レベル
のときは、情報をｌ５ＤＮ回線から受は取る。

ＥＮＶ　　Ｂｌ　　３２１はＢ１チャネルのデータを含
む時間スロット・エンベロープであす、ＥＮＶ　　Ｂ２
　３２２はＢ２チャネルのデータを含むＨｍ　ｆａ’ｌ
スロット・エンベロープである。ブロック４１０のＣＬ
ＯＣＫ出力４１２は、Ｂ１／Ｂ２　５ＥＬ２６１の選択
に応じて、５６／６４　　ＢＩＳＥＬ信号３８５と５８
／６４　　Ｂ２５ＥＬ信号３８４のどちらかである。Ｂ
Ｉ　　ＣＬＯＣＫ４１２はＥＮＶ　　Ｂｌ信号によって
時間が区切られたＳＣＬのバーストであり、このスロッ
トに含まれるデータをシフトさせるのに使用される。Ｂ
２ＣＬＯＣＫ４１２はＥＮＶ　　Ｂ２信号にょっ−て時
間が区切られたＳＣＬのバーストであり、このスロット
に含まれるデータをシフトさせるのに使用される。

Ｆ０発明の効果受信装置のＢＣＣ計算器により、受信したＨＤＬＣ制御
ネットワーク管理フレームに対するブロック検査文字の
計算を行ないフレームの妥当性をチエツクすることがで
きる。

【図面の簡単な説明】

第１図は、ＣＣＩＴＴによって定義される如きｒｓＤＮ
遠隔通信ネットワークの全般的アーキテクチャを示す図
である。第２図は、第３ａ図、第３ｂ図、第３ｃ図、第３ｄ図の
関係を詳しく示す図である。第３ａ図、第３ｂ図、第３ｃ図、第３ｄ図は、それぞれ
本発明に基づ＜ＨＤＬＣ受信装置の好ましい実施例の部
分図である。第４図は、本発明のチャネル・セレクタ回路の詳細図で
ある。第５図は、フラグ／ゼロ削除デコーダとシフト・クロッ
ク生成機構の概略図である。第６図は、同期／バイト・クロック発生機構を示す図で
ある。第７図は、非直列化回路の詳細図である。第８図は、ＢＣＣ計算器を示す図である。第９図は、ｌ５ＤＮインタフエース制御装置の出力信号
に関するタイミング図である。２１０・・・・処理装置、２５０・・・・インタフェー
ス制御装置、２５４・・・・受信対、２５５・・・・送
信対、２６０・・・・■ＳＤＮコネクタ、３１０・・・
・多重化／非多重化装置、３２０・・・・直列リンク・
インタフェース、３３０・・・・ＨＤＬＣ送信装置、３
４０．３５０・・・・チャネル・デコーダ、３６０・・
・・チャネル・セレクタ・モジュール、３７０・・・・
割込み制御装置、３８０・・・・レジスタ・バンク、４
００・・・・ＨＤＬＣ受信装置、４１０・・・・データ
／クロック・セレクタ、４２０・・・・非直列化装置、
４３０・・・・フラグ／ゼロ削除デコーダ、４４０・・
・・シフト・クロック生成機構、４５０・・・・同期／
バイト・クロック生成機構、４６０・・・・ＢＣＣ計算
器。４図Ｍ２図

Claims

【特許請求の範囲】

（１）多重ＨＤＬＣ通信チャネル用の受信装置を有し、
上記受信装置が、受信したＨＤＬＣ制御ネットワーク管
理フレームを計算しそのフレームの妥当性を検査するた
めのブロック検査文字計算器を含む、遠隔通信ネットワ
ーク用の端末アダプタであって、上記いずれかのＨＤＬＣ通信チャネル上での制御ネット
ワーク管理フレームに含まれる特定の制御ネットワーク
管理ヘッダの受信を検出する手段と、上記検出に応じて、上記計算器を、上記特定制御ネット
ワーク管理ヘッダに対するブロック検査文字の計算後の
上記計算器の状態に対応する所定の状態にセットし、そ
れによって上記計算器が上記制御ネットワーク管理フレ
ームに関して上記ブロック検査文字の計算を行なえるよ
うにする手段と、を含むことを特徴とする、前記端末アダプタ。
（２）上記検出手段がさらに、第１ＨＤＬＣチャネル中での上記特定制御ネットワーク
管理ヘッダの受信を検出するためのＣＮＭチャネル第１
デコーダと、第２ＨＤＬＣチャネル中での上記特定制御ネットワーク
管理ヘッダの受信を検出するためのＣＮＭチャネル第２
デコーダと、上記第１デコーダと第２デコーダのどちらが上記特定制
御ネットワーク管理ヘッダの発生を検出したかを決定す
る手段とを含み、上記端末アダプタがさらに、上記決定に応じて、上記特定制御ネットワーク管理ヘッ
ダが上記第１及び第２ＨＤＬＣチャネルから上記のセッ
トされた計算器にデータ流れを送信する手段を含むこと
を特徴とする、請求項１に記載の端末アダプタ。
（３）上記計算機がさらに、上記ブロック検査文字の計算に必要な、基礎的中間結果
を記憶するための１組のラッチと、それぞれが上記ラッ
チの１つに接続され、対応する状態を対応するラッチに
ロードして、上記計算器が上記制御ネットワーク管理フ
レームに対する上記ブロック検査文字の計算を行なえる
ようにする１組のセレクタとを含むことを特徴とする、請求項２に記載の端末アダプ
タ。
（４）上記遠隔通信ネットワークが統合サービス・ディ
ジタル・ネットワークであり、上記ＨＤＬＣ通信チャネルが６４ｋｂｐｓＢチャネルで
あることを特徴とする、請求項３に記載の端末アダプタ。
（５）上記特定ヘッダが１６進シーケンスＦＤ１Ｂ２８
８０１０４２０８２１８４１０であることを特徴とする、請求項４に記載の端末アダプタ。