JPH0338880A - 伝導度変調縦型絶縁ゲート電界効果トランジスタ - Google Patents
伝導度変調縦型絶縁ゲート電界効果トランジスタInfo
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- JPH0338880A JPH0338880A JP17459989A JP17459989A JPH0338880A JP H0338880 A JPH0338880 A JP H0338880A JP 17459989 A JP17459989 A JP 17459989A JP 17459989 A JP17459989 A JP 17459989A JP H0338880 A JPH0338880 A JP H0338880A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
-
- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は伝導度変調縦型絶縁ゲート電界効果トランジス
タ（以下伝導度変調縦型ＭＯＳＦＥＴと記す）に関する
。
タ（以下伝導度変調縦型ＭＯＳＦＥＴと記す）に関する
。
従来の伝導度変調縦型ＭＯＳＦＥＴは、Ｎチャネル型の
場合、第４図に示すような構造となっており、そのＮ型
第２エピタキシャル成長層３は、その要求される耐圧に
より以下に述べるように決定していた。第２エピタキシ
ャル成長層の抵抗率ρ。、１に対し第２エピタキシャル
成長層の厚さを空乏層がリーチスルーしない厚さ、すな
わち十分に空乏層の伸びる厚さに設定すれば、耐圧は第
３図に示される関係にある。これにより要求される耐圧
により第２エピタキシャル成長層の抵抗率ρａｐｔが決
まる。またこのとき耐圧と第２エピタキシャル成長層の
厚さｊ ｅｐｌは第５図に示される関係にあり、厚さｊ
ｅｐｌは耐圧が要求されている耐圧を満足する範囲で
最小の値になるように決定していた。ターンオフ時間を
短くするため高不純物濃度第１エピタキシャル成長層を
設は小数キャリアの注入効率を低下させる構造となって
いた（例えば特開昭６０−１１７６７３号公報参照）。
場合、第４図に示すような構造となっており、そのＮ型
第２エピタキシャル成長層３は、その要求される耐圧に
より以下に述べるように決定していた。第２エピタキシ
ャル成長層の抵抗率ρ。、１に対し第２エピタキシャル
成長層の厚さを空乏層がリーチスルーしない厚さ、すな
わち十分に空乏層の伸びる厚さに設定すれば、耐圧は第
３図に示される関係にある。これにより要求される耐圧
により第２エピタキシャル成長層の抵抗率ρａｐｔが決
まる。またこのとき耐圧と第２エピタキシャル成長層の
厚さｊ ｅｐｌは第５図に示される関係にあり、厚さｊ
ｅｐｌは耐圧が要求されている耐圧を満足する範囲で
最小の値になるように決定していた。ターンオフ時間を
短くするため高不純物濃度第１エピタキシャル成長層を
設は小数キャリアの注入効率を低下させる構造となって
いた（例えば特開昭６０−１１７６７３号公報参照）。
上述した従来の伝導度変調縦型ＭＯＳＦＥＴは、高不純
物濃度の第１エピタキシャル成長層を設けるだけてはタ
ーンオフ時間を速くするには不十分でありその第２エピ
タキシヤル戒長層の厚さは、十分に空乏層の伸びる厚さ
に設定しているので厚くなり、ターンオフ時に第２エピ
タキシャル成長層（以下、電界緩和層と記す）３の電界
の立上がりが遅くなり、ソース・ドレイン間に作用する
電界が大きくならない。従って電界緩和層に蓄積された
電荷が速くなくならないので、ターンオフ時間が速くな
らないという欠点がある。
物濃度の第１エピタキシャル成長層を設けるだけてはタ
ーンオフ時間を速くするには不十分でありその第２エピ
タキシヤル戒長層の厚さは、十分に空乏層の伸びる厚さ
に設定しているので厚くなり、ターンオフ時に第２エピ
タキシャル成長層（以下、電界緩和層と記す）３の電界
の立上がりが遅くなり、ソース・ドレイン間に作用する
電界が大きくならない。従って電界緩和層に蓄積された
電荷が速くなくならないので、ターンオフ時間が速くな
らないという欠点がある。
本発明の伝導度変調縦型ＭＯＳＦＥＴは、第２エピタキ
シャル成長層の抵抗率を、このエピタキシャル成長層が
リーチスルーしない厚さとした場合の抵抗率のＭ（Ｍ＞
１）倍とし、それにとした場合の厚さを薄くしている。
シャル成長層の抵抗率を、このエピタキシャル成長層が
リーチスルーしない厚さとした場合の抵抗率のＭ（Ｍ＞
１）倍とし、それにとした場合の厚さを薄くしている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の模式断面図である。
第１図に示すように、高不純物濃度のＰ型半導体基板ｌ
と、このＰ型半導体基板１上に形成されたＮ型高不純物
濃度第１エピタキシヤル戒長層２と、さらにこの第１エ
ピタキシャル成長層２上に形成されたＮ型第２エピタキ
シャル成長層３ａと、この第２エピタキシヤル戒長層３
ａ上の所定の領域に選択的に形成されたＰ型拡散層４と
、このＰ型拡散層４上の所定の領域に選択的に形成され
た高不純物濃度のＮ型拡散層５と、Ｎ型第２エピタキシ
ャル成長層３ａ、Ｐ型拡散層４およびＮ型拡散層５上の
所定の位置に選択的に形成されたゲート電極Ｇと、ソー
ス電極Ｓと、ドレイン電極りとを含んでいる。そして、
Ｎ型第２エピタキシャル成長層３ａの抵抗率ρ。、１を
、第３図に示す空乏層の延びを確保した場合の耐圧とエ
ピタキシャル成長層の抵抗率ρ、１．との関係から定ま
る抵抗率ρ。１０２倍（Ｍ＝２）の値と設定した。
と、このＰ型半導体基板１上に形成されたＮ型高不純物
濃度第１エピタキシヤル戒長層２と、さらにこの第１エ
ピタキシャル成長層２上に形成されたＮ型第２エピタキ
シャル成長層３ａと、この第２エピタキシヤル戒長層３
ａ上の所定の領域に選択的に形成されたＰ型拡散層４と
、このＰ型拡散層４上の所定の領域に選択的に形成され
た高不純物濃度のＮ型拡散層５と、Ｎ型第２エピタキシ
ャル成長層３ａ、Ｐ型拡散層４およびＮ型拡散層５上の
所定の位置に選択的に形成されたゲート電極Ｇと、ソー
ス電極Ｓと、ドレイン電極りとを含んでいる。そして、
Ｎ型第２エピタキシャル成長層３ａの抵抗率ρ。、１を
、第３図に示す空乏層の延びを確保した場合の耐圧とエ
ピタキシャル成長層の抵抗率ρ、１．との関係から定ま
る抵抗率ρ。１０２倍（Ｍ＝２）の値と設定した。
第２図はこの場合における耐圧と第２エピタキシヤル戒
長層３ａの厚さｔａｐｔとの関係を示したもので、前述
の第５図に示した従来の空乏層の延＝５″′：；〜、 びを確保した場合の耐圧と第２エピタキシャル成長層３
の厚さｊ ｅｐｌとの関係に対応する。すなわち、例え
は要求耐圧が２５０■の場合、従来例においては、ρ、
、、＝＝７Ω・ｃｍ、 ｔ、、、＝３２ ｐｍであった
ものを、本実施例においては、ρ、ｐ、＝１４Ω・ｃｍ
＋ ｊ ＋ｐｌ ＝ １６μｍと設定する。これにより
、ターンオフ時間が速くなるとともに、耐圧およびオン
抵抗は変らない伝導度変調縦型ＭＯＳＦＥＴが得られる
。
長層３ａの厚さｔａｐｔとの関係を示したもので、前述
の第５図に示した従来の空乏層の延＝５″′：；〜、 びを確保した場合の耐圧と第２エピタキシャル成長層３
の厚さｊ ｅｐｌとの関係に対応する。すなわち、例え
は要求耐圧が２５０■の場合、従来例においては、ρ、
、、＝＝７Ω・ｃｍ、 ｔ、、、＝３２ ｐｍであった
ものを、本実施例においては、ρ、ｐ、＝１４Ω・ｃｍ
＋ ｊ ＋ｐｌ ＝ １６μｍと設定する。これにより
、ターンオフ時間が速くなるとともに、耐圧およびオン
抵抗は変らない伝導度変調縦型ＭＯＳＦＥＴが得られる
。
以上説明したように本発明は、伝導度変調縦型ＭＯＳＦ
ＥＴの第２エピタキシャル成長層の抵抗率を要求耐圧に
より、空乏層の延びを確保した場合の抵抗率と耐圧の関
係から決まる抵抗率のＭ（Ｍ＞１）倍に設定し、それに
対応して第２エピタキシャル成長層の厚さを薄くするこ
とにより、ターンオフ時の電界緩和層の電界の立上がり
を速くし大きな電界が作用するようにしターンオフ時間
を速くできる効果がある。
ＥＴの第２エピタキシャル成長層の抵抗率を要求耐圧に
より、空乏層の延びを確保した場合の抵抗率と耐圧の関
係から決まる抵抗率のＭ（Ｍ＞１）倍に設定し、それに
対応して第２エピタキシャル成長層の厚さを薄くするこ
とにより、ターンオフ時の電界緩和層の電界の立上がり
を速くし大きな電界が作用するようにしターンオフ時間
を速くできる効果がある。
従って、本発明によれば、ターンオフ時間の速−６）２
い伝導度変調縦型ＭＯＳＦＥＴを得ることができる。
第１図は本発明の一実施例の模式的断面図、第２図は第
１図の実施例の耐圧と第２エピタキシャル成長層の厚さ
との関係を示す特性図、第３図は空乏層の延びを確保し
た場合の耐圧と第２エピタキシャル成長層の抵抗率との
関係を示す特性図、第４図は従来の伝導度変調縦型絶縁
ゲート電界効果トランジスタの模式的断面図、第５図は
従来例の耐圧と第２エピタキシャル成長層の抵抗率との
関係を示す特性図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型第
１エピタキシャル成長層、３．３ａ・・・・・Ｎ型第２
エピタキシヤル戒長層、４・・・・・・Ｐ型拡散層、５
・・・・・・Ｎ型拡散層、６・・・・・・絶縁膜、Ｄ・
・・ドレイン電極、Ｇ・・・・・ゲート電極、Ｓ・・・
・・・ソース電極。
１図の実施例の耐圧と第２エピタキシャル成長層の厚さ
との関係を示す特性図、第３図は空乏層の延びを確保し
た場合の耐圧と第２エピタキシャル成長層の抵抗率との
関係を示す特性図、第４図は従来の伝導度変調縦型絶縁
ゲート電界効果トランジスタの模式的断面図、第５図は
従来例の耐圧と第２エピタキシャル成長層の抵抗率との
関係を示す特性図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型第
１エピタキシャル成長層、３．３ａ・・・・・Ｎ型第２
エピタキシヤル戒長層、４・・・・・・Ｐ型拡散層、５
・・・・・・Ｎ型拡散層、６・・・・・・絶縁膜、Ｄ・
・・ドレイン電極、Ｇ・・・・・ゲート電極、Ｓ・・・
・・・ソース電極。
Claims (2)
- （１）高不純物濃度の第１導電型の半導体基板１と、こ
の半導体基板上に形成された第２導電型の高不純物濃度
第１エピタキシャル成長層２と、さらにこの第１エピタ
キシャル成長層上に形成された第２導電型の第２エピタ
キシャル成長層３ａと、この第２エピタキシャル成長層
上の所定の領域に選択的に形成された第１導電型の第１
の拡散層４と、この第１拡散層上の所定の領域に選択的
に形成された高不純物濃度の第２導電型の第２の拡散層
５および前記第２の拡散層上の所定の位置に絶縁膜６を
介して形成されたゲート電極Ｇとを有する伝導度変調絶
縁ゲート電界効果トランジスタにおいて、前記第２エピ
タキシャル成長層の抵抗率をこのエピタキシャル成長層
の厚さを要求される耐圧がＢＶ＿Ｄ＿ｓ＿ｓのとき空乏
層がリーチスルーしない厚さ Ｗ＝２Ｋ＿ｓε＿ｏ／ｑＮ ＢＶ＿Ｄ＿ｓ＿ｓ（Ｎ：不
純物濃度、Ｋｓ：半導体の誘電率、ε＿ｏ：真空の誘電
率、ｑ：電子の電荷量）とした場合の抵抗率のＭ（Ｍ＞
１）倍とし、それに対応してその厚さをＷ′（Ｗ′＜Ｗ
）と薄くしたことを特徴とする伝導度変調絶縁ゲート電
界効果トランジスタ。 - （２）Ｍ≧１．５である特許請求範囲第１項記載の伝導
度変調絶縁ゲート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17459989A JPH0338880A (ja) | 1989-07-05 | 1989-07-05 | 伝導度変調縦型絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17459989A JPH0338880A (ja) | 1989-07-05 | 1989-07-05 | 伝導度変調縦型絶縁ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0338880A true JPH0338880A (ja) | 1991-02-19 |
Family
ID=15981390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17459989A Pending JPH0338880A (ja) | 1989-07-05 | 1989-07-05 | 伝導度変調縦型絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0338880A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5355003A (en) * | 1992-08-05 | 1994-10-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having stable breakdown voltage in wiring area |
-
1989
- 1989-07-05 JP JP17459989A patent/JPH0338880A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5355003A (en) * | 1992-08-05 | 1994-10-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having stable breakdown voltage in wiring area |
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