JPH0338880A - 伝導度変調縦型絶縁ゲート電界効果トランジスタ - Google Patents
伝導度変調縦型絶縁ゲート電界効果トランジスタInfo
- Publication number
- JPH0338880A JPH0338880A JP17459989A JP17459989A JPH0338880A JP H0338880 A JPH0338880 A JP H0338880A JP 17459989 A JP17459989 A JP 17459989A JP 17459989 A JP17459989 A JP 17459989A JP H0338880 A JPH0338880 A JP H0338880A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- epitaxial growth
- thickness
- growth layer
- resistivity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 7
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 238000009792 diffusion process Methods 0.000 claims description 12
- 230000015556 catabolic process Effects 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 5
- 230000005684 electric field Effects 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は伝導度変調縦型絶縁ゲート電界効果トランジス
タ(以下伝導度変調縦型MOSFETと記す)に関する
。
タ(以下伝導度変調縦型MOSFETと記す)に関する
。
従来の伝導度変調縦型MOSFETは、Nチャネル型の
場合、第4図に示すような構造となっており、そのN型
第2エピタキシャル成長層3は、その要求される耐圧に
より以下に述べるように決定していた。第2エピタキシ
ャル成長層の抵抗率ρ。、1に対し第2エピタキシャル
成長層の厚さを空乏層がリーチスルーしない厚さ、すな
わち十分に空乏層の伸びる厚さに設定すれば、耐圧は第
3図に示される関係にある。これにより要求される耐圧
により第2エピタキシャル成長層の抵抗率ρaptが決
まる。またこのとき耐圧と第2エピタキシャル成長層の
厚さj eplは第5図に示される関係にあり、厚さj
eplは耐圧が要求されている耐圧を満足する範囲で
最小の値になるように決定していた。ターンオフ時間を
短くするため高不純物濃度第1エピタキシャル成長層を
設は小数キャリアの注入効率を低下させる構造となって
いた(例えば特開昭60−117673号公報参照)。
場合、第4図に示すような構造となっており、そのN型
第2エピタキシャル成長層3は、その要求される耐圧に
より以下に述べるように決定していた。第2エピタキシ
ャル成長層の抵抗率ρ。、1に対し第2エピタキシャル
成長層の厚さを空乏層がリーチスルーしない厚さ、すな
わち十分に空乏層の伸びる厚さに設定すれば、耐圧は第
3図に示される関係にある。これにより要求される耐圧
により第2エピタキシャル成長層の抵抗率ρaptが決
まる。またこのとき耐圧と第2エピタキシャル成長層の
厚さj eplは第5図に示される関係にあり、厚さj
eplは耐圧が要求されている耐圧を満足する範囲で
最小の値になるように決定していた。ターンオフ時間を
短くするため高不純物濃度第1エピタキシャル成長層を
設は小数キャリアの注入効率を低下させる構造となって
いた(例えば特開昭60−117673号公報参照)。
上述した従来の伝導度変調縦型MOSFETは、高不純
物濃度の第1エピタキシャル成長層を設けるだけてはタ
ーンオフ時間を速くするには不十分でありその第2エピ
タキシヤル戒長層の厚さは、十分に空乏層の伸びる厚さ
に設定しているので厚くなり、ターンオフ時に第2エピ
タキシャル成長層(以下、電界緩和層と記す)3の電界
の立上がりが遅くなり、ソース・ドレイン間に作用する
電界が大きくならない。従って電界緩和層に蓄積された
電荷が速くなくならないので、ターンオフ時間が速くな
らないという欠点がある。
物濃度の第1エピタキシャル成長層を設けるだけてはタ
ーンオフ時間を速くするには不十分でありその第2エピ
タキシヤル戒長層の厚さは、十分に空乏層の伸びる厚さ
に設定しているので厚くなり、ターンオフ時に第2エピ
タキシャル成長層(以下、電界緩和層と記す)3の電界
の立上がりが遅くなり、ソース・ドレイン間に作用する
電界が大きくならない。従って電界緩和層に蓄積された
電荷が速くなくならないので、ターンオフ時間が速くな
らないという欠点がある。
本発明の伝導度変調縦型MOSFETは、第2エピタキ
シャル成長層の抵抗率を、このエピタキシャル成長層が
リーチスルーしない厚さとした場合の抵抗率のM(M>
1)倍とし、それにとした場合の厚さを薄くしている。
シャル成長層の抵抗率を、このエピタキシャル成長層が
リーチスルーしない厚さとした場合の抵抗率のM(M>
1)倍とし、それにとした場合の厚さを薄くしている。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例の模式断面図である。
第1図に示すように、高不純物濃度のP型半導体基板l
と、このP型半導体基板1上に形成されたN型高不純物
濃度第1エピタキシヤル戒長層2と、さらにこの第1エ
ピタキシャル成長層2上に形成されたN型第2エピタキ
シャル成長層3aと、この第2エピタキシヤル戒長層3
a上の所定の領域に選択的に形成されたP型拡散層4と
、このP型拡散層4上の所定の領域に選択的に形成され
た高不純物濃度のN型拡散層5と、N型第2エピタキシ
ャル成長層3a、P型拡散層4およびN型拡散層5上の
所定の位置に選択的に形成されたゲート電極Gと、ソー
ス電極Sと、ドレイン電極りとを含んでいる。そして、
N型第2エピタキシャル成長層3aの抵抗率ρ。、1を
、第3図に示す空乏層の延びを確保した場合の耐圧とエ
ピタキシャル成長層の抵抗率ρ、1.との関係から定ま
る抵抗率ρ。102倍(M=2)の値と設定した。
と、このP型半導体基板1上に形成されたN型高不純物
濃度第1エピタキシヤル戒長層2と、さらにこの第1エ
ピタキシャル成長層2上に形成されたN型第2エピタキ
シャル成長層3aと、この第2エピタキシヤル戒長層3
a上の所定の領域に選択的に形成されたP型拡散層4と
、このP型拡散層4上の所定の領域に選択的に形成され
た高不純物濃度のN型拡散層5と、N型第2エピタキシ
ャル成長層3a、P型拡散層4およびN型拡散層5上の
所定の位置に選択的に形成されたゲート電極Gと、ソー
ス電極Sと、ドレイン電極りとを含んでいる。そして、
N型第2エピタキシャル成長層3aの抵抗率ρ。、1を
、第3図に示す空乏層の延びを確保した場合の耐圧とエ
ピタキシャル成長層の抵抗率ρ、1.との関係から定ま
る抵抗率ρ。102倍(M=2)の値と設定した。
第2図はこの場合における耐圧と第2エピタキシヤル戒
長層3aの厚さtaptとの関係を示したもので、前述
の第5図に示した従来の空乏層の延=5″′:;〜、 びを確保した場合の耐圧と第2エピタキシャル成長層3
の厚さj eplとの関係に対応する。すなわち、例え
は要求耐圧が250■の場合、従来例においては、ρ、
、、==7Ω・cm、 t、、、=32 pmであった
ものを、本実施例においては、ρ、p、=14Ω・cm
+ j +pl = 16μmと設定する。これにより
、ターンオフ時間が速くなるとともに、耐圧およびオン
抵抗は変らない伝導度変調縦型MOSFETが得られる
。
長層3aの厚さtaptとの関係を示したもので、前述
の第5図に示した従来の空乏層の延=5″′:;〜、 びを確保した場合の耐圧と第2エピタキシャル成長層3
の厚さj eplとの関係に対応する。すなわち、例え
は要求耐圧が250■の場合、従来例においては、ρ、
、、==7Ω・cm、 t、、、=32 pmであった
ものを、本実施例においては、ρ、p、=14Ω・cm
+ j +pl = 16μmと設定する。これにより
、ターンオフ時間が速くなるとともに、耐圧およびオン
抵抗は変らない伝導度変調縦型MOSFETが得られる
。
以上説明したように本発明は、伝導度変調縦型MOSF
ETの第2エピタキシャル成長層の抵抗率を要求耐圧に
より、空乏層の延びを確保した場合の抵抗率と耐圧の関
係から決まる抵抗率のM(M>1)倍に設定し、それに
対応して第2エピタキシャル成長層の厚さを薄くするこ
とにより、ターンオフ時の電界緩和層の電界の立上がり
を速くし大きな電界が作用するようにしターンオフ時間
を速くできる効果がある。
ETの第2エピタキシャル成長層の抵抗率を要求耐圧に
より、空乏層の延びを確保した場合の抵抗率と耐圧の関
係から決まる抵抗率のM(M>1)倍に設定し、それに
対応して第2エピタキシャル成長層の厚さを薄くするこ
とにより、ターンオフ時の電界緩和層の電界の立上がり
を速くし大きな電界が作用するようにしターンオフ時間
を速くできる効果がある。
従って、本発明によれば、ターンオフ時間の速−6)2
い伝導度変調縦型MOSFETを得ることができる。
第1図は本発明の一実施例の模式的断面図、第2図は第
1図の実施例の耐圧と第2エピタキシャル成長層の厚さ
との関係を示す特性図、第3図は空乏層の延びを確保し
た場合の耐圧と第2エピタキシャル成長層の抵抗率との
関係を示す特性図、第4図は従来の伝導度変調縦型絶縁
ゲート電界効果トランジスタの模式的断面図、第5図は
従来例の耐圧と第2エピタキシャル成長層の抵抗率との
関係を示す特性図である。 1・・・・・・P型半導体基板、2・・・・・・N型第
1エピタキシャル成長層、3.3a・・・・・N型第2
エピタキシヤル戒長層、4・・・・・・P型拡散層、5
・・・・・・N型拡散層、6・・・・・・絶縁膜、D・
・・ドレイン電極、G・・・・・ゲート電極、S・・・
・・・ソース電極。
1図の実施例の耐圧と第2エピタキシャル成長層の厚さ
との関係を示す特性図、第3図は空乏層の延びを確保し
た場合の耐圧と第2エピタキシャル成長層の抵抗率との
関係を示す特性図、第4図は従来の伝導度変調縦型絶縁
ゲート電界効果トランジスタの模式的断面図、第5図は
従来例の耐圧と第2エピタキシャル成長層の抵抗率との
関係を示す特性図である。 1・・・・・・P型半導体基板、2・・・・・・N型第
1エピタキシャル成長層、3.3a・・・・・N型第2
エピタキシヤル戒長層、4・・・・・・P型拡散層、5
・・・・・・N型拡散層、6・・・・・・絶縁膜、D・
・・ドレイン電極、G・・・・・ゲート電極、S・・・
・・・ソース電極。
Claims (2)
- (1)高不純物濃度の第1導電型の半導体基板1と、こ
の半導体基板上に形成された第2導電型の高不純物濃度
第1エピタキシャル成長層2と、さらにこの第1エピタ
キシャル成長層上に形成された第2導電型の第2エピタ
キシャル成長層3aと、この第2エピタキシャル成長層
上の所定の領域に選択的に形成された第1導電型の第1
の拡散層4と、この第1拡散層上の所定の領域に選択的
に形成された高不純物濃度の第2導電型の第2の拡散層
5および前記第2の拡散層上の所定の位置に絶縁膜6を
介して形成されたゲート電極Gとを有する伝導度変調絶
縁ゲート電界効果トランジスタにおいて、前記第2エピ
タキシャル成長層の抵抗率をこのエピタキシャル成長層
の厚さを要求される耐圧がBV_D_s_sのとき空乏
層がリーチスルーしない厚さ W=2K_sε_o/qN BV_D_s_s(N:不
純物濃度、Ks:半導体の誘電率、ε_o:真空の誘電
率、q:電子の電荷量)とした場合の抵抗率のM(M>
1)倍とし、それに対応してその厚さをW′(W′<W
)と薄くしたことを特徴とする伝導度変調絶縁ゲート電
界効果トランジスタ。 - (2)M≧1.5である特許請求範囲第1項記載の伝導
度変調絶縁ゲート電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17459989A JPH0338880A (ja) | 1989-07-05 | 1989-07-05 | 伝導度変調縦型絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17459989A JPH0338880A (ja) | 1989-07-05 | 1989-07-05 | 伝導度変調縦型絶縁ゲート電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0338880A true JPH0338880A (ja) | 1991-02-19 |
Family
ID=15981390
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17459989A Pending JPH0338880A (ja) | 1989-07-05 | 1989-07-05 | 伝導度変調縦型絶縁ゲート電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0338880A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5355003A (en) * | 1992-08-05 | 1994-10-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having stable breakdown voltage in wiring area |
-
1989
- 1989-07-05 JP JP17459989A patent/JPH0338880A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5355003A (en) * | 1992-08-05 | 1994-10-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having stable breakdown voltage in wiring area |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3471823B2 (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
JP3507732B2 (ja) | 半導体装置 | |
US20040135178A1 (en) | Semiconductor device | |
JP4669191B2 (ja) | 横形超接合半導体デバイス | |
GB2303965A (en) | Reverse blocking IGBT | |
JPH1093087A (ja) | 横ゲート縦ドリフト領域トランジスタ | |
JPH0656889B2 (ja) | 半導体装置 | |
JP2918399B2 (ja) | 半導体装置およびその製造方法 | |
US5331184A (en) | Insulated gate bipolar transistor having high breakdown voltage | |
JPH04127480A (ja) | 高耐圧低抵抗半導体装置及びその製造方法 | |
JPH05275685A (ja) | 半導体装置及びその製造方法 | |
US3863330A (en) | Self-aligned double-diffused MOS devices | |
US6072199A (en) | Insulated gate bipolar transistor | |
ITMI951305A1 (it) | Tiristore di tipo mos controllato con caratteristiche di saturazione della corrente | |
KR100290913B1 (ko) | 고전압 소자 및 그 제조방법 | |
JPH1140808A (ja) | 半導体装置およびその製造方法 | |
JPS61216363A (ja) | 伝導度変調型半導体装置 | |
JPH07101737B2 (ja) | 半導体装置の製造方法 | |
JPH0724312B2 (ja) | 半導体装置の製造方法 | |
JP3249891B2 (ja) | 半導体装置およびその使用方法 | |
JPH0548117A (ja) | 静電誘導半導体装置 | |
US5107314A (en) | Gallium antimonide field-effect transistor | |
JPH0338880A (ja) | 伝導度変調縦型絶縁ゲート電界効果トランジスタ | |
JP2004207492A (ja) | 半導体素子の製造方法 | |
US6798025B2 (en) | Insulated gate bipolar transistor |