JPH0612607B2 - Memory device - Google Patents

Description

【発明の詳細な説明】 〔概要〕 例えばＲＧＢとモノクロとの色信号をもつ画像情報を格
納するメモリ装置において，メモリ平面をｋ組（例えば
４組）積層されて構成した上で，上記積層方向に存在す
るメモリ平面に対して一斉に書込みおよび／または読出
すノーマル・モードと、上記ｋ組積層されている１つの
選択されたメモリ平面上での同一ロー位置内でのｋ個の
カラム位置に対して一斉に書込みおよび／または読出す
バーティカル・モードとを選択できるようにし，個々に
色信号をもつ複数メッシュ分の情報を処理することを容
易にしたことが開示されている。DETAILED DESCRIPTION [Outline] For example, in a memory device that stores image information having color signals of RGB and monochrome, k planes (for example, 4 planes) of memory planes are laminated, In the normal mode of simultaneously writing and / or reading the existing memory planes, and in k column positions within the same row position on one selected memory plane in which the above k sets are stacked. On the other hand, it is disclosed that it is possible to select a vertical mode in which writing and / or reading are performed simultaneously, and it is easy to process information for a plurality of meshes each having a color signal.

〔産業上の利用分野〕[Industrial application field]

本発明は，メモリ装置，特にメモリ平面を例えば４組積
層して構成される画像情報格納メモリ装置において，モ
ード選択によって，１メッシュ分に対応する複数個の色
について一斉にアクセスするアクセスと、単一の色につ
いて複数メッシュに対して一斉にアクセスするアクセス
とを切替え得るようにしたメモリ装置に関する。The present invention relates to a memory device, in particular, an image information storage memory device configured by stacking, for example, four sets of memory planes. The present invention relates to a memory device capable of switching between simultaneous access to a plurality of meshes for one color.

〔従来の技術〕[Conventional technology]

各１メッシュについてＲＧＢとモノクロとの色信号を有
する画像情報を格納するメモリ装置においては，従来か
ら第３図図示の如く，ｍ行×ｎ列のメモリ平面１−ｉが
メモリ平面１−１ないし１−４の形に積層されて構成さ
れている。そして，１つのメッシュに関する情報は，図
示Ｄ₁₁，Ｄ₂₁，Ｄ₃₁，Ｄ₄₁の如く４ビットの情報として
格納されている。このように構成することによって，個
々のメモリ平面１−１ないし１−４は夫々独立にアクセ
ス可能であることから，ロー・アドレス・ストローブ
（以下ＲＡＳと略す）が印加されている間における１回
のカラム・アドレス・ストローブ（以下ＣＡＳと略す）
の印加に対応して，上記Ｄ₁₁，Ｄ₂₁，Ｄ₃₁，Ｄ₄₁の４ビ
ットの情報を一斉にリード／ライトすることが可能であ
る。In a memory device that stores image information having color signals of RGB and monochrome for each mesh, as shown in FIG. 3, a memory plane 1-i of m rows × n columns is conventionally used as the memory planes 1-1 to 1-1. It is formed by laminating in a shape of 1-4. The information about one mesh is stored as 4-bit information like D ₁₁ , D ₂₁ , D ₃₁ , and D ₄₁ in the figure. With this configuration, each of the memory planes 1-1 to 1-4 can be independently accessed. Therefore, once during the application of the row address strobe (hereinafter abbreviated as RAS). Column address strobe (hereinafter abbreviated as CAS)
It is possible to read / write the 4-bit information of D ₁₁ , D ₂₁ , D ₃₁ , and D ₄₁ all at once in response to the application of.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

データ処理装置においては，一般に４ビット以上のビッ
トを１語として処理することから，複数メッシュの情報
を１語として処理することが望まれる。このような場
合，上記第３図図示の構成では，例えば図示Ｄ₁₁，
Ｄ₁₂，Ｄ₁₃，Ｄ₁₄…の如くリード／ライトするようにし
ようとすると，個々のＤ_1i毎にリード／ライトすること
が必要となる。即ち複数個ＲＡＳを印加することが必要
となる。そしてその上で，リード時を例にとると複数回
にわたって読出されたデータを，Ｄ₁₁，Ｄ₁₂，…の如く
１語にまとめるために多くのハードウェアを必要とす
る。In a data processing device, generally, bits of 4 bits or more are processed as one word, and therefore it is desired to process information of a plurality of meshes as one word. In this case, in the configuration of the Figure 3 illustration, for example, it is shown D _11,
In order to read / write as D ₁₂ , D ₁₃ , D _14, ..., It becomes necessary to read / write each D _1i . That is, it is necessary to apply a plurality of RASs. On the other hand, taking the read operation as an example, a lot of hardware is required to combine the data read multiple times into one word such as D ₁₁ , D ₁₂ , ....

〔問題点を解決するための手段〕[Means for solving problems]

本発明は上記の点を解決しており，モード選択によっ
て、Ｄ₁₁，Ｄ₂₁，Ｄ₃₁，Ｄ₄₁の形でのアクセス（ノーマ
ス・モードでのアクセス）と，Ｄ₁₁，Ｄ₁₂，Ｄ₁₃，Ｄ₁₄
…の形でのアクセス（バーティカル・モードでのアクセ
ス）とを切替え得るようにしている。The present invention solves the above point, and by selecting the mode, access in the form of D ₁₁ , D ₂₁ , D ₃₁ , D ₄₁ (access in the normal mode) and D ₁₁ , D ₁₂ , D _{13 are performed.} , D ₁₄
Access in the form of ... (access in vertical mode) can be switched.

第１図は本発明の原理構成図を示している。第１図にお
いて，符号１−１ないし１−４は夫々第３図に対応する
メモリ平面，２−１１ないし２−１４，２−２１ないし
２−２４，２−３１ないし２−３４，および２−４１な
いし２−４４は夫々ユニット・メモリ平面を表わしてい
る。また３−１，３−２，３−３，３−４は夫々本発明
にいうメモリ単位を構成している。更に言えば，１つの
メモリ平面１−ｉは，図示の場合には４個のユニット・
メモリ平面２−ｉｌないし２−ｉ４に区分された形とな
っている。FIG. 1 shows the principle configuration of the present invention. In FIG. 1, reference numerals 1-1 to 1-4 respectively denote memory planes corresponding to FIG. 3, 2-11 to 2-14, 2-21 to 2-24, 2-31 to 2-34, and 2 Reference numerals -41 to 2-44 represent unit memory planes, respectively. Further, 3-1, 3-2, 3-3 and 3-4 respectively form a memory unit according to the present invention. Furthermore, one memory plane 1-i consists of four units in the illustrated case.
It is divided into memory planes 2-il to 2-i4.

そして個々のユニット・メモリ平面２−ｉｊは夫々互に
独立にアクセスできるよう構成されている。The individual unit memory planes 2-ij are arranged so that they can be accessed independently of each other.

〔作用〕[Action]

通常の上記ノーマル・モードによるアクセスの場合，Ｒ
ＡＳによって４個のカラム・アドレスを供給されている
間に，例えば４回分のＣＡＳによって４個のカラム・ア
ドレスを供給するようにされる。そして（ｉ）第１回目
のＣＡＳが印加されたとき，メモリ単位３−１におい
て，例えばＤ₁₁，Ｄ₂₁，Ｄ₃₁，Ｄ₄₁がアクセスされ，
（ii）第２回目のＣＡＳが印加されたとき，メモリ単位
３−２において，Ｄ₁₂，Ｄ₂₂，Ｄ₃₂，Ｄ₄₂がアクセスさ
れ，…（iv）第４回目のＣＡＳが印加されたとき，メモ
リ単位３−４において，Ｄ₁₄，Ｄ₂₄，Ｄ₃₄，Ｄ₄₄がアク
セスされる。このことは，第１図に示す等価的なメモリ
装置において，Ｄ₁₁ないしＤ₄₁，Ｄ₁₂ないしＤ₄₂，Ｄ₁₃
ないしＤ₄₃，Ｄ₁₄ないしＤ₄₄が順にアクセスされること
に対応している。即ち第３図を参照して示した従来の場
合と実質的に同じ形となっている。In the case of normal access in the above normal mode, R
While four column addresses are supplied by AS, four column addresses are supplied by, for example, four times of CAS. (I) When the first CAS is applied, for example, D ₁₁ , D ₂₁ , D ₃₁ , and D ₄₁ are accessed in the memory unit 3-1.
(Ii) When the second CAS is applied, D ₁₂ , D ₂₂ , D ₃₂ , and D ₄₂ are accessed in the memory unit 3-2, and (iv) When the fourth CAS is applied. , D ₁₄ , D ₂₄ , D ₃₄ , D ₄₄ are accessed in the memory unit 3-4. This means that in the equivalent memory device shown in FIG. 1, D ₁₁ to D ₄₁ , D ₁₂ to D ₄₂ , D ₁₃
Through D ₄₃ and D ₁₄ through D ₄₄ are sequentially accessed. That is, the shape is substantially the same as the conventional case shown with reference to FIG.

本発明の場合にいうバーティカル・モードによるアクセ
スの場合にも，ＲＡＳにもってロー・アドレスが供給さ
れている間に，例えば４回分のＣＡＳによって４個のカ
ラム・アドレスを供給するようにされている。そして，
（ｉ）第１回目のＣＡＳが印加されたとき，図示のユニ
ット・メモリ平面２−１１ないし２−１４上でＤ₁₁，Ｄ
₁₂，Ｄ₁₃，Ｄ₁₄がアクセスされ，（ii）第２回目のＣＡ
Ｓが印加されたとき，図示のユニット・メモリ平面２−
２１ないし２−２４上で，Ｄ₂₁，Ｄ₂₂，Ｄ₂₃，Ｄ₂₄がア
クセスされ，…（iv）第４回目のＣＡＳが印加されたと
き，図示のユニット・メモリ平面２−４１ないし２−４
４上で，Ｄ₄₁，Ｄ₄₂，Ｄ₄₃，Ｄ₄₄がアクセスされる。こ
のときは，第１図に示す等価的なメモリ装置において，
Ｄ₁₁ないしＤ₁₄，Ｄ₂₁ないしＤ₂₄，Ｄ₃₁ないしＤ₃₄，Ｄ
₄₁ないしＤ₄₄が順にアクセスされることに対応してい
る。Also in the case of the access in the vertical mode referred to in the present invention, four column addresses are supplied by the CAS for four times while the row address is supplied by the RAS. . And
(I) When the first CAS is applied, D ₁₁ , D on the unit memory planes 2-11 to 2-14 shown in the figure.
₁₂ , D ₁₃ , D ₁₄ are accessed, and (ii) second CA
When S is applied, the unit memory plane 2-
21 to 2-24, D ₂₁ , D ₂₂ , D ₂₃ , and D ₂₄ are accessed, and (iv) When the fourth CAS is applied, the unit memory planes 2-41 to 2- shown in the drawing are shown. Four
4, D ₄₁ , D ₄₂ , D ₄₃ , D ₄₄ are accessed. At this time, in the equivalent memory device shown in FIG.
D ₁₁ to D ₁₄ , D ₂₁ to D ₂₄ , D ₃₁ to D ₃₄ , D
Corresponding to ₄₁ to D ₄₄ being accessed in sequence.

〔実施例〕〔Example〕

第２図は本発明の一実施例構成を示す。図中の符号２−
ｉｊはユニット・メモリ平面，３−ｊはメモリ単位，４
はロー・アドレス・デコーダ，５−ｉｊは夫々カラム・
デコーダ・マッピング部，６−ｉｊはレジスタ・ポイン
タ部，７はアドレス・バッファ部，８−１および８−２
は夫々Ｉ／Ｏバッファ部，９はマルチプレーン・ビット
演算部，１０はデータ集合・分配部，１１−ｊはビット
演算ユニット，１２はバスを表わしている。またＭＤｊ
／Ｄｊはマスク・データ／書込みデータ，ＳＤｊはビッ
ト・シリヤル読出しデータ，ＢＴはマルチプレーン・ビ
ット演算部タイミング信号，ＢＡはマルチプレーン・ビ
ット演算部アドレス，Ａ_ｏないしＡ_ｘはアドレス情報，
ＳＡＳはシリヤル・アクセス・メモリ・ストローブを表
わしている。FIG. 2 shows the configuration of an embodiment of the present invention. Reference numeral 2- in the figure
ij is a unit memory plane, 3-j is a memory unit, 4
Is a row address decoder, 5-ij is a column
Decoder mapping unit, 6-ij is register pointer unit, 7 is address buffer unit, 8-1 and 8-2
Are I / O buffer units, 9 is a multi-plane bit operation unit, 10 is a data set / distribution unit, 11-j is a bit operation unit, and 12 is a bus. Also MDj
/ Dj mask data / write data, SDj the bit Shiriyaru read data, BT multi plane bit operation unit timing signal, BA multi plane bit operation unit address, _{A o} to _{A x} address information,
SAS stands for Serial Access Memory Strobe.

アドレス・バッファ部（ＡＢ）７は，アドレス情報をバ
ッファリングし，１回のＲＡＳに対応して１個のロー・
アドレスをロー・アドレス・デコーダ（ＲＡＤ）４に供
給し，その間での４回のＣＡＳに対応して例えば４個の
カラム・アドレスをカラム・デコーダ・マッピング部
（ＣＤＡ）５−ｉｊに供給し，各カラム・アドレス供給
毎にユニット・メモリ平面２−ｉｊ上でのアクセス位置
が決定される。The address buffer unit (AB) 7 buffers address information, and responds to one RAS by one row
The address is supplied to the row address decoder (RAD) 4, and four column addresses are supplied to the column decoder mapping unit (CDA) 5-ij corresponding to the four CASs in between. The access position on the unit memory plane 2-ij is determined for each column address supply.

ノーマル・モードの下では，（ｉ）第１回目のＲＡＳに
対応して，カラム・デコーダ・マッピング部（ＣＤＡ）
５−１１と５−２１と５−３１と５−４１とに同じカラ
ム・アドレスが供給され，（ii）第２回目のＲＡＳに対
応して，カラム・デコーダ・マッピング部（ＣＤＡ）５
−１２と５−２２と５−３２と５−４２とに同じカラム
・アドレスが供給され，…てゆく。そしてバーティカル
・モードの下では，（ｉ）第１回目のＲＡＳに対応し
て，カラム・デコーダ・マッピング部（ＣＤＡ）５−１
１と５−１２と５−１３と５−１４とに同じカラム・ア
ドレスが供給され，（ii）第２回目のＲＡＳに対応し
て，カラム・デコーダ・マッピング部（ＣＤＡ）５−２
１と５−２２と５−２３と５−２４とに同じカラム・ア
ドレスが供給され，…てゆく。なお，上記アクセスに対
応して，アクセスされたユニット・メモリ平面２−ｉ
１，２−ｉ２，２−ｉ３，２−ｉ４に対応して，レジス
タ・ポインタ部（ＲＰ）６−ｉ１，６−ｉ２，６−ｉ
３，６−ｉ４が選択され，読出しデータを受入れる。Under the normal mode, (i) the column decoder mapping unit (CDA) corresponding to the first RAS.
The same column address is supplied to 5-11, 5-21, 5-31 and 5-41, and (ii) the column decoder mapping unit (CDA) 5 corresponding to the second RAS.
The same column address is supplied to -12, 5-22, 5-32, and 5-42, and so on. Under the vertical mode, (i) the column decoder mapping unit (CDA) 5-1 corresponding to the first RAS.
The same column address is supplied to 1 and 5-12, 5-13, and 5-14. (Ii) Corresponding to the second RAS, the column decoder mapping unit (CDA) 5-2
The same column address is supplied to 1 and 5-22, 5-23 and 5-24, and so on. In addition, in response to the above access, the accessed unit memory plane 2-i
Register pointer parts (RP) 6-i1, 6-i2, 6-i corresponding to 1, 2-i2, 2-i3, 2-i4
3, 6-i4 is selected and the read data is accepted.

書込みデータは，バス１２を介して，カラム・デコーダ
・マッピング部（ＣＤＡ）５−ｉｊに導びかれるが、こ
のとき，アドレス・バッファ部（ＡＢ）７から，マルチ
プレーン・ビット演算部アドレス（ＢＡ）がマルチプレ
ーン・ビット演算部（ＭＢＯ）９に供給され，ビット演
算ユニット（ＢＯＵ）１１−ｊにもとづいて，いずれの
４個のカラム・デコーダ・マッピング部（ＣＤＡ）５−
ｉｊを介して４個のユニット・メモリ平面２−ｉｊに供
給するかが決定される。The write data is led to the column decoder mapping unit (CDA) 5-ij via the bus 12. At this time, the address buffer unit (AB) 7 outputs the multi-plane bit operation unit address (BA). ) Is supplied to the multi-plane bit operation unit (MBO) 9 and any of the four column decoder mapping units (CDA) 5- (CDA) based on the bit operation unit (BOU) 11-j.
It is decided whether to feed four unit memory planes 2-ij via ij.

読出しに当っての読出しデータは，カラム・デコーダ・
マッピング部（ＣＤＡ）５−ｉｊ，マルチプレーン・ビ
ット演算部（ＭＢＯ）９，Ｉ／Ｏバッファ部８−１を介
して出力される。一方ディスプレイへの読出しデータの
出力は，読出しアクセスが行われた４個のユニット・メ
モリ平面２−ｉｊに対応して，４個のレジスタ・ポイン
タ部（ＲＰ）６−ｉｊに受入れられＩ／Ｏバッファ部８
−２を介して出力される。The read data for reading is the column decoder.
It is output via the mapping unit (CDA) 5-ij, the multi-plane bit operation unit (MBO) 9, and the I / O buffer unit 8-1. On the other hand, the output of the read data to the display is received by the four register pointer sections (RP) 6-ij corresponding to the four unit memory planes 2-ij accessed for reading, and the I / O is accepted. Buffer section 8
-2 is output.

なお上記説明に当って，バーティカル・モードでのアク
セスに当って，アドレス・バッファ部（ＡＢ）７がカラ
ム・アドレスをカラム・デコーダ・マッピング部（ＣＤ
Ａ）５−ｉｊに供給するに当って，例えばカラム・デコ
ーダ・マッピング部（ＣＤＡ）５−１１，５−２１，５
−３１，５−４１のいずれか１つが選択されてその１つ
にカラム・アドレスが供給されるとして説明した。しか
し，他の手段として次の如き形を採用することもでき
る。In the above description, the address buffer unit (AB) 7 converts the column address into the column decoder mapping unit (CD) when accessing in the vertical mode.
A) For supplying to 5-ij, for example, column decoder mapping unit (CDA) 5-11, 5-21, 5
It has been described that any one of −31 and 5-41 is selected and the column address is supplied to that one. However, the following form can be adopted as another means.

即ち，アドレス・バッファ部（ＡＢ）７は，上記の例の
場合に，カラム・デコーダ・マッピング部（ＣＤＡ）５
−１１と５−２１と５−３１と５−４１とに同じ値を一
斉に供給するようにし，ビット演算ユニット（ＢＯＵ）
１１−１内に用意されるマスク情報によって，上記カラ
ム・デコーダ・マッピング部（ＣＤＡ）５−１１ないし
５−４１のいずれか１つのみを有効化する形を採用する
ことができる。なおこの場合，上記マスク情報は，上記
マルチプレーン・ビット演算部アドレスＢＡによって指
示される。That is, the address buffer unit (AB) 7 is the column decoder mapping unit (CDA) 5 in the above example.
The same value is simultaneously supplied to -11, 5-21, 5-31, and 5-41, and the bit operation unit (BOU)
It is possible to adopt a form in which only one of the column decoder mapping units (CDA) 5-11 to 5-41 is enabled by the mask information prepared in 11-1. In this case, the mask information is designated by the multi-plane bit operation unit address BA.

〔発明の効果〕〔The invention's effect〕

以上説明した如く，本発明によれば，ノーマル・モード
とバーティカル・モードとを容易に選択することが可能
となる。このために，複数個のメッシュに対応するデー
タを１語として処理する処理を効率よく行うことができ
る。As described above, according to the present invention, it is possible to easily select the normal mode or the vertical mode. Therefore, it is possible to efficiently perform the process of processing data corresponding to a plurality of meshes as one word.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の原理構成図，第２図は本発明の実施例
構成，第３図は従来の場合についての説明図を示す。 １−ｉはメモリ平面，２−ｉｊはユニット・メモリ平
面，３−ｊはメモリ単位，４はロー・アドレス・デコー
ダ，５−ｉｊはカラム・デコーダ・マッピング部，６−
ｉｊはレジスタ・ポインタ部，９はマルチプレーン・ビ
ット演算部を表わす。FIG. 1 is a block diagram of the principle of the present invention, FIG. 2 is a block diagram of an embodiment of the present invention, and FIG. 3 is an explanatory diagram of a conventional case. 1-i is a memory plane, 2-ij is a unit memory plane, 3-j is a memory unit, 4 is a row address decoder, 5-ij is a column decoder mapping section, 6-
ij represents a register pointer section, and 9 represents a multi-plane bit operation section.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】ロー・アドレス・ストローブ（ＲＡＳ）に
よって取込まれたロー・アドレスによって行を選択され
かつカラム・アドレス・ストローブ（ＣＡＳ）によって
取込まれたカラム・アドレスによって列を選択されるｍ
行×ｎ列のメモリ平面（１−ｉ）がｋ組積層されてな
り、１回のロー・アドレス・ストローブ（ＲＡＳ）が印
加されている間に１回または複数回のカラム・アドレス
・ストローブ（ＣＡＳ）を印加するよう構成され、上記
１回のカラム・アドレス・ストローブ（ＣＡＳ）の印加
に対応して上記ｋ組のメモリ平面（１−ｉ）上において
夫々上記ロー・アドレスと上記カラム・アドレスとによ
って指定された位置に夫々与えられた書込みデータを書
込みおよび／または当該位置から夫々読出しデータを読
出すメモリ装置において、 上記ｍ行×ｎ列の夫々のメモリ平面（１−ｉ）をｍ行×
（ｎ／ｋ）列のユニット・メモリ平面（２−ｉｊ）より
なるｋ個によって構成されて、 ｍ行×（ｎ／ｋ）列のユニット・メモリ平面（２−ｉ
ｊ）がｋ組積層されたメモリ単位（３−ｊ）を上記カラ
ム方向にｋ個配列されてなり、 上記１回のロー・アドレス・ストローブ（ＲＡＳ）が印
加されている間に印加される１回のカラム・アドレス・
ストローブ（ＣＡＳ）に対応して、 上記ｍ行×（ｎ／ｋ）列のユニット・メモリ平面（２−
ｉｊ）がｋ組積層されているただ１つのメモリ単位（３
−ｊ）を抽出して当該メモリ単位（３−ｊ）を構成する
すべての個々のユニット・メモリ平面（２−ｉｊ）の夫
々に対して一斉にアクセスするモードと、 上記カラム方向にｋ個配列されている夫々のメモリ単位
（３−ｊ）について、すべての個々のメモリ単位（３−
ｊ）を抽出して当該メモリ単位（３−ｊ）構成する選択
された任意の１つずつのユニット・メモリ平面（２−ｉ
ｊ）の夫々に対して一斉にアクセスするモードと、 のいずれか一方を選択してアクセスするようにした ことを特徴としたメモリ装置。1. A row selected by a row address captured by a row address strobe (RAS) and a column selected by a column address captured by a column address strobe (CAS).
The memory planes (1-i) of rows × n columns are stacked in k sets, and one or more column address strobes (while one row address strobe (RAS) is applied) are stacked. CAS), and the row address and the column address on the k sets of memory planes (1-i) corresponding to the one application of the column address strobe (CAS), respectively. In a memory device for writing write data given to a position designated by and / or reading read data from the position, a memory plane (1-i) of m rows × n columns is defined as m rows. ×
The unit memory plane (2-ij) is composed of k (n / k) column unit memory planes (2-ij).
j) is formed by arranging k memory units (3-j) in which k sets are stacked in the column direction, and is applied while the row address strobe (RAS) is applied once. Column address
Corresponding to the strobe (CAS), the unit memory plane (2-row × (n / k) columns) (2-
ij) is the only memory unit (3
-J) is extracted and all the individual unit memory planes (2-ij) constituting the memory unit (3-j) are simultaneously accessed, and k pieces are arranged in the column direction. For each memory unit (3-j) that has been created, all individual memory units (3-j)
j) is extracted and the selected arbitrary unit memory plane (2-i) that constitutes the memory unit (3-j) is selected.
A memory device characterized in that a mode in which all of j) are simultaneously accessed, and one of the two are selected and accessed.