JPH0334689B2 - - Google Patents
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- Publication number
- JPH0334689B2 JPH0334689B2 JP58222650A JP22265083A JPH0334689B2 JP H0334689 B2 JPH0334689 B2 JP H0334689B2 JP 58222650 A JP58222650 A JP 58222650A JP 22265083 A JP22265083 A JP 22265083A JP H0334689 B2 JPH0334689 B2 JP H0334689B2
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- Japan
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- 238000001514 detection method Methods 0.000 claims description 15
- 230000001960 triggered effect Effects 0.000 claims description 6
- 230000001934 delay Effects 0.000 claims description 3
- 238000011084 recovery Methods 0.000 claims description 3
- 238000012544 monitoring process Methods 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000009429 electrical wiring Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はリセツト信号発生装置に関するもの
であり、例えばマイクロコンピユータ等のプログ
ラム手順を書込んだメモリ素子の情報を読出し、
これを解読して所定の演算を行う演算回路を、停
電終了時に動作初期状態にリセツトするリセツト
信号発生装置に関するものである。
であり、例えばマイクロコンピユータ等のプログ
ラム手順を書込んだメモリ素子の情報を読出し、
これを解読して所定の演算を行う演算回路を、停
電終了時に動作初期状態にリセツトするリセツト
信号発生装置に関するものである。
従来この種の装置として第１図に示すものがあ
つた。第１図は従来のリセツト信号発生装置を示
す電気結線図である。第１図において、抵抗１と
コンデンサ２との直列回路は電源供給端子３とア
ース間に接続されている。ダイオード４は抵抗１
に並列接続され、停電時にコンデンサ２の充電電
荷を放電するものである。中央演算処理装部（以
下CPUと称す）５のリセツト端子５ａは抵抗１
とコンデンサ２との接続点に接続されている。
つた。第１図は従来のリセツト信号発生装置を示
す電気結線図である。第１図において、抵抗１と
コンデンサ２との直列回路は電源供給端子３とア
ース間に接続されている。ダイオード４は抵抗１
に並列接続され、停電時にコンデンサ２の充電電
荷を放電するものである。中央演算処理装部（以
下CPUと称す）５のリセツト端子５ａは抵抗１
とコンデンサ２との接続点に接続されている。
次にこの動作を第２図を用いて説明する。第２
図ａは電源供給端子３に印加される電圧波形のタ
イムチヤート図、第２図ｂはコンデンサ２の充電
電圧波形のタイムチヤート図である。今、第２図
ａ，ｂに示す時点t1において停電すると、電源供
給端子３に印加される電圧は第２図ａに示すよう
に時点t1から低下してついには時点t3において
OVに達する。このためコンデンサ２の充電電圧
も第２図ｂに示すように時点t1から低下し始め、
時点t2においてはリセツトレベルVRに達し、かつ
時点t4においてOVに達する。時点t2においてリ
セツトレベルVRに達すると、この電圧はリセツ
ト端子５ａの入力電圧であるため、CPU５はリ
セツト状態になる。
図ａは電源供給端子３に印加される電圧波形のタ
イムチヤート図、第２図ｂはコンデンサ２の充電
電圧波形のタイムチヤート図である。今、第２図
ａ，ｂに示す時点t1において停電すると、電源供
給端子３に印加される電圧は第２図ａに示すよう
に時点t1から低下してついには時点t3において
OVに達する。このためコンデンサ２の充電電圧
も第２図ｂに示すように時点t1から低下し始め、
時点t2においてはリセツトレベルVRに達し、かつ
時点t4においてOVに達する。時点t2においてリ
セツトレベルVRに達すると、この電圧はリセツ
ト端子５ａの入力電圧であるため、CPU５はリ
セツト状態になる。
次に時点t5において停電が復旧すると、電源供
給端子３に印加される電圧は第２図ａに示すよう
に再び立上り、時点t6においてリセツトレベルVR
に達する。一方、リセツト端子５ａの入力電圧で
あるコンデンサ２の充電電圧も、第２図ｂに示す
ように時点t5において上昇するが、その充電回路
の時定数によつてリセツトレベルVRには時点t7に
おいて達する。従つて、時点t6と時点t7とにずれ
があるため、この遅延時間ＴによつてCPU５を
リセツトするようにしている。
給端子３に印加される電圧は第２図ａに示すよう
に再び立上り、時点t6においてリセツトレベルVR
に達する。一方、リセツト端子５ａの入力電圧で
あるコンデンサ２の充電電圧も、第２図ｂに示す
ように時点t5において上昇するが、その充電回路
の時定数によつてリセツトレベルVRには時点t7に
おいて達する。従つて、時点t6と時点t7とにずれ
があるため、この遅延時間ＴによつてCPU５を
リセツトするようにしている。
しかしながら従来の装置では、リセツトレベル
VRを調整することができず、また繰返して停電
が発生したり、停電の時間長が種々にある条件の
もとでは、第２図ｂに示す遅延時間Ｔが十分に得
られず確実にCPU５に対してリセツトをかける
ことができない欠点があつた。このためCPU５
は正規の初期状態から動作をスタートできない
で、いわゆる暴走をしてしまい、特にマイクロコ
ンピユータ回路を制御装置に利用した場合は、制
御対象に多大な被害を与える欠点があつた。
VRを調整することができず、また繰返して停電
が発生したり、停電の時間長が種々にある条件の
もとでは、第２図ｂに示す遅延時間Ｔが十分に得
られず確実にCPU５に対してリセツトをかける
ことができない欠点があつた。このためCPU５
は正規の初期状態から動作をスタートできない
で、いわゆる暴走をしてしまい、特にマイクロコ
ンピユータ回路を制御装置に利用した場合は、制
御対象に多大な被害を与える欠点があつた。
この発明は上記のような従来のものの欠点を除
去するためになされたものであり、例えばマイク
ロコンピユータ回路の停電を検出し、この停電状
態が回復したときの立上りで単安定マルチバイブ
レータをトリガし、この回路で一定時間のパルス
信号に変換すると共に、このパルス信号と停電検
出信号の遅延信号との論理和でCPUをリセツト
することにより、確実にCPUにリセツトをかけ、
CPUの暴走現象の発生を禁止したリセツト信号
発生装置を提供することを目的としている。
去するためになされたものであり、例えばマイク
ロコンピユータ回路の停電を検出し、この停電状
態が回復したときの立上りで単安定マルチバイブ
レータをトリガし、この回路で一定時間のパルス
信号に変換すると共に、このパルス信号と停電検
出信号の遅延信号との論理和でCPUをリセツト
することにより、確実にCPUにリセツトをかけ、
CPUの暴走現象の発生を禁止したリセツト信号
発生装置を提供することを目的としている。
以下この発明の一実施例を図について説明す
る。第３図はこの発明のリセツト信号発生装置の
一実施例を示す電気結線図である。第３図におい
て、可変抵抗１１と抵抗１２，１３の直列回路は
電源供給端子１４とアース間に接続されており、
マイクロコンピユータ回路の電圧を分圧するもの
である。電圧比較回路１５は基準電圧とマイクロ
コンピユータ回路の電圧とを比較して、マイクロ
コンピユータ回路の電圧が基準電圧以上であると
Ｈレベル、基準電圧未満であるとＬレベルの出力
Ｂを生じるもので、その入力端子（IN）は抵抗
１２と抵抗１３との接続点に接続され、その入力
端子（HYS）は第４図Ａに示す停電検出レベル
V1とこれよりやや高めの復電検出レベルV2との
ヒステリシスを持たせるために、抵抗１６を介し
て抵抗１２と抵抗１３との接続点に接続されてい
る。単安定マルチバイブレータ１７は電圧比較回
路１５の出力Ｂが入力端子Ｔに入力され、出力Ｂ
の立上がりでトリガされ、抵抗１８とコンデンサ
１９との時定数で決るパルス幅のＬレベルのパル
ス出力Ｃを出力端子に出力するものである。遅
延回路２０は電圧比較回路１５の出力Ｂを遅延す
るものである。論理回路２１は例えばＬレベル信
号入力Ｌレベル信号を出力するオア回路で、遅延
回路２０の出力と単安定マルチバイブレータ１７
のパルス出力Ｃとの論理和をとつて出力し、第１
図に示すマイクロコンピユータのCPU５のリセ
ツト端子５ａに入力するものである。
る。第３図はこの発明のリセツト信号発生装置の
一実施例を示す電気結線図である。第３図におい
て、可変抵抗１１と抵抗１２，１３の直列回路は
電源供給端子１４とアース間に接続されており、
マイクロコンピユータ回路の電圧を分圧するもの
である。電圧比較回路１５は基準電圧とマイクロ
コンピユータ回路の電圧とを比較して、マイクロ
コンピユータ回路の電圧が基準電圧以上であると
Ｈレベル、基準電圧未満であるとＬレベルの出力
Ｂを生じるもので、その入力端子（IN）は抵抗
１２と抵抗１３との接続点に接続され、その入力
端子（HYS）は第４図Ａに示す停電検出レベル
V1とこれよりやや高めの復電検出レベルV2との
ヒステリシスを持たせるために、抵抗１６を介し
て抵抗１２と抵抗１３との接続点に接続されてい
る。単安定マルチバイブレータ１７は電圧比較回
路１５の出力Ｂが入力端子Ｔに入力され、出力Ｂ
の立上がりでトリガされ、抵抗１８とコンデンサ
１９との時定数で決るパルス幅のＬレベルのパル
ス出力Ｃを出力端子に出力するものである。遅
延回路２０は電圧比較回路１５の出力Ｂを遅延す
るものである。論理回路２１は例えばＬレベル信
号入力Ｌレベル信号を出力するオア回路で、遅延
回路２０の出力と単安定マルチバイブレータ１７
のパルス出力Ｃとの論理和をとつて出力し、第１
図に示すマイクロコンピユータのCPU５のリセ
ツト端子５ａに入力するものである。
次にこの動作を第４図Ａ〜Ｅを用いて説明す
る。第４図Ａは電源供給端子１４に入力されるマ
イクロコンピユータ回路の電源電圧とタイムチヤ
ート、第４図Ｂは電圧比較回路１５の出力Ｂのタ
イムチヤート、第４図Ｃは単安定マルチバイブレ
ータ１７のパルス出力Ｃのタイムチヤート、第４
図Ｄは遅延回路２０の出力のタイムチヤートであ
る。第４図Ｅは論理回路２１の出力タイムチヤー
トである。今、第４図Ａの時点t1において電源供
給端子１４に入力されるマイクロコンピユータ回
路の電源電圧が低下し、時点t2において停電検出
レベルV1にまで低下すると、電圧比較回路１５
が動作して、その出力Ｂは第４図Ｂに示すように
時点t2において停電検出レベルV1であるＬレベル
になる。次に電源電圧が時点t3において復電し、
時点t4において復電検出レベルV2に復旧すると、
電圧比較回路１５の出力Ｂは第４図Ｂに示すよう
に、時点t4においてＨレベルに復旧する。単安定
マルチバイブレータ１７の出力パルスＣは第４図
Ｃに示すように、出力Ｂの時点t4における立上り
でトリガされてＬレベルになる。このＬレベルの
幅は抵抗１８とコンデンサ１９との時定数で決定
され、そのパルス時間経過すると時点t5において
Ｈレベルになる。
る。第４図Ａは電源供給端子１４に入力されるマ
イクロコンピユータ回路の電源電圧とタイムチヤ
ート、第４図Ｂは電圧比較回路１５の出力Ｂのタ
イムチヤート、第４図Ｃは単安定マルチバイブレ
ータ１７のパルス出力Ｃのタイムチヤート、第４
図Ｄは遅延回路２０の出力のタイムチヤートであ
る。第４図Ｅは論理回路２１の出力タイムチヤー
トである。今、第４図Ａの時点t1において電源供
給端子１４に入力されるマイクロコンピユータ回
路の電源電圧が低下し、時点t2において停電検出
レベルV1にまで低下すると、電圧比較回路１５
が動作して、その出力Ｂは第４図Ｂに示すように
時点t2において停電検出レベルV1であるＬレベル
になる。次に電源電圧が時点t3において復電し、
時点t4において復電検出レベルV2に復旧すると、
電圧比較回路１５の出力Ｂは第４図Ｂに示すよう
に、時点t4においてＨレベルに復旧する。単安定
マルチバイブレータ１７の出力パルスＣは第４図
Ｃに示すように、出力Ｂの時点t4における立上り
でトリガされてＬレベルになる。このＬレベルの
幅は抵抗１８とコンデンサ１９との時定数で決定
され、そのパルス時間経過すると時点t5において
Ｈレベルになる。
以下同様にして、電圧が第４図Ａに示すように
時点t6，t10にて停電検出レベルV1に低下し、時
点t8，t13にて復電検出レベルV2に復旧するに伴
い、出力Ｂは第４図Ｂに示すように時点t6，t10に
てＬレベルになり、時点t8，t13にてＨレベルに復
旧する、ここにおいて、電圧比較回路１５の出力
Ｂだけを第１図に示すCPU５のリセツト端子５
ａに供給した場合、停電が極めて短い場合には電
圧比較回路１５の出力Ｂも、その出力波形が極め
て短かくなり、CPU５のリセツトに必要なパル
ス幅を確保できないことがある。これを防止する
ために単安定マルチバイブレータ１７が設けられ
ており、抵抗１８とコンデンサ１９との値を適当
に選ぶことにより、次に説明するようにＬレベル
のパルス出力Ｃのパルス幅をリセツト信号として
必要なパルス幅以上に確保することができる。
時点t6，t10にて停電検出レベルV1に低下し、時
点t8，t13にて復電検出レベルV2に復旧するに伴
い、出力Ｂは第４図Ｂに示すように時点t6，t10に
てＬレベルになり、時点t8，t13にてＨレベルに復
旧する、ここにおいて、電圧比較回路１５の出力
Ｂだけを第１図に示すCPU５のリセツト端子５
ａに供給した場合、停電が極めて短い場合には電
圧比較回路１５の出力Ｂも、その出力波形が極め
て短かくなり、CPU５のリセツトに必要なパル
ス幅を確保できないことがある。これを防止する
ために単安定マルチバイブレータ１７が設けられ
ており、抵抗１８とコンデンサ１９との値を適当
に選ぶことにより、次に説明するようにＬレベル
のパルス出力Ｃのパルス幅をリセツト信号として
必要なパルス幅以上に確保することができる。
即ち、単安定マルチバイブレータ１７がなけれ
ば、第４図Ｂに示す時点t2〜t4間並びに時点t6〜
t8間の短い電圧比較回路１５の出力Ｂによつて、
CPU５はリセツトされない。しかしながら、時
点t4，t8において単安定マルチバイブレータ１７
の出力パルスＣは、第４図Ｃに示すようにＬレベ
ルにトリガされ、時点t5，t9までＬレベルを保持
する。また電圧比較回路１５の出力Ｂは遅延回路
２０によつて第４図Ｄに示すように遅延する。こ
のため、論理回路２１は遅延回路２０を出力と単
安定マルチバイブレータ１７の出力Ｃとの論理和
によつて、第４図Ｅに示すように時点t2〜t5及び
時点t7〜t9間のパルス幅の出力を生じ、十分に
CPU５をトリガし得るパルス幅の出力を生じる。
この場合において、出力Ｂの立上りからパルス出
力Ｃの発生まで一定の時間遅れがあるため、論理
回路２１の動作速度が速い場合には、第４図Ｅに
示す論理回路２１の出力にひげ状の波形が出る恐
れがあるが、遅延回路２０を設けたためこの恐れ
はなくなる。
ば、第４図Ｂに示す時点t2〜t4間並びに時点t6〜
t8間の短い電圧比較回路１５の出力Ｂによつて、
CPU５はリセツトされない。しかしながら、時
点t4，t8において単安定マルチバイブレータ１７
の出力パルスＣは、第４図Ｃに示すようにＬレベ
ルにトリガされ、時点t5，t9までＬレベルを保持
する。また電圧比較回路１５の出力Ｂは遅延回路
２０によつて第４図Ｄに示すように遅延する。こ
のため、論理回路２１は遅延回路２０を出力と単
安定マルチバイブレータ１７の出力Ｃとの論理和
によつて、第４図Ｅに示すように時点t2〜t5及び
時点t7〜t9間のパルス幅の出力を生じ、十分に
CPU５をトリガし得るパルス幅の出力を生じる。
この場合において、出力Ｂの立上りからパルス出
力Ｃの発生まで一定の時間遅れがあるため、論理
回路２１の動作速度が速い場合には、第４図Ｅに
示す論理回路２１の出力にひげ状の波形が出る恐
れがあるが、遅延回路２０を設けたためこの恐れ
はなくなる。
なお、時点t2〜t4間並びに時点t6〜t8間に示す
ように、停電時間が短いと、回路電圧は第４図Ａ
に示すようにOVにまで落ちきらず、ICの動作可
能電圧内にあことが多い。一方、時点t10〜t13間
に示すように停電時間が長いと、回路電圧は第４
図Ａに示すようにOVにまで落ちる。この何れの
場合においても、時点t4，t8，t13の復電時の第４
図Ｂに示す出力Ｂの立上がり時に、CPU５のリ
セツトを行い初期状態に確実にするために、
CPU５の暴走を禁止することができる。
ように、停電時間が短いと、回路電圧は第４図Ａ
に示すようにOVにまで落ちきらず、ICの動作可
能電圧内にあことが多い。一方、時点t10〜t13間
に示すように停電時間が長いと、回路電圧は第４
図Ａに示すようにOVにまで落ちる。この何れの
場合においても、時点t4，t8，t13の復電時の第４
図Ｂに示す出力Ｂの立上がり時に、CPU５のリ
セツトを行い初期状態に確実にするために、
CPU５の暴走を禁止することができる。
なお、上記実施例において、可変抵抗１１及び
抵抗１６を調整することにより、停電検出レベル
V1及び復電検出レベルV2のヒステリシスを調整
することができる。また、遅延回路２０の作用に
より第４図Ｄに示す遅延波形は、立上がり、立下
がり共遅延するので、立下がりの遅延時間が流す
ぎると、電圧比較回路１５が停電検出レベルV1
を検出しても、オア回路２１に達するのに信号遅
延時間分だけ遅くなり、実際の回路電圧は停電検
出レベルV1をさらに下まわつた時点で、CPU５
にリセツト信号を出力することになつている。従
つて、可変抵抗１１により停電検出レベルV1を
やや高目に調整しておく必要がある。この調整を
不要にするために遅延回路２０は立上り波形のみ
遅延させる回路とする必要がある。
抵抗１６を調整することにより、停電検出レベル
V1及び復電検出レベルV2のヒステリシスを調整
することができる。また、遅延回路２０の作用に
より第４図Ｄに示す遅延波形は、立上がり、立下
がり共遅延するので、立下がりの遅延時間が流す
ぎると、電圧比較回路１５が停電検出レベルV1
を検出しても、オア回路２１に達するのに信号遅
延時間分だけ遅くなり、実際の回路電圧は停電検
出レベルV1をさらに下まわつた時点で、CPU５
にリセツト信号を出力することになつている。従
つて、可変抵抗１１により停電検出レベルV1を
やや高目に調整しておく必要がある。この調整を
不要にするために遅延回路２０は立上り波形のみ
遅延させる回路とする必要がある。
以上のようにこの発明によれば、電圧比較回路
の遅延出力と、電圧比較回路の出力立上がりでト
リガされCPUのリセツトに必要な充分な時間幅
のパルス信号を出力する単安定マルチバイブレー
タの出力とを、論理回路に入力し、この出力を
CPUのリセツト端子に供給するように構成した
ので、短時間の停電でもリセツトに必要な時間幅
のリセツト信号が確保されると共に、長時間の停
電においても確実にリセツトをかけることがで
き、確実にCPUのリセツトを行える効果を有す
る。
の遅延出力と、電圧比較回路の出力立上がりでト
リガされCPUのリセツトに必要な充分な時間幅
のパルス信号を出力する単安定マルチバイブレー
タの出力とを、論理回路に入力し、この出力を
CPUのリセツト端子に供給するように構成した
ので、短時間の停電でもリセツトに必要な時間幅
のリセツト信号が確保されると共に、長時間の停
電においても確実にリセツトをかけることがで
き、確実にCPUのリセツトを行える効果を有す
る。
第１図は従来のリセツト信号発生装置を示す電
気結線図、第２図ａ，ｂは第１図の動作説明図、
第３図はこの発明のリセツト信号発生装置の一実
施例を示す電気結線図、第４図Ａ〜Ｅは第３図の
動作説明図である。 図において、５はCPU、５ａはリセツト端子、
１１は可変抵抗、１２，１３は抵抗、１４は電源
供給端子、１５は電圧比較回路、１６は抵抗、１
７は単安定マルチバイブレータ、１８は抵抗、１
９はコンデンサ、２０は遅延回路、２１は論理回
路である。
気結線図、第２図ａ，ｂは第１図の動作説明図、
第３図はこの発明のリセツト信号発生装置の一実
施例を示す電気結線図、第４図Ａ〜Ｅは第３図の
動作説明図である。 図において、５はCPU、５ａはリセツト端子、
１１は可変抵抗、１２，１３は抵抗、１４は電源
供給端子、１５は電圧比較回路、１６は抵抗、１
７は単安定マルチバイブレータ、１８は抵抗、１
９はコンデンサ、２０は遅延回路、２１は論理回
路である。
Claims (1)
- 【特許請求の範囲】 １ 回路への入力電圧Ａを監視し前記入力電圧Ａ
が停電検出レベル以下になると出力Ｂを生じさ
せ、前記入力電圧Ａが前記停電検出レベルより高
電位の復電検出レベルに達すると前記出力Ｂを終
了させる電圧比較回路、 前記電圧比較回路の出力Ｂ終了時点でトリガさ
れ前記回路のリセツトに必要な時間幅以上である
所定時間幅のパルス出力Ｃを生じさせる単安定マ
ルチバイブレータ、 前記電圧比較回路の出力Ｂを遅延させ出力Ｄを
生じさせる遅延回路、及び 前記遅延回路の出力Ｄと前記単安定マルチバイ
ブレータのパルス出力Ｃとの論理和をとつて前記
回路の状態を初期状態にリセツトするリセツト信
号を出力する論理回路、 を具備することを特徴とするリセツト信号発生装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222650A JPS60113515A (ja) | 1983-11-24 | 1983-11-24 | リセツト信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222650A JPS60113515A (ja) | 1983-11-24 | 1983-11-24 | リセツト信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60113515A JPS60113515A (ja) | 1985-06-20 |
| JPH0334689B2 true JPH0334689B2 (ja) | 1991-05-23 |
Family
ID=16785773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58222650A Granted JPS60113515A (ja) | 1983-11-24 | 1983-11-24 | リセツト信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113515A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084762B2 (en) * | 2003-01-10 | 2006-08-01 | Stmicroelectronics, Inc. | Electronic device including motion sensitive power switching integrated circuit and related methods |
| JP2007110762A (ja) * | 2007-01-15 | 2007-04-26 | Ricoh Co Ltd | 半導体装置 |
| JP6046522B2 (ja) * | 2013-03-05 | 2016-12-14 | ルネサスエレクトロニクス株式会社 | 半導体装置及び無線通信装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4925809U (ja) * | 1972-06-08 | 1974-03-05 | ||
| JPS5531160B2 (ja) * | 1975-10-20 | 1980-08-15 | ||
| JPS5756040B2 (ja) * | 1977-02-02 | 1982-11-27 | ||
| JPS5844628B2 (ja) * | 1979-09-21 | 1983-10-04 | 住友化学工業株式会社 | 無機質塗料組成物 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5531160U (ja) * | 1978-08-19 | 1980-02-28 | ||
| JPS5756040U (ja) * | 1980-09-18 | 1982-04-01 | ||
| JPS5844628U (ja) * | 1981-09-18 | 1983-03-25 | 三菱電機株式会社 | 瞬停対策用のリセツト装置 |
-
1983
- 1983-11-24 JP JP58222650A patent/JPS60113515A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4925809U (ja) * | 1972-06-08 | 1974-03-05 | ||
| JPS5531160B2 (ja) * | 1975-10-20 | 1980-08-15 | ||
| JPS5756040B2 (ja) * | 1977-02-02 | 1982-11-27 | ||
| JPS5844628B2 (ja) * | 1979-09-21 | 1983-10-04 | 住友化学工業株式会社 | 無機質塗料組成物 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60113515A (ja) | 1985-06-20 |
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