JPH0334465A - Thin-film transistor, manufacture thereof and liquid crystal display device - Google Patents
Thin-film transistor, manufacture thereof and liquid crystal display deviceInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、大型で高精細のアクティブマトリクス型液晶
ディスプレイ装置などに用いる水素化非晶質シリコン薄
膜トランジスタ（ａ−３ｉＴＦＴと略称する）に係り、
特に電界効果移動度が高く、従ってスイッチング速度が
速く、液晶ディスプレイの能動能力が大きい薄膜トラン
ジスタの構造および製造方法ならびに液晶ディスプレイ
装置に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a hydrogenated amorphous silicon thin film transistor (abbreviated as a-3iTFT) used in large-scale, high-definition active matrix liquid crystal display devices, etc.
In particular, the present invention relates to a structure and manufacturing method of a thin film transistor having a high field effect mobility, thus a fast switching speed, and a large active capacity of a liquid crystal display, and a liquid crystal display device.
従来、逆スタガ型のａ−８ｉ ＴＦＴは以下に述べる
（ａ）、（ｂ）２種類の代表的な構造のものが用いられ
ていた。Conventionally, inverted staggered a-8i TFTs have been used with two typical structures (a) and (b) described below.
（ａ） 第２図に示すような！！縁性基板上２１にゲ
ート電極２２を形成した後、窒化シリコンゲート絶縁膜
２３ （ＳｉＮ （Ｉ）と略称する〕、水素化非晶質シ
リコン半導体層２４（ａ−３ｉ：Ｈ（ｉ）と略称する）
、水素化非晶質シリコンｎ型導電層２６ｓ、２６ｄ （
ａ−３ｉ ： Ｈ（ｎ）と略称する）を連続してプラズ
マＣＶＤ法により堆積する工程と、上記ａ−８ｉ：Ｈ（
ｉ）および（ｎ）層を島状にパターン化する工程と、Ｓ
ｉＮ（１）膜をエツチングしてゲート電極端子を取り出
す工程と、ソース電極２７ｓ、２８ｓおよびドレイン電
極２７ｄ、２８ｄを形成する工程と、ソース。(a) As shown in Figure 2! ! After forming the gate electrode 22 on the peripheral substrate 21, a silicon nitride gate insulating film 23 (abbreviated as SiN (I)) and a hydrogenated amorphous silicon semiconductor layer 24 (a-3i: abbreviated as H(i)) are formed. do)
, hydrogenated amorphous silicon n-type conductive layers 26s, 26d (
a-3i: abbreviated as H(n)) by plasma CVD; and a-8i: H(n) described above.
i) and (n) patterning the layers into island shapes;
A step of etching the iN(1) film to take out a gate electrode terminal, a step of forming source electrodes 27s and 28s and drain electrodes 27d and 28d, and a source.
ドレイン電極間のチャネル部のａ−８ｉ ： Ｈ（ｎ）
層を除去する工程と、透光性の画素電極２０を形成する
工程と、窒化シリコン保護膜２９（ＳｉＮ（ＰＡＳ）と
略称する〕をプラズマＣＶＤ法により堆積し、゛加工す
る工程とにより作製されるａ −８ｉＴＰＴである。a-8i of channel part between drain electrodes: H(n)
It is manufactured by a step of removing the layer, a step of forming a transparent pixel electrode 20, and a step of depositing and processing a silicon nitride protective film 29 (abbreviated as SiN (PAS)) by a plasma CVD method. It is a-8iTPT.
（ｂ） 第３図に示すような絶縁性基板３１上にゲー
ト電極３２を形成した後、ＳｉＮ（１）３３、ａ Ｓ
ｉ：Ｈ（ｉ）３４、窒化シリコンチャネル保護膜３５
〔ＳｉＮ（■）と略称する〕を連続してプラズマＣＶＤ
法により堆積する工程と、上記ＳｉＮ（ＩＩ）膜を島状
にパターン化する工程と、ａ−８ｉ ： Ｈ（ｎ） ３
６ ｓ、３６ｄをプラズマＣＶＤ法により堆積する工程
と、上記ａ−３ｉＨ（ｉ）および（ｎ）層を島状にパタ
ーン化する工程と、ＳｉＮ（１）膜をエツチングしてゲ
ート電極端子を取り出す工程と、ソース電極３７ｓ、３
８ｓおよびドレイン電極３７ｄ、３８ｄを形成する工程
と、透光性の画素電極３０を形成する工程と、保護膜３
９を形成する工程とにより作製されるａ−３ｉＴＰＴ（
チャネル保護膜方式ａ −３ｉ ＴＦＴと呼ぶ）であ
る。(b) After forming a gate electrode 32 on an insulating substrate 31 as shown in FIG.
i: H(i) 34, silicon nitride channel protective film 35
[SiN (abbreviated as ■)] is continuously plasma CVD
a-8i: H(n) 3
6s and 36d by plasma CVD, patterning the a-3iH (i) and (n) layers into island shapes, and etching the SiN (1) film to take out the gate electrode terminal. Process and source electrode 37s, 3
8s and drain electrodes 37d and 38d, a step of forming a transparent pixel electrode 30, and a protective film 3.
a-3iTPT (
This is a channel protection film type a-3i TFT).
上記（ａ）に示したチャネル保護膜を用いないａ−８ｉ
ＴＦＴの保護膜に関する公知例としては特開昭６３
−２８０４５６、特開昭６３−２８３１６９号等がある
。a-8i without using the channel protective film shown in (a) above
A known example of a TFT protective film is JP-A-63
-280456, JP-A No. 63-283169, etc.
上記（ｂ）に示したチャネル保護膜方式ＴＰＴの保護膜
に関する公知例としては特開昭５９−４８９６０、特開
昭６３−２８３１３４号等がある。Known examples of the protective film of the channel protective film type TPT shown in (b) above include JP-A-59-48960 and JP-A-63-283134.
（ａ）タイプ： 特開昭６３−２８０４５６号では、ａ
−Ｓｉ ＴＦＴにおいて、ソース、ドレイン金属電極
形成後の保護膜堆積時にａ−８ｉと金属電極との同相反
応による２６ｓ、２６ｄと２７ｓ、２７ｄとの界面の特
性劣化を防止するためＳｉＮ（ＰＡＳ）膜２９の１５０
〜２２０℃の低温形成を行なうものである。特開昭６３
−２８３１６９号では、ａ−３ｉ ＴＰＴにおいて、
ソース、ドレイン金属電極形成後の保護膜堆積時にＳ
ｉ Ｈ，−Ｎ Ｈ，−Ｈ。(a) Type: In JP-A No. 63-280456, a
- In Si TFT, SiN (PAS) film is used to prevent characteristic deterioration of the interface between 26s, 26d and 27s, 27d due to in-phase reaction between a-8i and the metal electrode during the deposition of the protective film after forming the source and drain metal electrodes. 29 of 150
Formation is performed at a low temperature of ~220°C. Unexamined Japanese Patent Publication 1986
-283169, in a-3i TPT,
When depositing the protective film after forming the source and drain metal electrodes, S
i H, -N H, -H.
系の混合ガスを用い、２５０℃以下、特に１５０℃前後
の低温形成により緻密、硬質で特性劣化ないＳｉＮ （
ＰＡＳ）膜２９を得るものである。Ｎ２の代わりにＮ２
を用いることにより低温形成が可能としている。SiN (
PAS) film 29 is obtained. N2 instead of N2
By using this, low temperature formation is possible.
（ｂ）タイプ： 特開昭５９−４８９６０号は、チャネ
ル保護膜方式ａ−Ｓｉ ＴＦＴの基本プロセス特許で
ある。特開昭６３−２８３１３４号では、チャネル保護
膜方式ａ−３ｉＴＦＴの保護膜に関して、ガラス基板の
熱膨張係数と、チャネル保護膜堆積時のＳ １Ｈ４−Ｎ
Ｈ，−Ｎ２−Ｎ２系の原料ガス中のＮ２／Ｎ、比の最適
化とを行なうことにより内部応力を低減し、ゲート絶縁
膜のクラックを減少させ。(b) Type: JP-A-59-48960 is a basic process patent for a channel protective film type a-Si TFT. JP-A No. 63-283134 describes the thermal expansion coefficient of the glass substrate and the S 1H4-N during channel protective film deposition regarding the protective film of the channel protective film type a-3i TFT.
By optimizing the N2/N ratio in the H, -N2-N2-based source gas, internal stress is reduced and cracks in the gate insulating film are reduced.
ゲート・ソース間の短絡やゲート断線の防止を行なうも
のである。ここでは、Ｎ２に加えてＮ２を用いることが
重要である。ちなみに、チャネル保護膜形成温度は２７
０℃（一定）としている。This prevents gate-source short circuits and gate disconnections. Here, it is important to use N2 in addition to N2. By the way, the channel protective film formation temperature is 27
It is set at 0°C (constant).
以上述べた公知例では、大型で、高精細のアクティブマ
トリクス型液晶ディスプレイ装置用として要求される。The known examples described above are required for use in large-sized, high-definition active matrix liquid crystal display devices.
＠界効果移動度が高く、従って、スイッチング速度が速
く、液晶ディスプレイの駆動能力が大きいａ−８ｉ
ＴＦＴの構造および製造方法に関する記載はない。@ A-8i with high field effect mobility, therefore fast switching speed, and large liquid crystal display driving ability
There is no description regarding the structure and manufacturing method of the TFT.
上記従来技術のａ−８ｉ ＴＦＴは、通常、アクティ
ブマトリクス型液晶ディスプレイパネル（ＴＰＴ／ＬＣ
Ｄと略称する）の画素選択用のスイッチング素子として
用いる。現状のａ−３ｉＴＦＴは電界効果移動度μｅ１
１が高々０．８（■２／Ｖ−ｓ）以下と低いため、大型
で、高精細のＴＦＴ／ＬＣＤを実現するためには、スイ
ッチング速度などの性能面で必ずしも十分ではない。例
えば、対角寸法が１０インチ以上の大型で、画素数が１
０００Ｘ、１０００画素以上の高精細のＴＰＴ／ＬＣＤ
では、設計裕度を考慮して、ＴＰＴのμ６１１は１．０
（ｃｍ／ Ｖ−ｓ ）以上である必要がある。The above prior art a-8i TFT is typically used in active matrix liquid crystal display panels (TPT/LC).
(abbreviated as D) is used as a switching element for pixel selection. The current a-3i TFT has a field effect mobility μe1
1 is as low as 0.8 (2/V-s) or less, so performance such as switching speed is not necessarily sufficient to realize a large, high-definition TFT/LCD. For example, a large device with a diagonal dimension of 10 inches or more and a pixel count of 1.
000X, high-definition TPT/LCD with over 1000 pixels
Then, considering the design margin, μ611 of TPT is 1.0.
(cm/V-s) or more.
また、ＴＦＴの閾値電圧Ｖいも１．５（Ｖ）以下と低く
する必要があり、かつＴＰＴ／ＬＣＤを長時間能動した
ときの上記ＴＰＴの閾値電圧のシフ必要がある。Further, the threshold voltage of the TFT needs to be lowered to 1.5 (V) or less, and the threshold voltage of the TPT needs to be shifted when the TPT/LCD is activated for a long time.
また、ＴＰＴのＯＦＦ電流もＴＰＴ／ＬＣＤの画素に書
き込んだ信号電荷を一定期間内保持するために１Ｏ−１
２Ａ以下に抑制する必要がある。In addition, the TPT OFF current is also 1O-1 in order to hold the signal charge written to the TPT/LCD pixel within a certain period of time.
It is necessary to suppress it to 2A or less.
上記の性能を有するａ−３ｉＴＦＴを実現するためには
、（ａ）タイプの構造のＴＰＴでは以下に述べる欠点を
有するために特性向上が期待できない。すなわち、特開
昭５９−４８９６０号などの公知例にも述べられている
ように、（ａ）タイプのＴＰＴではソース、ドレイン電
極をマスクとしてチャネル部のａ−３ｉ：Ｈ（ｎ）を除
去する際に、ｉｔ、ドライエツチング法を用いてａ−８
ｉ：Ｈ（ｎ）／（ｉ）層の選択エツチングを行なう必要
がある。エツチングガスとしては弗化炭素系、あるいは
、弗化硫黄系のガスを用いる。このとき、エツチングの
ｎ ／ ｉ選択比の大きいエツチングガスがないため、
チャネル部ａ−３ｉ：Ｈ（ｉ）層が必ず凹状に削り込ま
れる。従って、ａ−３ｉ：Ｈ（ｉ）層を例えば５０ｎｍ
以下に超薄膜化することができない。（ａ）タイプのＴ
ＰＴではａ−ｓｉ：Ｈ（ｉ）層の堆積膜厚を通常２００
ｎｎ＋とし、ａ−３ｉ：Ｈ（ｎ）層エツチング時の削り
込み量は５０〜８０ｎｍである。この場合、ＴＰＴのＯ
Ｎ時に、ソース、ドレイン電極とａ−８ｉ ：Ｈ（ｉ）
ｆＨ中のＳｉＮ（１）側界面に生じたチャネルとの間
に、膜厚２００ｎｍ程度の厚いａ−８ｉ ： Ｈ（ｉ）
Ｎを挾み込むためにソース、ドレイン間に直列抵抗成
分が発生する。この直列抵抗成分がＴＰＴのＯＮ電流を
抑制し、結果として、μｅｌｌを劣化させることになる
。また、チャネル部のａ−８ｉ：Ｈ（ｎ）層を一部除去
する際に、チャネル部ａ−３ｉ：Ｈ（ｉ）Ｍが５０〜８
０ｎｍの深さに凹状に削り込まれることにより、ＴＰＴ
のＯＮ時に、ソースｆｆｉ極側からの電子の注入効率が
低下し、削り込みｆｔｏｎｍに外挿したときの０Ｎｆｆ
ｉ流に対して約４０％程度ＯＮ電流が低下する。In order to realize an a-3i TFT having the above-mentioned performance, a TPT having the type (a) structure cannot be expected to improve its characteristics because it has the following drawbacks. That is, as described in known examples such as JP-A-59-48960, in type (a) TPT, a-3i:H(n) in the channel portion is removed using the source and drain electrodes as masks. In this case, it is a-8 using dry etching method.
It is necessary to perform selective etching of the i:H(n)/(i) layer. As the etching gas, a carbon fluoride gas or a sulfur fluoride gas is used. At this time, since there is no etching gas with a high etching n/i selectivity,
Channel portion a-3i: The H(i) layer is always cut into a concave shape. Therefore, the thickness of the a-3i:H(i) layer is, for example, 50 nm.
It cannot be made into an ultra-thin film. (a) Type T
In PT, the deposited film thickness of the a-si:H(i) layer is usually 200 mm.
nn+, and the etching amount during etching of the a-3i:H(n) layer is 50 to 80 nm. In this case, O of TPT
At N time, source and drain electrodes and a-8i: H(i)
A thick a-8i:H(i) film with a thickness of about 200 nm is formed between the channel generated at the SiN(1) side interface in fH.
A series resistance component is generated between the source and drain to sandwich N. This series resistance component suppresses the ON current of the TPT, resulting in deterioration of μell. Also, when removing a part of the a-8i:H(n) layer in the channel part, the channel part a-3i:H(i)M is 50 to 8
By cutting into a concave shape to a depth of 0 nm, the TPT
When ON, the injection efficiency of electrons from the source ffi pole side decreases, and when extrapolated to the cut ftonm, 0Nff
The ON current decreases by about 40% relative to the i current.
また、活性部であるａ−８ｉ：Ｈ（ｉ）層を直接エツチ
ングガスのプラズマに曝すため、ＴＦＴの閾値電圧Ｖｔ
ｈや閾値電圧のシフト量ΔＶｔｈなど他の諸性性も安定
しない。In addition, since the a-8i:H(i) layer, which is the active part, is directly exposed to the etching gas plasma, the threshold voltage Vt of the TFT is
Other properties such as h and shift amount ΔVth of the threshold voltage are also not stable.
従って、（ａ）タイプのＴＰＴでは特開昭６３２８０４
５６、特開昭６３−２８３１６９号等の公知例にも述べ
られているように、μｅ０は、通常、０．５（ｃ＋＋２
／ｖ−５）前後となる。理想的にＴＰＴが作製されたと
しても、チャネル長が１０μｍ程度の場合、μｅ□は高
々０．８（■”／Ｖ−ｓ）程度である。Therefore, for type (a) TPT, JP-A-632804
56, JP-A No. 63-283169, etc., μe0 is usually 0.5(c++2
/v-5) will be around. Even if the TPT is ideally manufactured, when the channel length is about 10 μm, μe□ is about 0.8 (■”/V−s) at most.
しかし、（ｂ）タイプのチャネル保護膜方式ＴＰＴでは
、特開昭５９−４８９６０号の公知例にも述べられてい
るような作製プロセス上の利点を有するために特性向上
が期待できる。しかし、特開昭５９−４８０６０号では
、チャネル保護膜方式ＴＰＴの作製プロセスと構造が提
示されているだけで１本発明の目的であるμｅｌｌが１
（■”／Ｖ−ｓ）以上と高いＴＰＴを得るために、各Ｃ
’ＶＤ膜の膜質をどのように選択するかについては具体
的に述べられていない。また、特開昭６３−２８３１３
４号ではチャネル保護膜方式ａｍ８ｉＴＦＴのＳｉＮ（
ＩＩ）膜の膜質に関する公知例であるが、ガラス基板の
熱膨張係数と、ＳｉＮ（ＩＩ）膜堆積時のＳｉＨ。However, the channel protective film type TPT of type (b) has advantages in the manufacturing process as described in the known example of JP-A No. 59-48960, so that improved characteristics can be expected. However, in JP-A No. 59-48060, only the fabrication process and structure of the channel protective film type TPT are presented, and the μell, which is the object of the present invention, is 1.
In order to obtain a high TPT of (■”/V-s) or more, each C
'There is no specific mention of how to select the film quality of the VD film. Also, JP-A No. 63-28313
No. 4 uses SiN (channel protective film type am8i TFT).
II) Known examples regarding film quality include the thermal expansion coefficient of the glass substrate and SiH during deposition of the SiN(II) film.
Ｎ Ｈ３Ｎ ２ Ｈ２系の原料ガス中のＨ２／ Ｎ
２比の最適化とを行なうことにより内部応力を低減し、
ＳｉＮ（Ｉ）膜のクラックを減少させ、ゲート・ソース
間の短絡やゲート断線の防止を行なうものである。ここ
では、Ｎ２に加えてＮ２を用いることが重要で、ＳｉＮ
（ＩＩ）膜形成温度は２７０℃（−定）としている。本
公知例においても、上述のμｅｘｉの高いＴＦＴを得る
ための方法については具体的に述べられていない。H2/N in H3N2H2-based source gas
By optimizing the two ratios, internal stress is reduced,
This reduces cracks in the SiN(I) film and prevents gate-source short circuits and gate disconnections. Here, it is important to use N2 in addition to N2, and SiN
(II) The film formation temperature is 270°C (-constant). This known example also does not specifically describe a method for obtaining the above-mentioned TFT with high μexi.
本発明の目的は上述の問題点を解決する技術を提供する
ことにある。すなわち、ａ−８ｉＴＦＴのμｅ１１．そ
の他の緒特性を向上させることにより、大型で高精細の
ＴＰＴ／ＬＣＤを実現し得る技術を提供することである
。An object of the present invention is to provide a technique for solving the above-mentioned problems. That is, μe11. of the a-8i TFT. The object of the present invention is to provide a technology that can realize a large, high-definition TPT/LCD by improving other characteristics.
上記の目的を達成するために、本発明の薄膜トランジス
タは、絶縁性基板上に設けられたゲート電極と、上記ゲ
ート電極上に順次設けられた窒化シリコンゲート絶縁膜
、水素化非晶質シリコンチャネル層、窒化シリコンチャ
ネル保護膜と、上記チャネル層上に間隔をあけて設けら
れた水素化非晶質シリコンｎ型導電層から成るソース領
域およびドレイン領域と、上記ソース領域およびドレイ
ン領域上にそれぞれ設けられたソース電極およびドレイ
ン電極とを具備し、かつ上記ゲート絶縁膜の水素含有量
よりも上記チャネル保護膜の水素含有量が多いことを特
徴とする。In order to achieve the above object, the thin film transistor of the present invention includes a gate electrode provided on an insulating substrate, a silicon nitride gate insulating film, and a hydrogenated amorphous silicon channel layer sequentially provided on the gate electrode. , a silicon nitride channel protective film, a source region and a drain region comprising a hydrogenated amorphous silicon n-type conductive layer provided at intervals on the channel layer, and a source region and a drain region provided on the source region and the drain region, respectively. The channel protective film has a hydrogen content higher than that of the gate insulating film.
すなわち、上記目的は、第１図および第４図に例示した
本発明のチャネル保護膜方式のａ−３ｉＴＦＴを作製す
ることにより達成される。つまり、第１図および第４図
はいずれも本発明のＴＰＴの断面構造の一例を示す図で
ある。That is, the above object is achieved by manufacturing the channel protective film type a-3i TFT of the present invention illustrated in FIGS. 1 and 4. That is, FIG. 1 and FIG. 4 are both diagrams showing an example of the cross-sectional structure of the TPT of the present invention.
第１図を用いて具体的に説明する。第■図におイテ、
Ｓ ｉ Ｎ （ＩＩ） ｖＡｘ ５の水素含有量Ｌ；！
ＳｉＮ（１）膜１３の水素含有量よりも多くなっている
ことが必要である。This will be explained in detail using FIG. As shown in Figure ■,
Hydrogen content L of S i N (II) vAx 5;!
It is necessary that the hydrogen content be greater than the hydrogen content of the SiN(1) film 13.
より定量的には、上記ＳｉＮ（１）膜１３中のＳｉ−Ｈ
基およびＮ−Ｈ基として含有される水素含有量が２．５
Ｘ １０”個／国３以下であり、かつ、上記ＳｉＮ（
ＩＩ）膜１５中のＳｉ−Ｈ基およびＮ−Ｈ基として含有
される水素含有量が３ＸＩＯ”個１０１以上であること
を特徴とする。More quantitatively, Si-H in the SiN(1) film 13
The hydrogen content contained as groups and N-H groups is 2.5
X 10” pieces/country 3 or less, and the above SiN (
II) The film 15 is characterized in that the hydrogen content contained as Si-H groups and N-H groups is 3XIO'' 101 or more.
さらに、上記ＳｉＮ（１）膜１３において。Furthermore, in the SiN(1) film 13.
Ｓｉ−Ｈ基として含まれる水素の量よりも、Ｎ−Ｈ基と
して含まれる水素の量が多く、かつ、上記ＳｉＮ （■
）１１１５において、Ｓｉ−Ｈ基として含まれる水素の
量よりも、Ｎ−Ｈ基として含まれる水素の量が多いこと
を特徴とする。The amount of hydrogen contained as N-H groups is larger than the amount of hydrogen contained as Si-H groups, and the above SiN (■
) 1115 is characterized in that the amount of hydrogen contained as N-H groups is greater than the amount of hydrogen contained as Si-H groups.
このとき、上記ＳｉＮ（Ｉ）膜１３において、「Ｓｉ−
Ｈ基の伸縮モード（２１８０ｃｍ−”近傍）の赤外吸収
ピーク面積」／「Ｎ−Ｈ基の伸縮モード（３３５０（！
ｌ−”近傍）の赤外吸収ピーク面積」の比が０．３以下
、０．１以上であり、上記ＳｉＮ（ＩＩ）膜１５におい
て、「Ｓｉ−Ｈ基の伸縮モート（２１８０鼾−゛近傍）
の赤外吸収ピーク面積Ｊ ／ ｒＮ−Ｈ基の伸縮モード
（３３５０ｃｍ−１近傍）の赤外吸収ピーク面積」の比
が０．５以下、０．３以上であることを特徴とする。At this time, in the SiN(I) film 13, "Si-
Infrared absorption peak area of stretching mode of H group (near 2180cm-”)/Stretching mode of N-H group (3350(!)
In the SiN(II) film 15, the ratio of the "infrared absorption peak area of the Si-H group (near )
The ratio of "infrared absorption peak area J/infrared absorption peak area of stretching mode (near 3350 cm-1) of rN-H group" is 0.5 or less and 0.3 or more.
また、上記ＳｉＮ（Ｉ）膜１３において、Ａを分子吸光
係数、ΔνＡｈは半値幅とすると、単位膜厚当たりのＳ
ｉ−Ｎ伸縮モード（８６０ａｍ−”近傍）の赤外吸収ピ
ーク面積（Ａ・Δダ＾／２）が１．６Ｘ１０″（ａｍ−
１）以上であり、上記ＳｉＮ（ＩＩ）膜１５において、
Ａを分子吸光係数、ΔνＡ／２は半値幅とすると、単位
膜厚当たりのＳｉ−Ｎ伸縮モード（８６００−１近傍）
の赤外吸収ピーク面積（Ａ・ΔνＡ／２）が１．５×１
０２２ （ｃｍ″″１）以下であることを特徴とする。In addition, in the SiN(I) film 13, if A is the molecular extinction coefficient and ΔνAh is the half width, then S per unit film thickness is
The infrared absorption peak area (A・Δda＾/2) of i-N stretching mode (near 860 am-”) is 1.6X10” (am-
1) The above is the above, and in the SiN(II) film 15,
If A is the molecular extinction coefficient and ΔνA/2 is the half width, then the Si-N stretching mode per unit film thickness (near 8600-1)
The infrared absorption peak area (A・ΔνA/2) is 1.5×1
022 (cm''''1) or less.
また、上記ＳｉＮ（１）膜１３および上記ＳｉＮ （Ｉ
ｔ）膜１５をプラズマＣＶＤ法により堆積するときの原
料ガスがＳｉＨ４−ＮＨ，−Ｎ２系の混合ガスで構成さ
れ、上記ＳｉＮ（１）堆積時の原料−ガスの容量比がＮ
Ｈ，／ＳｉＨ４≧６で、形成温度が２８０°Ｃ以上、３
５０°Ｃ以下とし、かつ、上記ＳｉＮ（ＩＩ）堆積時の
原料ガスの容量比がＮＨ。Further, the SiN (1) film 13 and the SiN (I
t) The raw material gas when depositing the film 15 by the plasma CVD method is composed of a SiH4-NH, -N2-based mixed gas, and the raw material-gas volume ratio during the SiN(1) deposition is N.
H,/SiH4≧6, the formation temperature is 280°C or higher, 3
The temperature is 50°C or less, and the volume ratio of the source gas during the SiN(II) deposition is NH.
／ＳｉＨ，≧６で、形成温度が１５０℃以上、２３０℃
以下とすることを特徴とする。/SiH, ≧6, formation temperature is 150°C or higher, 230°C
It is characterized by the following.
また、上記ＳｉＮ（１）膜１３および上記ＳｉＮ （ｎ
）膜１５をプラズマＣＶＤ法により堆積するときの原料
ガスの容量比が１５＜Ｎ−／Ｓ ｉＨ４＜７０の範囲と
することを特徴とする。Further, the SiN (1) film 13 and the SiN (n
) When the film 15 is deposited by the plasma CVD method, the volume ratio of the source gases is in the range of 15<N-/SiH4<70.
本発明の薄膜トランジスタの製造方法は、絶縁性基板上
にゲート電極を形成する工程と、上記ゲート電極が形成
された上記基板上に窒化シリコンゲート絶縁膜、水素化
非晶質シリコンチャネル層、窒化シリコンチャネル保護
膜を連続して堆積する工程と、上記チャネル保護膜を島
状にパターン化する工程と、水素化非晶質シリコンｎ型
導電層を堆積する工程と、上記チャネル層および上記ｎ
型導電層を島状にパターン化し、上記ｎ型導電層がら戊
るソース領域およびドレイン領域を形成する工程と、上
記ゲート絶縁膜をエツチングしてゲート電極端子を取り
出す工程と、上記ソース領域およびドレイン領域上にそ
れぞれソース電極およびドレイン電極を形成する工程と
を少なくとも含み、かつ上記ゲート絶縁膜よりも上記チ
ャネル保護膜に水素を多く含有させることを特徴とする
。The method for manufacturing a thin film transistor of the present invention includes the steps of forming a gate electrode on an insulating substrate, and forming a silicon nitride gate insulating film, a hydrogenated amorphous silicon channel layer, and a silicon nitride gate insulating film on the substrate on which the gate electrode is formed. a step of successively depositing a channel protective film, a step of patterning the channel protective film into an island shape, a step of depositing a hydrogenated amorphous silicon n-type conductive layer, and a step of depositing the channel layer and the n-type conductive layer.
A step of patterning the type conductive layer into an island shape and forming a source region and a drain region by cutting out the n-type conductive layer; a step of etching the gate insulating film to take out a gate electrode terminal; The method is characterized in that the method includes at least a step of forming a source electrode and a drain electrode on the regions, and the channel protective film contains more hydrogen than the gate insulating film.
また、上記ａ−Ｓｉ：Ｈ（ｉ）層１４をプラズマＣＶＤ
法により堆積するときの原料ガスが純ＳｉＨ４ガス、あ
るいは、ＳｉＨ４−Ｎ２系の混合ガスで構成され、その
容量比が０．８＜ Ｓ ｉ Ｈ４／（Ｓ ｉ Ｈ，＋Ｈ
２）≦１の範囲であり、形成温度が２００℃以上、２８
０℃以下とすることを特徴とする。In addition, the a-Si:H(i) layer 14 is formed by plasma CVD.
The raw material gas used for deposition by this method is composed of pure SiH4 gas or a mixed gas of SiH4-N2 system, and the volume ratio is 0.8<S i H4/(S i H, +H
2) In the range of ≦1, the forming temperature is 200°C or higher, 28
It is characterized by a temperature of 0°C or lower.
また、上記ａ−３ｉ：Ｈ（ｎ）層１６ｓ、１６ｄをプラ
ズマＣＶＤ法により堆積するときの原料ガスがＳ ｉＨ
，−Ｎ２−ＰＨ，系の混合ガスで構成され、その容量比
が０．００５＜ Ｐ Ｈ３／ Ｓ ｘ Ｈ４＜０．０２
の範囲であり、形成温度が１５０℃以上、２３０℃以下
とすることを特徴とする。Further, the raw material gas used when depositing the a-3i:H(n) layers 16s and 16d by plasma CVD is SiH.
, -N2-PH, the volume ratio of which is 0.005<PH3/S x H4<0.02
It is characterized by a formation temperature of 150°C or higher and 230°C or lower.
また、上記ＳｉＮ（ＩＩ）膜１５のエツチング速度が５
０％ＨＦ水溶液：４０％ＮＨ，Ｆ水溶液の比率（容量比
）で１：５０のエツチング液を用いたときに３ ｎｍ／
秒から１４ｎｍ／秒の範囲にあることを特徴とする。Further, the etching rate of the SiN(II) film 15 is 5
3 nm/
It is characterized by being in the range of 14 nm/sec to 14 nm/sec.
以上述べた方法により、電界効果移動度μｅｌｌが１（
ａＩ１２／ｖ−５）以上の高移動度で、閾値電圧Ｖｔｈ
が１．５（Ｖ）以下と低く、ＴＰＴ／ＬＣＤを長時間駆
動したときの上記ＴＦＴの閾値電圧のシかつ、ＯＦＦ電
流が１０−”Ａ以下に抑制されたａ−３ｉ ＴＦＴが
実現できる。By the method described above, the field effect mobility μell is 1(
aI12/v-5) or higher, the threshold voltage Vth
It is possible to realize an a-3i TFT in which the voltage is as low as 1.5 (V) or less, the threshold voltage of the TFT is low when the TPT/LCD is driven for a long time, and the OFF current is suppressed to 10-''A or less.
次に、本発明の液晶ディスプレイ装置は、データ線駆動
手段によって駆動される複数のデータ線と、上記複数の
データ線と交差し、ゲート線駆動手段によって能動され
る複数のゲート線を有し、上記データ線と上記ゲート線
の交差部に画素電極と上記画素電極を駆動するａ−３ｉ
ＴＦＴを有してなる第１の基板と、導電体を有する
第２の基板と、上記第１および第２の基板の間の液晶層
とを有する対角１０インチ以上、１Ｍ（百方）画素以上
の大型高精細液晶ディスプレイ装置であって、上記ａ−
３ｉＴＰＴとして上述の本発明に係るＴＰＴを用いるも
のである。上記第２の基板に設けられる導電体として透
明の材料を用いることにより、透過型の液晶ディスプレ
イ装置とすることができる。Next, the liquid crystal display device of the present invention has a plurality of data lines driven by a data line driving means, and a plurality of gate lines that intersect with the plurality of data lines and are activated by a gate line driving means, a-3i that drives a pixel electrode and the pixel electrode at the intersection of the data line and the gate line;
A 1M (hundred square) pixel with a diagonal of 10 inches or more, comprising a first substrate having a TFT, a second substrate having a conductor, and a liquid crystal layer between the first and second substrates. A large high-definition liquid crystal display device as described above, comprising:
The above-mentioned TPT according to the present invention is used as the 3iTPT. By using a transparent material as the conductor provided on the second substrate, a transmissive liquid crystal display device can be obtained.
以下に本発明において上述のとと（ＳｉＮ （１）膜と
ＳｉＮ（ＩＩ）膜との水素含有量およびその他の膜質に
関する諸特性を制御することにより、ＴＰＴの移動度、
閾値電圧、閾値電圧シフトなどの諸特性を向上させる理
由について述べる。In the present invention, the mobility of TPT,
The reason for improving various characteristics such as threshold voltage and threshold voltage shift will be described.
上記ＳｉＮ膜をプラズマＣＶＤ法により堆積するとき、
原料ガスはＳｉＨ，−ＮＨ，−Ｎ、系の混合ガスを用い
る。When depositing the SiN film by plasma CVD method,
A mixed gas of SiH, -NH, -N, and the like is used as the raw material gas.
第６図はＳｉＮ（［）膜の形成温度（基板温度Ｔｓｕｂ
）とａ−８ｉ ＴＦＴのμｅｚｚおよびｖＬｈの関係
を示したものである。第６図からＳｉＮ（ＩＩ）膜の形
成温度２３０℃以下でμｅｚｚ＞ １ （ｃｍ２／ Ｖ
・ｓ ）、Ｖ ｔｈ＜ １．５ （Ｖ ）を実現して
いることがわかる。Figure 6 shows the formation temperature of the SiN ([) film (substrate temperature Tsub
) and μezz and vLh of the a-8i TFT. From Fig. 6, μezz > 1 (cm2/V) when the SiN(II) film formation temperature is 230°C or lower.
・s), it can be seen that V th < 1.5 (V ).
また、形成温度１５０℃以下では膜質が大幅に変化し、
膜の均一なエツチングが不可能となって加工精度が十分
でないこと、およびＴＰＴ特性も移動度が低下し、ＯＦ
Ｆ電流が増加するなど不十分なことが判明した。従って
、μＩｌｌ□） １ （ｃｍ”／ Ｖ・Ｓ）でＯＦＦ特
性も良好なＴＰＴを実現するためには、ＳｉＮ （■）
膜の形成温度１５０℃〜２３０℃の範囲にあることが必
要である。また、μｅ ｔ ｚ ＞ ０ 、８（■”／
Ｖ・Ｓ）にする場合には、第６図からＳｉＮ（ＩＩ）膜
の形成温度１５０℃〜２５０℃の範囲が必要である。第
１１図は、窒化シリコン膜の形成温度と弗酸系エツチン
グ液に対するエツチング速度を示す図である。第１１図
でＨＦは５０％ＨＦ水溶液、ＮＨ４Ｆは４０％ＮＨ４Ｆ
水溶液を意味する。比率は容量比である。第１１図から
明らかなように、形成温度１５０℃から２３０℃ではＨ
Ｆ ： ＮＨ４Ｆ＝１ ：５０液に対して、３ｉｍ／秒
から１４ｎｍ／秒のエツチング速度を示すことがわかる
。Furthermore, if the formation temperature is below 150°C, the film quality will change significantly.
Uniform etching of the film becomes impossible, resulting in insufficient processing accuracy, and the mobility of TPT characteristics decreases, resulting in poor OFF.
It was found that the F current was insufficient. Therefore, in order to realize a TPT with μIll□) 1 (cm”/V・S) and good OFF characteristics, SiN (■)
It is necessary that the film formation temperature be in the range of 150°C to 230°C. Also, μe t z > 0, 8(■”/
V.S), it is necessary to form the SiN(II) film at a temperature in the range of 150 DEG C. to 250 DEG C., as shown in FIG. FIG. 11 is a diagram showing the formation temperature of a silicon nitride film and the etching rate for a hydrofluoric acid etching solution. In Figure 11, HF is a 50% HF aqueous solution, and NH4F is 40% NH4F.
means an aqueous solution. The ratio is a capacity ratio. As is clear from Fig. 11, H
It can be seen that the etching rate is 3 im/sec to 14 nm/sec for the F:NH4F=1:50 solution.
ＳｉＮ（ＩＩ）膜は堆積時にａ−３ｉ：Ｈ（ｉ）層に熱
あるいはプラズマなどのダメージを与えないことと堆積
した膜の膜質はＴＰＴのＯＮ時にソース電極からの電子
の注入を促進させる作用を持つ膜であることが必要であ
る。The SiN(II) film does not damage the a-3i:H(i) layer due to heat or plasma during deposition, and the quality of the deposited film has the effect of promoting injection of electrons from the source electrode when the TPT is turned on. It is necessary that the film has a
一方、ａ−３ｉＴＦＴはゲート電極に正あるいは負の電
圧ストレスを長時間印加したときに、ならない。ΔＶｔ
ｈ特性はＳｉＮ（１）膜の膜質に０．５を満足するため
には、ＳｉＮ（Ｉ）膜の形成温度は２８０〜３５０℃の
範囲内にあることが必要である。On the other hand, the a-3i TFT does not exhibit this effect when positive or negative voltage stress is applied to the gate electrode for a long period of time. ΔVt
In order to satisfy the h characteristic of 0.5 for the film quality of the SiN(1) film, the formation temperature of the SiN(I) film must be within the range of 280 to 350°C.
第７図は、本発明の窒化シリコン膜の赤外吸収特性の一
例を示した図である。赤外吸収特性は窒化シリコン膜の
膜質を規定するーっの重要なパラメータである。例えば
、窒化シリコン膜中のＳｉ−Ｈ基およびＮ−Ｈ基として
含有される水素含有量は１通常、ランフオード（Ｌ ｃ
ｍｆｏｒｄ）らの方法（ジャーナルアプライド フィズ
イックス（Ｊ。FIG. 7 is a diagram showing an example of the infrared absorption characteristics of the silicon nitride film of the present invention. Infrared absorption characteristics are an important parameter that determines the film quality of silicon nitride films. For example, the hydrogen content contained as Si-H groups and N-H groups in a silicon nitride film is usually 1.
Mford et al. (Journal Applied Physics (J.
Ａｐｐｌ、 Ｐｈｙｓ、 ）４９ （４） 、２４７３
頁、４月 １９７８年）により算定する。第７図におい
て、各振動モードに対応する単位膜厚当たりの吸収ピー
クの高さをＡとすると、Ａ＝分子吸光係数（アブソーバ
ンス（ａｂｏｒｂｃｍｃｅ）） ＝ ｌｏｇ （Ｉ 。Appl, Phys, )49(4), 2473
Page, April 1978). In FIG. 7, if the height of the absorption peak per unit film thickness corresponding to each vibration mode is A, then A = molecular extinction coefficient (absorbance (aborbcmce)) = log (I).
／ Ｉ ） 、半値幅Δ％’ Ａ／ｚは分子吸光係数の
ピークの半値幅で単位は波数（ΔνＡ／２＝バンドウィ
ドス（ａｌｌ−１）アトハーフーアブソーバンス（ｂｃ
ｍｄｗｉｄｔｈ） （ａｍ −’ ） ａｔ ｈａｌ
ｆ−ａｂｏｒｂｃｍｃｅ） 、吸収ピークの面積ＳはＳ
＝Ａ・Δν＾／２で定義される。単位体積当たりの水素
含有量は吸収ピークの面積Ｓを各振動基に固有の吸収断
面積（アブソープションクロスセクション（Ａｂｓｏｒ
ｐｔｉｏｎ ｃｒｏｓｓ ５ｅｃｔｉｏｎ）） ａ
（印１）で割ることにより算出される。/I), half-width Δ%' A/z is the half-width of the peak of the molecular extinction coefficient, and the unit is the wave number (ΔνA/2=bandwidth (all-1), athophorous absorption (bc
mdwidth) (am-') at hal
f-aborbcmce), the area S of the absorption peak is S
=A·Δν^/2. The hydrogen content per unit volume is determined by dividing the absorption peak area S by the absorption cross section (absorption cross section) specific to each vibrational group.
ption cross 5ection)) a
Calculated by dividing by (mark 1).
この方法を本発明のＴＰＴのＳｉＮ（１）膜およびＳｉ
Ｎ （■）膜に適用すると第８図（ａ）に示すごとくと
なる。第８図（ａ）から、ＳｉＮ（Ｕ）膜１５の水素含
有量はＳｉＮ（１）膜１３の水素含有量よりも多くなっ
ていることが必要である。より定量的には、形成温度が
２８０〜３５０’Ｃの範囲内にあるＳｉＮ（１）膜１５
中のＳ ｉ −Ｈ基およびＮ−Ｈ基として含有される水
素含有量は２．５Ｘ１０°個／ａｍ’以下であることが
必要であり、かつ、形成温度２３０℃以下の上記ＳｉＮ
（ＩＩ）膜１５中のＳｉ−Ｈ基およびＮ−Ｈ基として含
有される水素含有量が３×１０２２個／ａ！１３以上で
あることが必要であることが判明した。This method is applied to the TPT SiN(1) film and Si of the present invention.
When applied to an N (■) film, the result is as shown in FIG. 8(a). From FIG. 8(a), it is necessary that the hydrogen content of the SiN(U) film 15 is greater than the hydrogen content of the SiN(1) film 13. More quantitatively, the SiN(1) film 15 whose formation temperature is within the range of 280 to 350'C
The hydrogen content contained as Si-H groups and N-H groups in the SiN must be 2.5X10° pieces/am' or less, and the formation temperature is 230°C or less.
(II) The hydrogen content contained as Si-H groups and N-H groups in the film 15 is 3 x 1022 pieces/a! It has been found that it is necessary to have a value of 13 or more.
第９図（ａ）は、ＮＨ，／ＳｉＨ４ガス流量比とＳｉ−
Ｈ／Ｎ−Ｈピーク面積比との関係を示した図である。第
９図（ａ）からＮＨ，／Ｓ ｉＨ，ガス流量比≧６でＳ
ｉ−Ｈ／Ｎ−Ｈビーク面積比く０．４となり、飽和する
傾向を示す。第９図（ｂ）はＳ ｉ −Ｈ／ Ｎ −Ｈ
ピーク面積比とΔＶｔｈとの関係を示した図である。第
９図（ｂ）からΔＶｉｈ＜０．５（Ｖ）となるためには
、Ｓｉ−Ｈ／Ｎ−Ｈピーク面積比〈０．４が必要である
。すなわち、上記ＳｉＮ（１）膜１３において、Ｓｉ−
Ｈ基として含まれる水素の量よりも、Ｎ−Ｈ基として含
まれる水素の量が多いことが必要である。また、第８図
（ｂ）から、上記ＳｉＮ（ＩＩ）膜１５において、Ｓｉ
−Ｈ基として含まれる水素の量よりも、Ｎ−Ｈ基として
含まれる水素の量が多いことが必要である。これを満足
するためには、ＮＨ，／ＳｉＨ４ガス流量比≧６が必要
である。Figure 9(a) shows the NH,/SiH4 gas flow rate ratio and the Si-
It is a figure showing the relationship with H/N-H peak area ratio. From Fig. 9(a), NH, /S iH, S at gas flow rate ratio ≧6
The i-H/N-H peak area ratio is 0.4, showing a tendency to saturate. Figure 9(b) shows S i -H/ N -H
FIG. 3 is a diagram showing the relationship between peak area ratio and ΔVth. From FIG. 9(b), in order to satisfy ΔVih<0.5 (V), the Si-H/N-H peak area ratio <0.4 is required. That is, in the SiN(1) film 13, Si-
It is necessary that the amount of hydrogen contained as N--H groups is greater than the amount of hydrogen contained as H groups. Moreover, from FIG. 8(b), in the SiN(II) film 15, Si
It is necessary that the amount of hydrogen contained as a N--H group is greater than the amount of hydrogen contained as a -H group. In order to satisfy this requirement, it is necessary that the NH,/SiH4 gas flow rate ratio is ≧6.
第８図はＮＨ，／ＳｉＨ，ガス流量比＝６のときのＳｉ
Ｎ形成温度依存性を示した図である。第８図において、
上記ＳｉＮ（Ｉ）膜１３において、「Ｓｉ−Ｈ基の伸縮
モード（２１８０ｃｏ＋７”近傍）の赤外吸収ピーク面
積Ｊ ／ ｒＮ−Ｈ基の伸縮モード（３３５０ａａ−１
近傍）の赤外吸収ピーク面積」の比が０．３以下、０．
１以上であり、上記ＳｉＮ（ＩＩ）膜１５において、「
Ｓｉ−Ｈ基の伸縮モード（２１８００″″１近傍）の赤
外吸収ピーク面積Ｊ ／ ｒＮ−Ｈ基の伸縮モード（３
３５０ｃｎ−１近傍）の赤外吸収ピーク面積」の比が０
．５以下、０．３以上であることが必要である。Figure 8 shows Si when NH, /SiH, gas flow rate ratio = 6.
FIG. 3 is a diagram showing the temperature dependence of N formation. In Figure 8,
In the SiN(I) film 13, the infrared absorption peak area J of the Si-H group stretching mode (near 2180co+7'')/rN-H group stretching mode (3350aa-1
The ratio of "infrared absorption peak area of neighboring areas" is 0.3 or less, 0.
1 or more, and in the SiN(II) film 15, "
Infrared absorption peak area J of stretching mode of Si-H group (near 21800''1) / rStretching mode of N-H group (3
The ratio of the infrared absorption peak area (near 350cn-1) is 0.
．． It needs to be 5 or less and 0.3 or more.
また、第８図（ａ）から、上記ＳｉＮ（１）膜１３にお
いて、Ａを分子吸光係数、Δν＾１２は半値幅とすると
、単位膜厚当たりのＳｉ−Ｎ伸縮モード（８６０ａｏ−
”近傍）の赤外吸収ピーク面積（Ａ・ΔνＡ／２）が１
．６Ｘ１０’ （■−１）以上であり、上記ＳｉＮ（Ｉ
Ｉ）膜１５において、Ａを分子吸光係数、Δν＾１２は
半値幅とすると、単位膜厚当たりのＳｉ−Ｎ伸縮モード
（８６０ｃｍ−１近傍）の赤外吸収ピーク面積（Ａ・Δ
シ＾７□）がｔ、５ｘｌＯ’ （印−１）以下であるこ
とが必要である。Furthermore, from FIG. 8(a), in the SiN(1) film 13, if A is the molecular extinction coefficient and Δν^12 is the half width, then the Si-N stretching mode (860ao-
The infrared absorption peak area (A・ΔνA/2) of “nearby” is 1
．． 6X10' (■-1) or more, and the above SiN(I
I) In the film 15, where A is the molecular extinction coefficient and Δν^12 is the half width, the infrared absorption peak area of the Si-N stretching mode (around 860 cm-1) per unit film thickness (A・Δ
It is necessary that shi^7□) be less than t,5xlO' (mark -1).
次に、プラズマＣＶＤ中のＮ２ガスの役割であるが、Ｎ
Ｈ，ガスの存在下ではＳｉＨ４とＮＨ，との反応が選択
的に起こり、Ｎ２の寄与率は１０％程度である。Ｎ２は
上記反応性ガスのキャリアガスの役割が大きい。しかし
、放電の均一性（堆積膜の面内分布の均一性）、あるい
は、堆積速度の制御には有効に作用する。上記目的を達
成するためには、上記ＳｉＮ（１）膜１３および上記Ｓ
ｉＮ（ｎ）膜１５をプラズマＣＶＤ法により堆積すると
きの原料ガスの容量比が１５ ＜ Ｎ ｚ ／ Ｓ ｘ
Ｈ４＜ ７０の範囲にあることが必要である。Next is the role of N2 gas during plasma CVD.
In the presence of H gas, the reaction between SiH4 and NH occurs selectively, and the contribution rate of N2 is about 10%. N2 plays a major role as a carrier gas for the above-mentioned reactive gas. However, it is effective in controlling the uniformity of the discharge (uniformity of the in-plane distribution of the deposited film) or the deposition rate. In order to achieve the above object, the SiN(1) film 13 and the S
When depositing the iN(n) film 15 by the plasma CVD method, the volume ratio of the source gas is 15 < N z / S x
It is necessary that H4<70.
また、ａ−Ｓｉ ＴＦＴはＯＦＦ特性が良好であるこ
とが必要である。上記ａ−８ｉ：Ｈ（ｉ）層１４をＳｉ
Ｈ，−Ｈ２系の混合ガスを用いてプラズマＣＶＤ法によ
り堆積するとき、ＳｉＨ４／（Ｓ ｉ Ｈ４＋Ｈ，）
＜０．８、あるいは、形成温度が２８０℃以上の場合は
、ＴＦＴのＩｄ−Ｖｇ特性が第１０図の曲線ａに示すよ
うに高いＯＦ Ｆ を流となる。第１０図の曲線すに示
すような０ＦＦｔ流が低減された本発明のＴＰＴ特性を
得るためには、原料ガスが純ＳｉＨ，ガス、あるいは、
ＳｉＨ，−Ｈ２系の混合ガスで構成され、その容量比が
１≧Ｓ ｉ Ｈ，／ （Ｓ ｉ Ｈ，＋Ｈ２） ＞０．
８の範囲であり。Further, the a-Si TFT is required to have good OFF characteristics. Above a-8i: H(i) layer 14 is made of Si
When depositing by plasma CVD using a mixed gas of H and -H2, SiH4/(S i H4+H,)
<0.8, or when the formation temperature is 280° C. or higher, the Id-Vg characteristic of the TFT exhibits a high OF F as shown by curve a in FIG. In order to obtain the TPT characteristics of the present invention in which the OFFt flow is reduced as shown in the curve of FIG. 10, the source gas must be pure SiH, gas, or
It is composed of a mixed gas of SiH and -H2, and the volume ratio thereof is 1≧S i H,/(S i H,+H2) >0.
It is in the range of 8.
形成温度が２００℃以上、２８０℃以下とすることが必
要である。It is necessary that the formation temperature be 200°C or higher and 280°C or lower.
また、第１０図の曲ｇｂに示すようなＯＦＦ電流が低減
された本発明のＴＰＴ特性を得るためには、上記ａ−８
ｉ ： Ｈ（ｎ）層１６ｓ、１６ｄをプラズマＣＶＤ法
により堆積するときの原料ガスがＳｉＨ，−Ｈ２−ＰＨ
，系の混合ガスで構成され、ａ−Ｓｉ ： Ｈ（ｉ）層
とのコンタクト特性を良好とするためその容量比がｏ、
ｏｏｓ＜ Ｐ Ｈ３／ Ｓ ｉＨ４＜０．０２の範囲で
あり、かつ、ａ−３ｉ：Ｈ（ｉ）層と接着性が良く、熱
ダメージを与えないため、形成温度が１５０℃以上、２
３０℃以下とすることが必要である。In addition, in order to obtain the TPT characteristics of the present invention in which the OFF current is reduced as shown in curve gb of FIG.
i: The source gas when depositing the H(n) layers 16s and 16d by plasma CVD is SiH, -H2-PH
, and the capacity ratio is o, in order to improve the contact characteristics with the a-Si:H(i) layer.
oos < P H3 / SiH4 < 0.02, and has good adhesion to the a-3i:H(i) layer and does not cause thermal damage, so the formation temperature is 150°C or higher, 2
It is necessary to keep the temperature below 30°C.
以上述べた方法により、電界効果移動度μｅｌｌが１（
ｃｍ”／Ｖ・Ｓ）以上の高移動度で、閾値電圧Ｖｔｈが
１．５（Ｖ）以下と低く、ＴＰＴ／ＬＣＤを長時間駆動
したときの上記Ｔ ＦＴの閾値電圧のシまた、ＴＰＴ／
ＬＣＤの書き込み信号電荷の保持に重要なＯＦＦ特性の
良好なａ−８ｉ ＴＦＴが実現できる。By the method described above, the field effect mobility μell is 1(
The threshold voltage Vth is as low as 1.5 (V) or less, and the threshold voltage of the TFT when the TPT/LCD is driven for a long time is also high.
It is possible to realize an a-8i TFT with good OFF characteristics, which is important for retaining the write signal charge of an LCD.
本発明のＴＰＴを１０インチ以上の大型で、１０画素以
上の高精細のＴＰＴ／ＬＣＤのスイッチング素子として
用いると、画素への信号電荷の書き込みおよび保持が十
分に行なえ、良好な画質のＴＰＴ／ＬＣＤが得られる。When the TPT of the present invention is used as a switching element for a large-sized TPT/LCD of 10 inches or more and a high definition TPT/LCD of 10 pixels or more, signal charges can be sufficiently written and retained in the pixels, resulting in a TPT/LCD with good image quality. is obtained.
また、長時間動作を行なっても、画質の劣化がない。In addition, there is no deterioration in image quality even after long-term operation.
以下、本発明を実施例を用いて詳細に説明する。 Hereinafter, the present invention will be explained in detail using examples.
実施例 １
第１図を用いて説明する。透光性ガラス基板１１上に金
属Ｃｒをスパッタリング法により膜厚１１００ｎに堆積
し、ホトエツチング法により所望のゲート配線パターン
１２とする。次に、プラズマＣＶＤ法によりＳｉＮ（Ｉ
）膜、ａ−３ｉ：Ｈ（ｉ）膜およびＳｉＮ（ＩＩ）膜を
連続して堆積する。このとき、ＳｉＮ（１）膜はＳｉＨ
４：ＮＨ，：Ｎ２＝ １ ： ２０： ６０の混合ガス
を用い、基板温度３２０℃で堆積する。ａ−Ｓｉ：Ｈ（
ｉ）膜は純ＳｉＨ４ガスを用い、基板温度２４０℃で堆
積する。Example 1 This will be explained using FIG. 1. Metal Cr is deposited to a thickness of 1100 nm on a transparent glass substrate 11 by sputtering, and a desired gate wiring pattern 12 is formed by photoetching. Next, SiN(I
) film, a-3i: sequentially deposit H(i) film and SiN(II) film. At this time, the SiN(1) film is SiH
Deposition is performed at a substrate temperature of 320° C. using a mixed gas of 4:NH,:N2=1:20:60. a-Si:H(
i) The film is deposited using pure SiH4 gas at a substrate temperature of 240°C.
ＳｉＮ（ＩＩ）膜はＳ ｉＨ４： ＮＨ，Ｓ Ｎ２＝Ｌ
：２０：６０の混合ガスを用い、基板温度２３０℃で
堆積する。SiN(II) film is SiH4: NH,S N2=L
Deposition is performed using a mixed gas of: 20:60 at a substrate temperature of 230°C.
次に、ホトエツチング法によりＳｉＮ（ＩＩ）膜を所望
の島状パターン１５とする。エツチング液はＨＦ：ＮＨ
，Ｆ＝１：２０液を用いた。レジスト除去後、露出した
ａ−３ｉ：Ｈ（ｉ）膜表面の自然酸化膜をＨＦ ： Ｎ
Ｈ４Ｆ＝１ ：１００液で除去する。Next, the SiN(II) film is formed into a desired island pattern 15 by photo-etching. Etching solution is HF:NH
, F=1:20 solution was used. After removing the resist, the natural oxide film on the exposed a-3i:H(i) film surface was treated with HF:N.
Remove with H4F=1:100 solution.
表面処理後、ただちに、プラズマＣＶＤ法によりａ−８
ｉ：Ｈ（ｎ）膜を堆積する。このとき、Ｓ ｉ Ｈ４：
ＰＨ，： Ｈ，＝ １ ： ０．０１５： ９の混合
ガスを用い、基板温度１８０℃で堆積する。Immediately after surface treatment, a-8
i: Deposit H(n) film. At this time, S i H4:
Deposition is performed at a substrate temperature of 180° C. using a mixed gas of PH,:H,=1:0.015:9.
ここで、各ＣＶＤ膜の膜質および作製条件は本発明のＴ
ＰＴの特性を得るため、上述の諸性性を満足している。Here, the film quality and manufacturing conditions of each CVD film are T
In order to obtain the characteristics of PT, the above-mentioned properties are satisfied.
次に、ホトレジストを用いたドライエツチング法により
ａ−３ｉ：Ｈ（ｉ）膜およびａ−３ｉ：Ｈ（ｎ）膜を同
時に所望の島状パターンとする。Next, the a-3i:H(i) film and the a-3i:H(n) film are simultaneously formed into a desired island pattern by dry etching using photoresist.
このとき、ソース電極とドレイン電極を分離した島状ホ
トレジストパターンを用いることにより、ａ−８ｉ ：
Ｈ（ｎ）膜はソース側パターン１６ｓおよびドレイン
側パターン１６ｄに分離される６また。 ａ−８ｉ ：
Ｈ（ｉ）膜は上記分離した島状ホトレジストパターン
以外に、ＳｉＮ（ＩＩ）島状パターン１５がエツチング
のストッパになるので、チャネル部のＳｉＮ（ＩＩ）島
状パターンの下部にも残され、両者を合成したパターン
１４となる。At this time, a-8i:
The H(n) film is separated into a source side pattern 16s and a drain side pattern 16d. a-8i:
In addition to the separated island-like photoresist pattern, the H(i) film is also left under the SiN(II) island-like pattern in the channel part, since the SiN(II) island-like pattern 15 acts as an etching stopper. Pattern 14 is obtained by combining the above.
次に、ＳｉＮ（Ｉ）膜をドライエツチングしてゲート電
極端子を取り出す。つぎに、Ｃｒ ／ Ａ Ｑ２層膜を
スパッタリング法により、１５０℃の形成温度で、それ
ぞれ６０ｎｍおよび３００ｎ＋ｍの膜厚に堆積し、ホト
エツチング法によりソース電極（Ｃｒ：１７ｓ、Ａ１１
ｌ ： １８ｓ）およびドレイン電極（Ｃｒ ： １７
ｄ、ＡＱ： １８ｄ）パターンを形成する。次に、ＩＴ
○（インジウムチンオキサイド（Ｉ ｎｄｉｕｍ Ｔ
ｉｎ Ｏｘｉｄｅ） ）透明電極をスパッタリング法に
より１２０ｎｍの膜厚に堆積し、ＨＣＱ系水溶水溶液い
たホトエツチング法により画素電極パターン１４を形成
する。Next, the SiN(I) film is dry etched to take out the gate electrode terminal. Next, a Cr/A Q double layer film was deposited by sputtering at a formation temperature of 150°C to a thickness of 60 nm and 300 nm+m, respectively, and a source electrode (Cr: 17s, A11
l: 18s) and drain electrode (Cr: 17s)
d, AQ: 18d) Form a pattern. Next, I.T.
○(Indium T
(in Oxide)) A transparent electrode is deposited to a thickness of 120 nm by sputtering, and a pixel electrode pattern 14 is formed by photoetching using an HCQ-based aqueous solution.
最後に、ＴＰＴ基板の画面全体を被覆するように保護膜
上９を形成して液晶ディスプレイ用ＴＰＴ基板が完成す
る。Finally, a protective film 9 is formed to cover the entire screen of the TPT substrate to complete the TPT substrate for a liquid crystal display.
実施例 ２
第４図を用いて説明する。透光性ガラス基板４１上に金
属Ａｆｌを抵抗加熱法あるいはスパッタリング法により
膜厚１７０ｎｍに堆積し、ホトエツチング法により所望
のＡＱゲート配線パターン４２とする。次に、ＡＱゲー
ト配線パターンの一部をホトレジストを用いて所望のパ
ターンに陽極酸化し、ＡＱ２０．陽極酸化膜４３ａを形
成する。このとき、＠極酸化電圧を７２ＶとするとＡＱ
膜表面膜厚約１１００ｎのＡＱ、Ｏ，膜が形成される。Example 2 This will be explained using FIG. 4. A metal Afl is deposited to a thickness of 170 nm on a transparent glass substrate 41 by resistance heating or sputtering, and a desired AQ gate wiring pattern 42 is formed by photoetching. Next, a part of the AQ gate wiring pattern is anodized into a desired pattern using photoresist, and AQ20. An anodic oxide film 43a is formed. At this time, if @polar oxidation voltage is 72V, AQ
An AQ, O, film with a film surface thickness of approximately 1100 nm is formed.
Ａｌ１は表面から７０ｎｍ酸化され、残りの膜厚は１１
００ｎである。Al1 is oxidized by 70 nm from the surface, and the remaining film thickness is 11 nm.
It is 00n.
化成液は３％酒石酸をエチレングリコールもしくはプロ
ピレングリコール液で希釈し、アンモニアによりＰＨ７
，０±０．５に調整した溶液を用いる。ここで得られた
陽極酸化膜は多孔質でない緻密なＡｎ、Ｏ，膜であり、
ａ−３ｉ ＴＦＴの第１Ｍ目のゲート絶縁膜として適
している。The chemical solution is made by diluting 3% tartaric acid with ethylene glycol or propylene glycol solution, and adjusting the pH to 7 with ammonia.
, 0±0.5 is used. The anodic oxide film obtained here is a non-porous, dense An, O, film,
It is suitable as the 1Mth gate insulating film of a-3i TFT.
次に、プラズマＣＶＤ法によりＳｉＮ（Ｉ）膜、ａ−３
ｉ：Ｈ（ｉ）膜およびＳｉＮ（ＩＩ）膜を連続して堆積
する。このとき、ＳｉＮ（１）膜はＳｉＨ，： ＮＨ，
： Ｎ２＝１ ： ６ ：２０の混合ガスを用い、基板
温度３００℃で堆積する。ａ−８ｉ：Ｈ（ｉ）膜はＳ
ｉ Ｈ４９０％＋Ｈ２１Ｏ％混合ガスを用い、基板温度
２００℃で堆積する。 ＳｉＮ （ＩＩ）膜はＳｉＨ４
： ＮＨ，：Ｎ、＝１ ： ６ ：２０の混合ガスを用
い、基板温度２００℃で堆積する。Next, a SiN(I) film, a-3
i:H(i) film and SiN(II) film are successively deposited. At this time, the SiN (1) film is SiH,: NH,
Deposition is performed using a mixed gas of: N2=1:6:20 at a substrate temperature of 300°C. a-8i: H(i) film is S
i Deposition using a mixed gas of 90% H4 and 10% H2 at a substrate temperature of 200°C. SiN (II) film is SiH4
Deposition is performed at a substrate temperature of 200° C. using a mixed gas of :NH, :N, =1:6:20.
次に、ホトエツチング法によりＳｉＮ（ＩＩ）膜を所望
の島状パターン４５とする。エツチング液はＨＦ ：
Ｈ２０＝１ ： １００液を用いた。レジスト除去後、
露出したａ−Ｓｉ：Ｈ（ｉ）膜表面の自然酸化膜をＨＦ
：Ｈ，Ｏ＝１：５００液で除去する。表面処理後、ただ
ちに、プラズマＣＶＤ法によりａ−８ｉ ：Ｈ（ｎ）膜
を堆積する。このとき。Next, the SiN(II) film is formed into a desired island pattern 45 by photo-etching. Etching solution is HF:
H20=1: 100 liquids were used. After removing the resist,
The natural oxide film on the exposed a-Si:H(i) film surface was removed with HF.
:H,O=1:500 solution. Immediately after the surface treatment, an a-8i:H(n) film is deposited by plasma CVD. At this time.
ＳｉＨ４： ＰＨ，：Ｈ，＝１ ：０．０１： ９の混
合ガスを用い、基板温度１７０℃で堆積する。Deposition is performed at a substrate temperature of 170° C. using a mixed gas of SiH4: PH,:H,=1:0.01:9.
ここで、各ＣＶＤ膜の膜質および作製条件は本発明のＴ
ＰＴの特性を得るため、上述の緒特性を満足している。Here, the film quality and manufacturing conditions of each CVD film are T
In order to obtain the characteristics of PT, the above-mentioned characteristics are satisfied.
次に、実施例１と同様に、ホトレジストを用いたドライ
エツチング法によりａ−８ｉ：Ｈ（ｉ）膜およびａ−Ｓ
ｉ：Ｈ（ｎ）膜を同時に所望の島状パターンとする。こ
のとき、ａ−８ｉ ：Ｈ（ｎ）膜はソース側パターン４
６ｓおよびドレイン側パターン４６ｄに分離され、ａ−
８ｉ：Ｈ（ｉ）膜は上記ａ−８ｉ：Ｈ（ｎ）パターンと
ＳｉＮ（Ｉｆ）島状パターン４５の両者を合成したパタ
ーン４４となる。Next, as in Example 1, the a-8i:H(i) film and the a-S
The i:H(n) film is simultaneously formed into a desired island pattern. At this time, the a-8i:H(n) film has the source side pattern 4
6s and drain side pattern 46d, a-
The 8i:H(i) film becomes a pattern 44 that is a combination of both the a-8i:H(n) pattern and the SiN(If) island pattern 45.
次に、ＳｉＮ（１）膜をドライエツチングしてゲート電
極端子を取り出す。つぎに、Ｃｒ／ＡＱ２層膜をスパッ
タリング法により、１５０℃の形成温度で、それぞれ６
０ｎｍおよび３００ｎｍの膜厚に堆積し、ホトエツチン
グ法によりソース電極（Ｃｒ：１７ｓ、Ａ氾：１８ｓ）
およびドレイン電極（Ｃｒ： １７ｄ、ＡＱ ： １８
ｄ）パターンを形成する６次に、ＩＴ○（Ｉ ｎｄｉｕ
ｍ Ｔｉｎ ０ｘｉｄｅ）透明電極をスパッタリング法
により１２０ｎｍの膜厚に堆積し、Ｈ（１１系水溶液を
用いたホトエツチング法により画素電極パターン１０を
形成する。Next, the SiN(1) film is dry etched to take out the gate electrode terminal. Next, Cr/AQ two-layer films were formed by sputtering at a formation temperature of 150°C, each with a
Source electrodes (Cr: 17s, A flood: 18s) were deposited to film thicknesses of 0 nm and 300 nm and were photoetched.
and drain electrode (Cr: 17d, AQ: 18
d) 6th step to form a pattern, IT○(Indiu
A transparent electrode (Tin Oxide) is deposited to a thickness of 120 nm by sputtering, and a pixel electrode pattern 10 is formed by photoetching using an H (11-based aqueous solution).
最後に、ＴＰＴ基板の画面全体を被覆するように保護膜
１９を形成して液晶ディスプレイ用ＴＰＴ基板が完成す
る。Finally, a protective film 19 is formed to cover the entire screen of the TPT substrate to complete the TPT substrate for a liquid crystal display.
実施例 ３
次に、上述の本発明のＴＰＴを用いた液晶ディスプレイ
装置について説明する。第５図は本発明の液晶ディスプ
レイ装置（ＴＰＴ／ＬＣＤ）の回路構成の一例を示す図
である。本発明のＴＰＴ／ＬＣＤは対角サイズが１０イ
ンチ以上の大型で、画素数がＬＭ（百方）画素以上の高
精細のＴＰＴ／ＬＣＤパネルである。Example 3 Next, a liquid crystal display device using the above-mentioned TPT of the present invention will be described. FIG. 5 is a diagram showing an example of the circuit configuration of a liquid crystal display device (TPT/LCD) according to the present invention. The TPT/LCD of the present invention is a large-sized TPT/LCD panel with a diagonal size of 10 inches or more and a high-definition TPT/LCD panel with a pixel count of LM (hundred square) pixels or more.
第５図において、５１はマトリクス状に配された液晶セ
ル、５２は電荷蓄積用のコンデンサ。In FIG. 5, 51 is a liquid crystal cell arranged in a matrix, and 52 is a capacitor for charge storage.
５３は各液晶セル毎にその一方の電極に接続されている
ＴＰＴであり、これらにより一画素を構成している。５
４はアクティブマトリクスの各列毎にＴＰＴのデータ電
極に共通接続された複数（ｍ本）のデータ線Ｄ１〜Ｄ、
５５はアクティブマトリクスの各行毎にＴＰＴのゲート
電極に共通接続された複数（０本）にゲート９Ｇ１〜Ｇ
ｎである。A TPT 53 is connected to one electrode of each liquid crystal cell, and these constitute one pixel. 5
4 is a plurality of (m) data lines D1 to D commonly connected to the data electrodes of the TPT for each column of the active matrix;
55, gates 9G1 to G are connected to a plurality (0) commonly connected to the gate electrode of the TPT for each row of the active matrix.
It is n.
ここで、ｍＸｎ２１Ｍを満足している。Here, mXn21M is satisfied.
また、５６は、ゲート線に順次走査パルスを印加する走
査回路、５７は一水平走査分の画像信号をデータ線に並
列に印加する走査回路である。Further, 56 is a scanning circuit that sequentially applies scanning pulses to the gate lines, and 57 is a scanning circuit that applies image signals for one horizontal scan to the data lines in parallel.
５８は共通電極であり、ＴＰＴを形成した基板と液晶を
挾んで対向する基板上に形成される。この共通電極は、
対向基板上に全面に一枚の電極として形成され、液晶セ
ル５１の各々の画素部と対向する部分ごとに該セルの他
方の電極の役割を果たす。A common electrode 58 is formed on a substrate opposite to the substrate on which the TPT is formed, with the liquid crystal interposed therebetween. This common electrode is
A single electrode is formed over the entire surface of the counter substrate, and each portion of the liquid crystal cell 51 facing each pixel portion serves as the other electrode of the cell.
本発明の液晶ディスプレイ装置は、ＴＰＴとして上述の
本発明のＴＰＴを用いるものである。上述のごとく本発
明のＴＰＴ／ＬＣＤは大型で、高精細であるが、本発明
のａ−８ｉＴＦＴのμｅｆｆｉｆが１ （ａｍ”／Ｖ−
ｓ）以上と高いので、十分速いスイッチング速度で画像
信号を書き込むことができ、高い品質の画像を得ること
ができる。The liquid crystal display device of the present invention uses the above-described TPT of the present invention as the TPT. As mentioned above, the TPT/LCD of the present invention is large and has high definition, but the μeffif of the a-8i TFT of the present invention is 1 (am”/V-
s), the image signal can be written at a sufficiently fast switching speed, and a high quality image can be obtained.
また、ＴＦＴの閾値電圧Ｖｉｈも１．５（Ｖ）以下と低
いので、各走査回路５６．５７の消費電力も低減できる
。また、ＴＰＴ／ＬＣＤを長時間駆動したときの上記Ｔ
ＰＴの閾値電圧のシフト量も間寿命の信頼性が高い。Furthermore, since the threshold voltage Vih of the TFT is as low as 1.5 (V) or less, the power consumption of each scanning circuit 56 and 57 can also be reduced. In addition, the above T when driving the TPT/LCD for a long time
The amount of shift in the threshold voltage of the PT also has high reliability in terms of lifetime.
以上説明したように、本発明によれば、電界効果移動度
μｅ□の高いａ−８ｉ ＴＦＴを提供でき、大型で高
精細の液晶ディスプレイパネルに適用した場合でも、十
分速いスイッチング速度で画像信号を書き込むことがで
き、信号保持特性も良好で高い品質の画像を得ることが
できる。また、閾値電圧シフトが少ないので、長時間寿
命の信頼性が高い。また、ＴＰＴ素子本体の小型化が実
現できるので、ゲート、ドレイン間の短絡の確率が低く
なり１歩留まりも向上する。As explained above, according to the present invention, it is possible to provide an a-8i TFT with a high field effect mobility μe□, and even when applied to a large, high-definition liquid crystal display panel, it is possible to provide an image signal at a sufficiently fast switching speed. It is possible to write, have good signal retention characteristics, and obtain high-quality images. In addition, since the threshold voltage shift is small, reliability over a long period of time is high. Further, since the TPT element main body can be made smaller, the probability of short circuit between the gate and the drain is reduced, and the yield is also improved.
第１図および第４図は本発明のＴＰＴの代表的な実施例
の断面構造を示す図、第２図および第３図は従来技術の
ＴＰＴの断面構造を示す図、第５図は本発明の液晶ディ
スプレイ装置の回路構成の一例を示す図、第６図（ａ）
は保護膜形成温度と移動度、（ｂ）は保護膜形成温度と
閾値電圧のとの関係を示す図、第７図は本発明の窒化シ
リコン膜の赤外吸収特性の一例を示した図、第８図は赤
外吸収ピーク特性（ａ）、（ｂ）および閾値電圧シフト
（ｂ）との関係を示す図、第９図（ａ）はＮＨ□／Ｓｉ
Ｈ４ガス流量比とＳｉ−Ｈ／Ｎ−Ｈピーク面積比との関
係を示した図、第９図（ｂ）はＳｉ−Ｈ／Ｎ−Ｈピーク
面積比とΔＶ ｔ ｈとの関係を示す図、第１０図は本
発明のＴＰＴおよびＯＦＦ特性の劣化したＴＦＴのＩｄ
−Ｖｇ特性を示す図、第１１図は窒化シリコン膜の形成
温度と弗酸系エツチング液に対するエツチング速度を示
す図である。
工１．２■、３１．４１・・・透光性ガラス基板１２．
２２．３２．４２・・・ゲート電極上３．２３．３３．
４３・・・ゲート絶縁膜４３ａ・・・陽極酸化ゲート絶
縁膜
１４．２４．３４．４４−ａ−Ｓ ｉ ： Ｈ（ｉ）１
５．３５．４５・・・チャネル保護膜１６ｓ、２６ｓ、
３６ｓ、４６ｓ・・・ソース側ａ−３ｉ ：Ｈ（ｎ）
１６ｄ、２６ｄ、３６ｄ、３６ｄ・・・ドレイン型ａ〜
Ｓｉ：Ｈ（ｎ）
１７ｓ、２７ｓ、３７ｓ、４７ｓ・・・第１層のソース
電極
１８ｓ、２８ｓ、３８ｓ、４８ ｓ−第２層のソースｆ
ｊ１１ｉｆＡ
１７ｄ、２７ｄ、３７ｄ、４７ｄ・・・第１層のドレイ
ン電極
１８ｄ、２８ｄ、３８ｄ、４８ｄ・・・第２／！！！ｌ
のドレイン電極
１９．２９．３９．４９・・・保護膜
１０．２０．３０．４０・・透光性画素電極５１・・・
液晶セル
５２・・・電荷蓄積用コンデンサ
５３・・・ＴＦＴ、５４・・・データ線５５・・・ゲー
ト線
５６．５７・・・走査回路
５８・・・共通電極1 and 4 are diagrams showing the cross-sectional structure of a typical embodiment of the TPT of the present invention, FIGS. 2 and 3 are diagrams showing the cross-sectional structure of the TPT of the prior art, and FIG. 5 is a diagram showing the cross-sectional structure of the TPT of the present invention. FIG. 6(a) is a diagram showing an example of the circuit configuration of a liquid crystal display device.
is a diagram showing the relationship between the protective film formation temperature and the mobility, (b) is a diagram showing the relationship between the protective film formation temperature and the threshold voltage, and FIG. 7 is a diagram showing an example of the infrared absorption characteristics of the silicon nitride film of the present invention. Figure 8 is a diagram showing the relationship between infrared absorption peak characteristics (a), (b) and threshold voltage shift (b), and Figure 9 (a) is a diagram showing the relationship between infrared absorption peak characteristics (a), (b) and threshold voltage shift (b).
A diagram showing the relationship between the H4 gas flow rate ratio and the Si-H/N-H peak area ratio, and FIG. 9(b) is a diagram showing the relationship between the Si-H/N-H peak area ratio and ΔV th , FIG. 10 shows the Id of the TPT of the present invention and the TFT with deteriorated OFF characteristics.
-Vg characteristics, and FIG. 11 is a diagram showing the formation temperature of a silicon nitride film and the etching rate with respect to a hydrofluoric acid etching solution. Step 1.2■, 31.41...Transparent glass substrate 12.
22.32.42...On the gate electrode3.23.33.
43... Gate insulating film 43a... Anodized gate insulating film 14.24.34.44-a-S i : H(i)1
5.35.45...Channel protective film 16s, 26s,
36s, 46s...Source side a-3i: H(n) 16d, 26d, 36d, 36d...Drain type a~
Si:H(n) 17s, 27s, 37s, 47s...first layer source electrode 18s, 28s, 38s, 48s - second layer source f
j11ifA 17d, 27d, 37d, 47d...first layer drain electrodes 18d, 28d, 38d, 48d...second/! ! ! l
Drain electrode 19.29.39.49...Protective film 10.20.30.40...Transparent pixel electrode 51...
Liquid crystal cell 52...Charge storage capacitor 53...TFT, 54...Data line 55...Gate line 56.57...Scanning circuit 58...Common electrode
Claims (1)
ト電極上に順次設けられた窒化シリコンゲート絶縁膜、
水素化非晶質シリコンチャネル層、窒化シリコンチャネ
ル保護膜と、上記チャネル層上に間隔をあけて設けられ
た水素化非晶質シリコンｎ型導電層から成るソース領域
およびドレイン領域と、上記ソース領域およびドレイン
領域上にそれぞれ設けられたソース電極およびドレイン
電極とを具備し、かつ上記ゲート絶縁膜の水素含有量よ
りも上記チャネル保護膜の水素含有量が多いことを特徴
とする薄膜トランジスタ。 ２、上記ゲート絶縁膜中の水素がＳｉ−Ｈ基およびＮ−
Ｈ基として含有される水素であり、その含有量が２．５
×１０＾２＾２個／ｃｍ＾３以下であることを特徴とす
る請求項１記載の薄膜トランジスタ。 ３、上記チャネル保護膜の水素がＳｉ−Ｈ基およびＮ−
Ｈ基として含有される水素であり、その含有量が３×１
０＾２＾２個／ｃｍ＾３以上であることを特徴とする請
求項１記載の薄膜トランジスタ。 ４、上記ゲート絶縁膜において、Ｓｉ−Ｈ基として含ま
れる水素の量よりも、Ｎ−Ｈ基として含まれる水素の量
が多いことを特徴とする請求項１記載の薄膜トランジス
タ。 ５、上記チャネル保護膜において、Ｓｉ−Ｈ基として含
まれる水素の量よりも、Ｎ−Ｈ基として含まれる水素の
量が多いことを特徴とする請求項１記載の薄膜トランジ
スタ。 ６、上記ゲート絶縁膜において、「Ｓｉ−Ｈ基の伸縮モ
ード（２１８０ｃｍ＾−＾１近傍）の赤外吸収ピーク面
積」／「Ｎ−Ｈ基の伸縮モード（３３５０ｃｍ＾−＾１
近傍）の赤外吸収ピーク面積」の比が０．３以下、０．
１以上であることを特徴とする請求項１記載の薄膜トラ
ンジスタ。 ７、上記チャネル保護膜において、「Ｓｉ−Ｈ基の伸縮
モード（２１８０ｃｍ＾−＾１近傍）の赤外吸収ピーク
面積」／「Ｎ−Ｈ基の伸縮モード（３３５０ｃｍ＾−＾
１近傍）の赤外吸収ピーク面積」の比が０．５以下、０
．３以上であることを特徴とする請求項１記載の薄膜ト
ランジスタ。 ８、上記ゲート絶縁膜において、Ａを分子吸光係数、Δ
ν＿Ａ＿／＿２を半値幅とすると、単位膜厚当たりのＳ
ｉ−Ｎ伸縮モード（８６０ｃｍ＾−＾１近傍）の赤外吸
収ピーク面積（Ａ・Δν＿Ａ＿／＿２）が１．６×１０
＾６（ｃｍ＾−＾１）以上であることを特徴とする請求
項１記載の薄膜トランジスタ。 ９、上記チャネル保護膜において、Ａを分子吸光係数、
Δν＿Ａ＿／＿２を半値幅とすると、単位膜厚当たりの
Ｓｉ−Ｎ伸縮モード（８６０ｃｍ＾−＾１近傍）の赤外
吸収ピーク面積（Ａ・Δν＿Ａ＿／＿２）が１．５×１
０＾６（ｃｍ＾−＾１）以下であることを特徴とする請
求項１記載の薄膜トランジスタ。 １０、絶縁性基板上にゲート電極を形成する工程と、上
記ゲート電極が形成された上記基板上に窒化シリコンゲ
ート絶縁膜、水素化非晶質シリコンチャネル層、窒化シ
リコンチャネル保護膜を連続して堆積する工程と、上記
チャネル保護膜を島状にパターン化する工程と、水素化
非晶質シリコンｎ型導電層を堆積する工程と、上記チャ
ネル層および上記ｎ型導電層を島状にパターン化し、上
記ｎ型導電層から成るソース領域およびドレイン領域を
形成する工程と、上記ゲート絶縁膜をエッチングしてゲ
ート電極端子を取り出す工程と、上記ソース領域および
ドレイン領域上にそれぞれソース電極およびドレイン電
極を形成する工程とを少なくとも含み、かつ上記ゲート
絶縁膜よりも上記チャネル保護膜に水素を多く含有させ
ることを特徴とする薄膜トランジスタの製造方法。 １１、上記ゲート絶縁膜および上記チャネル保護膜をプ
ラズマＣＶＤ法により堆積し、かつそのときの原料ガス
がＳｉＨ＿４−ＮＨ＿３−Ｎ＿２系の混合ガスで構成さ
れることを特徴とする請求項１０記載の薄膜トランジス
タ。 １２、上記ゲート絶縁膜をプラズマＣＶＤ法により堆積
するときの原料ガスの容量比がＮＨ＿３／ＳｉＨ＿４≧
６であり、形成温度が２８０℃以上、３５０℃以下であ
り、かつ、上記窒化シリコンチャネル保護膜をプラズマ
ＣＶＤ法により堆積するときの原料ガスの容量比がＮＨ
＿３／ＳｉＨ＿４≧６であり、形成温度が１５０℃以上
、２３０℃以下であることを特徴とする請求項１０記載
の薄膜トランジスタの製造方法。 １３、上記ゲート絶縁膜および上記チャネル保護膜をプ
ラズマＣＶＤ法により堆積するときの原料ガスの容量比
が１５＜Ｎ＿２／ＳｉＨ＿４＜７０の範囲であることを
特徴とする請求項１０記載の薄膜トランジスタの製造方
法。 １４、上記チャネル保護膜のエッチング速度が５０％Ｈ
Ｆ水溶液：４０％ＮＨ＿４Ｆ水溶液の比率で１；５０の
エッチング液を用いたときに３ｎｍ／秒から１４ｎｍ／
秒の範囲にあることを特徴とする請求項１０記載の薄膜
トランジスタの製造方法。 １５、上記チャネル層をプラズマＣＶＤ法により堆積す
るときの原料ガスがＳｉＨ＿４−Ｈ＿２系の混合ガスで
構成され、上記構成ガスの容量比が０．８＜ＳｉＨ＿４
／（ＳｉＨ＿４＋Ｈ＿２）≦１の範囲であり、形成温度
が２００℃以上、２８０℃以下であることを特徴とする
請求項１０記載の薄膜トランジスタの製造方法。 １６、上記ｎ型導電層をプラズマＣＶＤ法により堆積す
るときの原料ガスがＳｉＨ＿４−Ｈ＿２−ＰＨ＿３系の
混合ガスで構成され、上記構成ガスの容量比が０．００
５＜ＰＨ＿３／ＳｉＨ＿＿４＜０．０２の範囲であり、
形成温度が１５０℃以上、２３０℃以下であることを特
徴とする請求項１０記載の薄膜トランジスタの製造方法
。 １７、上記ｎ型導電層を堆積する直前に、上記ｎ型導電
層と電気的にコンタクトする上記チャネル層の表面層を
少なくとも弗化水素酸を含有する表面処理液でエッチン
グ除去する工程を含むことを特徴とする請求項１０記載
の薄膜トランジスタの製造方法。 １８、上記表面処理液が１％以下のＨＦを含有するＨＦ
−Ｈ＿２Ｏ系あるいはＨＦ−ＮＨ＿４Ｆ系のエッチング
液であり、該表面処理液でエッチング除去する工程を含
むことを特徴とする請求項１０記載の薄膜トランジスタ
の製造方法。 １９、データ線駆動手段によって駆動される複数のデー
タ線と、上記複数のデータ線と交差し、ゲート線駆動手
段によって駆動される複数のゲート線を有し、上記デー
タ線と上記ゲート線の交差部に画素電極と上記画素電極
を駆動する薄膜トランジスタを有して成る第１の基板と
、導電体を有する第２の基板と、上記第１および第２の
基板の間の液晶層とを有する液晶ディスプレイ装置であ
って、上記薄膜トランジスタは請求項１記載の薄膜トラ
ンジスタであることを特徴とする液晶ディスプレイ装置
。[Claims] 1. A gate electrode provided on an insulating substrate; a silicon nitride gate insulating film sequentially provided on the gate electrode;
A source region and a drain region comprising a hydrogenated amorphous silicon channel layer, a silicon nitride channel protective film, a hydrogenated amorphous silicon n-type conductive layer provided at intervals on the channel layer, and the source region. and a source electrode and a drain electrode respectively provided on a drain region, and a thin film transistor characterized in that the hydrogen content of the channel protection film is higher than the hydrogen content of the gate insulating film. 2. Hydrogen in the gate insulating film forms Si-H groups and N-
Hydrogen contained as an H group, whose content is 2.5
The thin film transistor according to claim 1, characterized in that the number of thin film transistors is not more than ×10^2^2 pieces/cm^3. 3. Hydrogen in the above channel protective film forms Si-H groups and N-
Hydrogen contained as an H group, whose content is 3×1
2. The thin film transistor according to claim 1, wherein the number of thin film transistors is 0^2^2 pieces/cm^3 or more. 4. The thin film transistor according to claim 1, wherein in the gate insulating film, the amount of hydrogen contained as N--H groups is greater than the amount of hydrogen contained as Si--H groups. 5. The thin film transistor according to claim 1, wherein in the channel protective film, the amount of hydrogen contained as N--H groups is greater than the amount of hydrogen contained as Si--H groups. 6. In the gate insulating film, "infrared absorption peak area of Si-H group stretching mode (near 2180cm^-^1)"/"N-H group stretching mode (3350cm^-^1)
The ratio of "infrared absorption peak area of neighboring areas" is 0.3 or less, 0.
2. The thin film transistor according to claim 1, wherein the number of thin film transistors is one or more. 7. In the above channel protective film, "infrared absorption peak area of Si-H group stretching mode (near 2180 cm^-^1)"/"N-H group stretching mode (3350 cm^-^
1) infrared absorption peak area" ratio is 0.5 or less, 0
．． 2. The thin film transistor according to claim 1, wherein the number is 3 or more. 8. In the gate insulating film, A is the molecular extinction coefficient, Δ
If ν_A_/_2 is the half width, then S per unit film thickness
The infrared absorption peak area (A・Δν_A_/_2) of i-N stretching mode (near 860cm^-^1) is 1.6×10
2. The thin film transistor according to claim 1, wherein the thickness is ^6 (cm^-^1) or more. 9. In the above channel protective film, A is the molecular extinction coefficient,
If Δν_A_/_2 is the half width, the infrared absorption peak area (A・Δν_A_/_2) of Si-N stretching mode (near 860cm^-^1) per unit film thickness is 1.5×1
2. The thin film transistor according to claim 1, wherein the thickness is 0^6 (cm^-^1) or less. 10. Forming a gate electrode on an insulating substrate, and successively forming a silicon nitride gate insulating film, a hydrogenated amorphous silicon channel layer, and a silicon nitride channel protective film on the substrate on which the gate electrode is formed. a step of depositing, a step of patterning the channel protective film into an island shape, a step of depositing a hydrogenated amorphous silicon n-type conductive layer, and a step of patterning the channel layer and the n-type conductive layer into an island shape. , a step of forming a source region and a drain region made of the n-type conductive layer, a step of etching the gate insulating film to take out a gate electrode terminal, and forming a source electrode and a drain electrode on the source region and the drain region, respectively. 1. A method of manufacturing a thin film transistor, the method comprising at least the step of forming a thin film transistor, and containing more hydrogen in the channel protective film than in the gate insulating film. 11. The thin film transistor according to claim 10, wherein the gate insulating film and the channel protective film are deposited by a plasma CVD method, and the source gas at that time is composed of a SiH_4-NH_3-N_2-based mixed gas. . 12. The capacity ratio of the source gas when depositing the gate insulating film by plasma CVD method is NH_3/SiH_4≧
6, the formation temperature is 280°C or higher and 350°C or lower, and the volume ratio of the raw material gas when depositing the silicon nitride channel protective film by plasma CVD is NH
11. The method for manufacturing a thin film transistor according to claim 10, wherein _3/SiH_4≧6 and the formation temperature is 150° C. or more and 230° C. or less. 13. Manufacturing the thin film transistor according to claim 10, wherein the gate insulating film and the channel protective film are deposited by a plasma CVD method, with a capacitance ratio of source gas in a range of 15<N_2/SiH_4<70. Method. 14. The etching rate of the channel protective film is 50%H
F aqueous solution: 40% NH_4F aqueous solution ratio of 1:50 when using an etching solution from 3 nm/sec to 14 nm/sec.
11. The method of manufacturing a thin film transistor according to claim 10, wherein the manufacturing method is within a second range. 15. When depositing the channel layer by plasma CVD, the source gas is composed of a SiH_4-H_2-based mixed gas, and the volume ratio of the constituent gases is 0.8<SiH_4.
11. The method for manufacturing a thin film transistor according to claim 10, wherein the range is /(SiH_4+H_2)≦1, and the formation temperature is 200°C or more and 280°C or less. 16. When depositing the n-type conductive layer by plasma CVD, the source gas is composed of a SiH_4-H_2-PH_3-based mixed gas, and the volume ratio of the constituent gases is 0.00.
5<PH_3/SiH__4<0.02,
11. The method for manufacturing a thin film transistor according to claim 10, wherein the formation temperature is 150°C or higher and 230°C or lower. 17. Immediately before depositing the n-type conductive layer, the method includes the step of etching away the surface layer of the channel layer that is in electrical contact with the n-type conductive layer using a surface treatment solution containing at least hydrofluoric acid. 11. The method for manufacturing a thin film transistor according to claim 10. 18. HF in which the surface treatment liquid contains 1% or less of HF
11. The method of manufacturing a thin film transistor according to claim 10, wherein the method is a -H_2O-based or HF-NH_4F-based etching solution, and includes a step of etching away using the surface treatment solution. 19. A plurality of data lines driven by a data line driving means, and a plurality of gate lines intersecting the plurality of data lines and driven by the gate line driving means, the intersection of the data line and the gate line A liquid crystal comprising: a first substrate having a pixel electrode and a thin film transistor for driving the pixel electrode; a second substrate having a conductor; and a liquid crystal layer between the first and second substrates. A liquid crystal display device, wherein the thin film transistor is the thin film transistor according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166784A JPH0334465A (en) | 1989-06-30 | 1989-06-30 | Thin-film transistor, manufacture thereof and liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166784A JPH0334465A (en) | 1989-06-30 | 1989-06-30 | Thin-film transistor, manufacture thereof and liquid crystal display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334465A true JPH0334465A (en) | 1991-02-14 |
Family
ID=15837613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1166784A Pending JPH0334465A (en) | 1989-06-30 | 1989-06-30 | Thin-film transistor, manufacture thereof and liquid crystal display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334465A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0572553A (en) * | 1991-09-11 | 1993-03-26 | Hitachi Ltd | Liquid crystal display device and production thereof |
| JP2005165300A (en) * | 2003-11-14 | 2005-06-23 | Semiconductor Energy Lab Co Ltd | Method for manufacturing liquid crystal display device |
| JP2009152293A (en) * | 2007-12-19 | 2009-07-09 | Mitsubishi Electric Corp | Thin film transistor, method for manufacturing the same, and display device |
| US7872086B2 (en) | 2008-01-17 | 2011-01-18 | Tonen Chemical Corporation | Polymeric material and its manufacture and use |
| KR101030056B1 (en) * | 2003-11-14 | 2011-04-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Method for manufacturing liquid crystal display device |
-
1989
- 1989-06-30 JP JP1166784A patent/JPH0334465A/en active Pending
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