JPH0333962A - シリアルインターフェイス回路 - Google Patents
シリアルインターフェイス回路Info
- Publication number
- JPH0333962A JPH0333962A JP2122132A JP12213290A JPH0333962A JP H0333962 A JPH0333962 A JP H0333962A JP 2122132 A JP2122132 A JP 2122132A JP 12213290 A JP12213290 A JP 12213290A JP H0333962 A JPH0333962 A JP H0333962A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- serial data
- shift
- shift clock
- Prior art date
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- Pending
Links
- 238000003708 edge detection Methods 0.000 claims abstract description 12
- 238000001514 detection method Methods 0.000 claims abstract description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000012905 input function Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Information Transfer Systems (AREA)
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリアルデータ転送回路に関し、特にマイクロ
コンピュータＬＳＩに内蔵されるシリアルインターフェ
イス回路に関する。
コンピュータＬＳＩに内蔵されるシリアルインターフェ
イス回路に関する。
第３図はこの種のシリアルインターフェイス回路の従来
例のブロック図、第４図はそのタイムチャートである。
例のブロック図、第４図はそのタイムチャートである。
この回路は、外部よりシリアルデータな入力するための
シリアルデータ入力端子ｌと、シリアルデータを出力す
るシリアルデータ出力端子２と、８段構成のシフトレジ
スタ３と、外部クロ、ツク４または内部クロック５をシ
フト動作のシフトクロック６として選択するシリアルク
ロック選択回路７と、シフトクロック６をカウントし８
個カウントスると、シフトが完了したことを示す転送完
了信号１１を出力するシフトクロックカウンタ１０と、
シフトクロック６をシフトレジスタ３を転送し転送完了
信号１１によって閉じるシフトクロック転送ゲート８と
、転送完了信号１１により受信データのソフトウェア処
理を行なうための割込信号１２を発生する割込信号発生
回路１３により構成されていた。なお、ソフトレジスタ
３は内部データバス１８にも接続されている。
シリアルデータ入力端子ｌと、シリアルデータを出力す
るシリアルデータ出力端子２と、８段構成のシフトレジ
スタ３と、外部クロ、ツク４または内部クロック５をシ
フト動作のシフトクロック６として選択するシリアルク
ロック選択回路７と、シフトクロック６をカウントし８
個カウントスると、シフトが完了したことを示す転送完
了信号１１を出力するシフトクロックカウンタ１０と、
シフトクロック６をシフトレジスタ３を転送し転送完了
信号１１によって閉じるシフトクロック転送ゲート８と
、転送完了信号１１により受信データのソフトウェア処
理を行なうための割込信号１２を発生する割込信号発生
回路１３により構成されていた。なお、ソフトレジスタ
３は内部データバス１８にも接続されている。
上述した従来のシリアルインターフェイス回路は、割込
信号１２の発生タイミングがシリアルデータ転送完了後
にのみなっていた。
信号１２の発生タイミングがシリアルデータ転送完了後
にのみなっていた。
ここで、例えば調歩同期転送を従来の汎用シリアルイン
ターフェイス回路にて実現するためにソフトウェア処理
を併用して実施する場合を考えてみる。調歩同期転送で
は、１本の信号線にてテタの転送を行なうため、転送ス
タートｎｆ７にデータラインをハイレベルにしておき、
スタート時にスタートビットとして、本来のデータの前
にローレベルを転送してくる。また、これらデータの転
送レートとしてはあらかじめ定められたレートを使用す
るため、シフトクロック６としては、データの転送レー
トに対応したマイクロコンピュータ内部で発生する周波
数のシフトクロックを選択する。
ターフェイス回路にて実現するためにソフトウェア処理
を併用して実施する場合を考えてみる。調歩同期転送で
は、１本の信号線にてテタの転送を行なうため、転送ス
タートｎｆ７にデータラインをハイレベルにしておき、
スタート時にスタートビットとして、本来のデータの前
にローレベルを転送してくる。また、これらデータの転
送レートとしてはあらかじめ定められたレートを使用す
るため、シフトクロック６としては、データの転送レー
トに対応したマイクロコンピュータ内部で発生する周波
数のシフトクロックを選択する。
この場合、従来のシリアルインターフェイス回路では、
前記スタートビットを検出する手段がなく、第５図に示
すように転送データラインをシフトデータ入力端子ＳＩ
以外に汎用割込み入力端子ＩＮＴにも接続して、スター
トヒツトにより発生する割込みでシリアルデータを送信
してくることを検知し、シリアルインターフェイス回路
をソフトウェアにより起動しスタートビットに続くシリ
アルデータをシフトレジスタ３にとりこむことにより調
歩同期転送データＤの受信を可能としていたが、汎用割
込み入力機能を余分に必要とし、結果的にマイクロコン
ピュータのトータル的な性能を下げざるを得ないという
欠点がある。
前記スタートビットを検出する手段がなく、第５図に示
すように転送データラインをシフトデータ入力端子ＳＩ
以外に汎用割込み入力端子ＩＮＴにも接続して、スター
トヒツトにより発生する割込みでシリアルデータを送信
してくることを検知し、シリアルインターフェイス回路
をソフトウェアにより起動しスタートビットに続くシリ
アルデータをシフトレジスタ３にとりこむことにより調
歩同期転送データＤの受信を可能としていたが、汎用割
込み入力機能を余分に必要とし、結果的にマイクロコン
ピュータのトータル的な性能を下げざるを得ないという
欠点がある。
本発明のシリアルインターフェイス回路は、シリアルデ
ータを入力するためのシリアルデータ入力端子と、 前記シリアルデータな格納するシフトレジスタと、 シフトレジスタから出力されたシリアルデータな出力す
るためのシリアルデータ出力端子と、シフトレジスタの
シフトクロックをカウントし、ソフトレジスタの段数針
、シフトクロックをカウントすると、転送完了信号を出
力するシフトクロックカウンタと、 シフトクロックをシフトレジスタへ出力し、転送完了信
号が入力されると閉じるシフトクロック転送ゲートと、 シリアルデータ入力端子に接続されシリアルデータのレ
ベル変化を検出するエツジ検出回路と、最初、エツジ検
出回路の検出信号を選択し、その後外部からのソフトウ
ェア制御信号によりシフトクロックカウンタの転送完了
信号を選択する選択回路と、 選択回路の選択信号を入力して、割込信号を発生する割
込発生回路とを有する。
ータを入力するためのシリアルデータ入力端子と、 前記シリアルデータな格納するシフトレジスタと、 シフトレジスタから出力されたシリアルデータな出力す
るためのシリアルデータ出力端子と、シフトレジスタの
シフトクロックをカウントし、ソフトレジスタの段数針
、シフトクロックをカウントすると、転送完了信号を出
力するシフトクロックカウンタと、 シフトクロックをシフトレジスタへ出力し、転送完了信
号が入力されると閉じるシフトクロック転送ゲートと、 シリアルデータ入力端子に接続されシリアルデータのレ
ベル変化を検出するエツジ検出回路と、最初、エツジ検
出回路の検出信号を選択し、その後外部からのソフトウ
ェア制御信号によりシフトクロックカウンタの転送完了
信号を選択する選択回路と、 選択回路の選択信号を入力して、割込信号を発生する割
込発生回路とを有する。
すなわち、本発明は、シリアルインターフェイス機能に
本来、データ受信完了判断のために具備されていた割込
発生回路をスタートヒツト検出と共用することにより、
調歩同期転送信号受信時に５、他の汎用割込端子を使用
する必要をなくしたものである。
本来、データ受信完了判断のために具備されていた割込
発生回路をスタートヒツト検出と共用することにより、
調歩同期転送信号受信時に５、他の汎用割込端子を使用
する必要をなくしたものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のシリアルインターフェイス回路の一実
施例のブロック図、第２図はそのタイムチャートである
。
施例のブロック図、第２図はそのタイムチャートである
。
本実施例は、第３図の従来例の回路において、シリアル
データのレベル変化を検出するエツジ検出回路１６と、
最初はエツジ検出回路１６の出力を選択し、割込信号１
２の発生後は外部からのソフトウェア制御信号１４によ
りシフトクロックカウンタ１０を選択する選択回路１７
を備えたものである。
データのレベル変化を検出するエツジ検出回路１６と、
最初はエツジ検出回路１６の出力を選択し、割込信号１
２の発生後は外部からのソフトウェア制御信号１４によ
りシフトクロックカウンタ１０を選択する選択回路１７
を備えたものである。
次に、本実施例の動作を第２図のタイムチャートを用い
て説明する。
て説明する。
今、従来と同様にソフトウェア処理にて調歩同期転送信
号の受信をする場合を考える。本実施例ではシリアルデ
ータはシフトデータ入力端子ｌのみに入力されており、
また最初割込信号発生回路１３の入力は選択回路１７に
より、エツジ検出回路１６側の信号１５を選択している
とする。ここでシリアルデータ信号がハイレベルからロ
ーレベルに変化し、スタートビットを転送してきた場合
、この変化がエツジ検出回路１６により検出される。
号の受信をする場合を考える。本実施例ではシリアルデ
ータはシフトデータ入力端子ｌのみに入力されており、
また最初割込信号発生回路１３の入力は選択回路１７に
より、エツジ検出回路１６側の信号１５を選択している
とする。ここでシリアルデータ信号がハイレベルからロ
ーレベルに変化し、スタートビットを転送してきた場合
、この変化がエツジ検出回路１６により検出される。
この検出信号１５は選択回路１７を通ってそのまま割込
信号発生回路１３の入力信号となり、割込信号１２を発
生する。この割込信号１２によりソフトウェアでシフト
動作を開始すべく内部クロック５およびソフトウェア制
御信号１４を発生する。
信号発生回路１３の入力信号となり、割込信号１２を発
生する。この割込信号１２によりソフトウェアでシフト
動作を開始すべく内部クロック５およびソフトウェア制
御信号１４を発生する。
ソフトウェア制御信号１４により割込信号発生回路１３
のリセットおよび選択回路１７の切り換えが行なわれ、
割込信号発生回路１３の入力信号をシフトクロックカウ
ンタ１０の側の出力信号１１にする。この状態で、シフ
トクロック６により順次リアルデータ入力端子ｌよりシ
リアルデータの受信を行ない、８ビツト入力した時点で
シフトクロックカウンタ１０の出力信号１１がアクティ
ブとなり、シフトクロック転送ゲート８によるシフト動
作の停止および割込信号１２の発生が行なわれる。割込
信号１２によりソフトウェアでシフトレジスタ３の内容
の処理を行ない、同時にソフトウェア制御信号９により
割込信号発生回路１３゜エツジ検出回路１６のイニシャ
ライズが行なわれる。
のリセットおよび選択回路１７の切り換えが行なわれ、
割込信号発生回路１３の入力信号をシフトクロックカウ
ンタ１０の側の出力信号１１にする。この状態で、シフ
トクロック６により順次リアルデータ入力端子ｌよりシ
リアルデータの受信を行ない、８ビツト入力した時点で
シフトクロックカウンタ１０の出力信号１１がアクティ
ブとなり、シフトクロック転送ゲート８によるシフト動
作の停止および割込信号１２の発生が行なわれる。割込
信号１２によりソフトウェアでシフトレジスタ３の内容
の処理を行ない、同時にソフトウェア制御信号９により
割込信号発生回路１３゜エツジ検出回路１６のイニシャ
ライズが行なわれる。
以上、一連の動作により、調歩同期転送信号の受信が完
了する。
了する。
以上説明したように本発明は、シリアルインターフェイ
ス機能に本来、データ受信完了判断のために具備されて
いた割込発生回路をスタートビット検出と共用すること
により、調歩同期転送信号受信時に、他の汎用割込端子
を使用する必要がなく、非常に少ない付加回路でマイク
ロコンピュータの機能の使用効率を向上できる効果があ
る。
ス機能に本来、データ受信完了判断のために具備されて
いた割込発生回路をスタートビット検出と共用すること
により、調歩同期転送信号受信時に、他の汎用割込端子
を使用する必要がなく、非常に少ない付加回路でマイク
ロコンピュータの機能の使用効率を向上できる効果があ
る。
第１図は本発明のシリアルインターフェイス回路の一実
施例のブロック図、第２図は第１図の各部信号のタイム
チャート、第３図はシリアルインターフェイス回路の従
来例のブロック図、第４図は第３図の各部信号のタイム
チャート、第５図は従来のシリアルインターフェイス回
路を使用して調歩同期転送信号を受信する時の結線図で
ある。 １・・・・・・シリアルデータ入力端子、２・・・・・
・シリアルデータ出力端子、３・・・・・・シフトレジ
スタ、４・・・・・・外部クロック、５・・・・・・内
部クロック、６・・・・・・シフトクロック、７・・・
・・・シフトクロック選択回路、８・・・・・・シフト
クロック転送ゲート、９．１４・・・・・・ソフトウェ
ア制御信号、１０・・・・・・シフトクロックカウンタ
、１１・・・・・・転送完了信号、１２・・・・・・割
込信号、１３・・・・・・割込信号発生回路、１５・・
・・・・エツジ検出回路出力信号、１６・・・・・・エ
ツジ検出回路、１７・・・・・・選択回路。
施例のブロック図、第２図は第１図の各部信号のタイム
チャート、第３図はシリアルインターフェイス回路の従
来例のブロック図、第４図は第３図の各部信号のタイム
チャート、第５図は従来のシリアルインターフェイス回
路を使用して調歩同期転送信号を受信する時の結線図で
ある。 １・・・・・・シリアルデータ入力端子、２・・・・・
・シリアルデータ出力端子、３・・・・・・シフトレジ
スタ、４・・・・・・外部クロック、５・・・・・・内
部クロック、６・・・・・・シフトクロック、７・・・
・・・シフトクロック選択回路、８・・・・・・シフト
クロック転送ゲート、９．１４・・・・・・ソフトウェ
ア制御信号、１０・・・・・・シフトクロックカウンタ
、１１・・・・・・転送完了信号、１２・・・・・・割
込信号、１３・・・・・・割込信号発生回路、１５・・
・・・・エツジ検出回路出力信号、１６・・・・・・エ
ツジ検出回路、１７・・・・・・選択回路。
Claims (1)
- 【特許請求の範囲】 シリアルデータを入力するためのシリアルデータ入力端
子と、 前記シリアルデータを格納するシフトレジスタと、 シフトレジスタから出力されたシリアルデータを出力す
るためのシリアルデータ出力端子と、シフトレジスタの
シフトクロックをカウントし、シフトレジスタの段数分
、シフトクロックをカウントすると、転送完了信号を出
力するシフトクロックカウンタと、 シフトクロックをシフトレジスタへ出力し、転送完了信
号が入力すると閉じるシフトクロック転送ゲートと、 シリアルデータ入力端子に接続されシリアルデータのレ
ベル変化を検出するエッジ検出回路と、最初、エッジ検
出回路の検出信号を選択し、その後外部からのソフトウ
ェア制御信号によりシフトクロックカウンタの転送完了
信号を選択する選択回路と、 選択回路の選択信号を入力して、割込信号を発生する割
込発生回路とを有するシリアルインターフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122132A JPH0333962A (ja) | 1990-05-11 | 1990-05-11 | シリアルインターフェイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122132A JPH0333962A (ja) | 1990-05-11 | 1990-05-11 | シリアルインターフェイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0333962A true JPH0333962A (ja) | 1991-02-14 |
Family
ID=14828412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2122132A Pending JPH0333962A (ja) | 1990-05-11 | 1990-05-11 | シリアルインターフェイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0333962A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002215569A (ja) * | 2001-01-19 | 2002-08-02 | Mitsubishi Electric Corp | 入出力装置 |
-
1990
- 1990-05-11 JP JP2122132A patent/JPH0333962A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002215569A (ja) * | 2001-01-19 | 2002-08-02 | Mitsubishi Electric Corp | 入出力装置 |
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