JPH0332026B2 - - Google Patents
Info
- Publication number
- JPH0332026B2 JPH0332026B2 JP55069939A JP6993980A JPH0332026B2 JP H0332026 B2 JPH0332026 B2 JP H0332026B2 JP 55069939 A JP55069939 A JP 55069939A JP 6993980 A JP6993980 A JP 6993980A JP H0332026 B2 JPH0332026 B2 JP H0332026B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- transistors
- potential side
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 11
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2409—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors
- H03K5/2418—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors with at least one differential stage
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/10—Measuring sum, difference or ratio
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は一対の入力信号の電圧を比較してそ
の比較結果に応じた信号を出力する電圧比較回路
に関する。 一対の入力信号の電圧を比較する場合には電圧
比較回路が用いられる。第１図は単一の電源で動
作し、しかも同相電圧が0Vから動作可能な従来
の電圧比較回路を示すものである。この回路は、
図示するように、差動対を構成するPNPトラン
ジスタ１，２、これら各PNPトランジスタ１，
２の能動負荷となり電流ミラー回路を構成する
NPNトランジスタ３，４、信号入力用のPNPト
ランジスタ５，６、出力用のNPNトランジスタ
７、電流源８〜１０、および負荷抵抗１１から構
成されていて、上記トランジスタ５のベースには
一方の入力信号Vin（＋）が、トランジスタ６の
ベースには他方の入力信号Vin（−）がそれぞれ
供給されるようになつている。さらに上記トラン
ジスタ７のコレクタからは上記一対の入力信号
Vin（＋），Vin（−）の電圧の大小関係に応じた信
号が出力されるようになつている。 すなわち、この回路においていまVin（＋）＞
Vin（−）（ただしVin（＋），Vin（−）はともに正
極性の電圧あるいは0Vであるものとする）なる
関係があれば、トランジスタ５，１はオフ状態と
なり、出力用のトランジスタ７にはベース電流が
与えられない。したがつて、このときトランジス
タ７はオフ状態になり、出力信号は電源電圧VCC
（正極性の電圧、論理Ｈに相当）になる。これと
は逆にVin（＋）＜Vin（−）なる関係があれば、今
度はトランジスタ５，１がオン状態となり、トラ
ンジスタ７にベース電源が与えられてこのトラン
ジスタ７もオン状態になるため、出力信号は接地
電圧（論理Ｌに相当）になる。 ここでトランジスタ１，２，５，６のベース、
エミツタ間電圧をVBE(1)，VBE(2)，VBE(5)，VBE(6)と
し、電流源９の動作電圧すなわちこの電流源９の
両端間の電圧をV(9)とすると、次の(1)式および(2)
式が成立する。 Vin（＋）＋VBE(5)＋VBE(1) ＋V(9)＝VCC ……(1) Vin（−）＋VBE(6)＋VBE(2) ＋V(9)＝VCC ……(2) また、Vin（＋），Vin（−）は正極性の電圧ある
いは0Vであるので、 Vin（＋）０ ……(3) Vin（−）０ ……(4) であり、この(3)式を上記(1)式に代入するととも
に、VBE(5)＝VBE(1)＝VBEとすると次式が得られる。 VCC2VBE＋V(9) ……(5) さらに上記(4)式を上記(2)式に代入するととも
に、VBE(6)＝VBE(2)＝VBEとしても上記(5)式が同様
に得られる。 ここでVBEの値は一般に0.7Vであり、V(9)の値
は最低0.1Vであるために、従来回路では電源電
圧VCCとして1.5V以上なければ動作しないことに
なる。 さらに上記従来回路において仮に電源電圧VCC
を２ボルトに設定した場合、電流源９で0.1V、
トランジスタ１あるいは２で0.7V、トランジス
タ５あるいは６で0.7Vの電圧降下が生じるため、
許容される入力信号Vin（＋），Vin（−）の電圧範
囲は0Vから0.5Vの間の挾いものとなる。 このように従来回路では電源電圧をある程度ま
で高くする必要があること、入力信号の許容電圧
範囲が挾くなること、等の欠点がある。 この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、低い電
源電圧で動作させることができ、しかも入力信号
の許容電圧範囲の広い電圧比較回路を提供するこ
とにある。 以下、図面を参照してこの発明の一実施例を説
明する。第２図はこの発明に係る電圧比較回路の
一実施例の回路構成図である。図においてNPN
トランジスタ２１，２２のエミツタが共通接続さ
れて差動対を構成し、さらにこのエミツタ共通接
続点ａは電流源２３を介して接地電位点（0V点）
に結合されている。さらに二つのPNPトランジ
スタ２４，２５は、それぞれのエミツタが正極性
の電源電圧VCC印加点に接続され、互いにベース
が接続され、さらにこのベース共通接続点ｂに一
方のトランジスタ２５のコレクタが接続されて、
いわゆる電流ミラー回路と称される能動負荷回路
２６を構成している。そしてこの負荷回路２６の
一方のトランジスタ２４のコレクタは上記トラン
ジスタ２１のコレクタに、他方のトランジスタ２
５のコレクタは上記トランジスタ２２のコレクタ
にそれぞれ接続される。 また、上記トランジスタ２１のベースにはこの
ベース電圧をレベルシフトするための抵抗２７の
一端が接続され、さらにこの抵抗２７の他端は、
そのベースに一対の入力信号のうちの一方の信号
Vin（＋）が与えられるPNPトランジスタ２８の
エミツタに接続される。そして上記トランジスタ
２８のコレクタは接地電位点に接続される。これ
と同様に、上記トランジスタ２２のベースにはこ
のベース電圧をレベルシフトするための抵抗２９
の一端が接続され、さらにこの抵抗２９の他端
は、そのベースに一対の入力信号のうちの他方の
信号Vin（−）が与えられるPNPトランジスタ３
０のエミツタに接続される。 そして上記トランジスタ３０のコレクタも接地
電位点に接続される。さらにVCC印加点と、上記
トランジスタ２１のベースと抵抗２７との接続点
ｃとの間には、電流源３１が接続される。これと
同様に、VCC印加点と、上記トランジスタ２２の
ベースと抵抗２９との接続点ｄとの間には、電流
源３２が接続される。 また図においてPNPトランジスタ３３は出力
用のものであり、そのエミツタはVCC印加点に、
ベースは上記トランジスタ２１のコレクタにそれ
ぞれ接続され、コレクタは負荷抵抗３４を介して
接地電位点に結合される。そしてこのトランジス
タ３３のコレクタには出力端子３５が設けられ
る。 上記のように構成された回路において、トラン
ジスタ２１のベース電圧すなわちｃ点の電圧Vc
は次式で表わされる。 Vc＝Vin（＋）＋VBE(28)＋I1・R1 ……(6) ただし、トランジスタ２８のベース、エミツタ
間電圧をVBE(28)、電流源３１の出力電流をI1、抵
抗２７の抵抗値をR1とする。 また、これと同様にトランジスタ２２のベース
電圧すなわちｄ点の電圧Vdは次式で表わされる。 Vd＝Vin（−）＋VBE(30)＋I2・R2 ……(7) ただし、トランジスタ３０のベース、エミツタ
間電圧をVBE(30)、電流源３２の出力電流をI2、抵
抗２９の抵抗値をR2とする。 ここでVBE(28)＝VBE(30)、I1＝I2（＝Ｉ）、R1＝R2
（＝Ｒ）とし、上記(6)式から(7)式を減じれば次の
(8)式が得られる。 Vc−Vd＝Vin（＋）−Vin（−） ……(8) 上記(8)式から明らかなように、一対の入力信号
Vin（＋），Vin（−）の差が、前記差動対を構成す
るトランジスタ２１，２２のベース電圧の差とな
り、この差電圧によつて前記差動対が駆動され
る。ここで前記差動対の伝達コンダクタンスを
gm（gm＝I3／2VT、ただしVTは定数、I3は電流源２ ３の電流）とすると、前記トランジスタ３３のコ
レクタに設けられた出力端子３５における電圧
Voutは次式で表わされる。 Vout＝gm{Vin(+)-Vin(-)}β(33)・RL ……(9) ただしβ(33)はトランジスタ３３のエミツタ接地
電流増幅率、RLは抵抗３４の抵抗値である。 また電圧増幅率Avは次式で表わされる。 Av＝gmβ(33)・RL ……(10) ここで、VT＝25ｍＶ、I3＝21μA、β(33)＝40、
RL＝10KΩとすると、Avは168（45dB）となる。 いま、Vin（＋）がVin（−）に比べて高くなれ
ば、その電圧差だけトランジスタ２１のベース電
圧も高くなり、トランジスタ２１がオン状態、ト
ランジスタ２２がオフ状態になる。この結果、ト
ランジスタ３３のベースに電流が与えられ、この
トランジスタ３３はオン状態になる。したがつて
このとき、出力端子３５の電圧はほぼVCC（論理
Ｈに相当）になる。一方、これとは逆にVin（−）
がVin（＋）に比らべて高くなれば、今度はトラ
ンジスタ２２がオン状態、トランジスタ２１がオ
フ状態になる。この結果、トランジスタ３３のベ
ースには電流が与えられず、トランジスタ３３は
オフ状態になる。したがつてこのとき、出力端子
３５の電圧は接地電圧（論理Ｌに相当）になる。 このようにこの回路では、Vin（＋）＞Vin
（−）のとき出力は論理Ｈ、Vin（−）＞Vin（＋）
のとき出力は論理Ｌとなり、電圧比較回路として
の機能を有するものである。 ここで、従来と同様にトランジスタ２１，２
２，２５，２８，３０，３３のベース、エミツタ
間電圧をVBE(21)，VBE(22)，VBE(25)，VBE(28)，
VBE(30)，VBE(33)とし、さらにトランジスタ２１，
２２のコレクタ、エミツタ間電圧をVCE(21)，
VCE(22)とすると、次のE24B式および(12)式が成立
する。 Vin（＋）＋VBE(28)＋I1・R1−VBE(21) ＋VCE(21)＋VBE(33)＝VCC ……(11) Vin（−）＋VBE(30)＋I2・R2−VBE(22) ＋VCE(22)＋VBE(25)＝VCC ……(12) ここで、VBE(28)＝VBE(21)＝VBE(33)＝VBE(30)＝
VBE(22)＝VBE(25)＝VBEとし、上記(11)式および(12)式
に前記(3)式あるいは(4)式の入力信号の条件式を代
入すると次式が得られる。 VCCBBE＋Ｉ・Ｒ＋VCE ……（13） 上記（13）式においてVBEの値は一般に0.7Vで
あり、またVCEの値はこの回路を集積化する場
合、使用する電流領域（数μA〜数100μA）では
少くとも0.1V以上であれば良い。またＩ・Ｒを
0.1Vとすれば電源電圧VCCの値は最低0.9Vであれ
ばこの回路は動作することになる。 上記VCCの最低値を決める式は（13）式である
が、この式の中で抵抗２７あるいは２９における
降下電圧すなわちシフト電圧レベルは次のように
して決定される。すなわち、まずトランジスタ２
８、抵抗２７、トランジスタ２１、電流源２３か
らなる閉ループにおける電圧方程式は次のように
表わされる。 Vin（＋）＋VBE(28)＋Ｉ・Ｒ −VBE(21)−V(23)＝０ ……（14） これと同様にトランジスタ３０、抵抗２９、ト
ランジスタ２２、電流源２３からなる閉ループに
おける電圧方程式は次のように表わされる。 Vin（−）＋VBE(30)＋Ｉ・Ｒ −VBE(22)−V(25)＝０ ……（15） なお、上記（14）式、（15）式におけるV(23)は
電流源２３の動作電圧すなわちこの電流源２３の
両端間の電圧とする。 ここで上記（14）式、（15）式に前記と同様に
VBE(28)＝VBE(21)＝VBE(30)＝VBE(22)＝VBEなる条件を
代入してまとめると、次の（16）、（17）式が得ら
れる。 Vin（＋）＋Ｉ・Ｒ＝V(23) ……（16） Vin（−）＋Ｉ・Ｒ＝V(23) ……（17） 上記（16）、（17）式においてV(23)は従来と同
様に0.1Vであれば動作する。したがつて抵抗２
７，２９それぞれにおける降下電圧は0.1Vあれ
ばよいことになる。 このようにこの実施例回路では電源電圧VCCの
値が最低でも0.9Vあれば動作し、極めて実用価
値が大である。またこの実施例回路において、従
来と同様に、VCCを仮に2Vに設定した場合、電流
源３１あるいは３２で0.1V、抵抗２７あるいは
２９で0.1V、トランジスタ２８あるいは３０で
0.7Vの電圧降下しか生じないため、許容される
入力信号Vin（＋），Vin（−）の電圧範囲は0Vか
ら1.1Vとなり、従来の0Vから0.5Vに比較して極
めて広いものとなる。 第３図は上記第２図に示す実施例回路を具体化
したものであり、第２図と対応する箇所には同一
符号を付してその説明は省略する。図において
NPNトランジスタ４１，４２と抵抗４３は前記
電流源２３を、またPNPトランジスタ４４，４
５，４６と抵抗４７は前記電流源３１および３２
を含む電流源４８を構成している。そして上記抵
抗４７の抵抗値は3.3KΩに設定され、VCCが1Vの
時前記電流源３１，３２の電流I1，I2はともに約
100μAに設定されている。また上記抵抗４３は
3KΩに設定され、VCCが1Vの時前記電流源２３
の電流は約10μAに設定されている。さらに前記
抵抗２７，２９の抵抗値はともに1KΩ、抵抗３
４の抵抗値は10KΩにそれぞれ設定されている。 また、第４図ないし第７図はそれぞれ上記第３
図に示す具体的回路において、一方の入力信号
Vin（＋）を一定値として他方の入力信号Vin（−）
を可変したときの出力変化を示す伝達特性図であ
り、横軸には入力信号Vin（−）を、縦軸には出
力端子３５の電圧Voutをそれぞれとつたもので
ある。このうち第４図はVCCを1V、Vin（＋）を
10ｍＶとしたときのものであり、第５図はVCCを
1.4V、Vin（＋）を10ｍＶ、第６図はVCCを1V、
Vin（＋）を50ｍＶ、第７図はVCCを1.4V、Vin
（＋）を50ｍＶそれぞれにしたときのものである。
第４図ないし第７図から明らかなようにVin（＋）
を一定とした場合、回路は反転増幅回路として作
用する。また第４図ないし第７図からはそれぞれ
電圧増幅率Avが求められ、 VCC＝1VのときAv＝110（41dB） VCC＝1.4VのときAv＝220（47dB） となる。このAvの値は前記(10)式で求められる値
とほぼ一致する。しかしながらVCCが1.4Vと高い
ときにAvの値が大きくなるのは、電流源２３の
電流が大きくなつて(10)式におけるgmの値が大き
くなることに起因するものと思われる。 ところで、上記第３図に示す回路において、各
トランジスタのベース、エミツタ間電圧どおし、
および電流源の電流どおしは完全に一致させるこ
とが不可能なため、入力オフセツト電圧は0Vに
することができない。ここでトランジスタ２８と
３０のVBEの差をΔVBE(1)、トランジスタ２１と２
２のVBEの差をΔVBE(2)とすると、入力オフセツト
電圧VOSは次の式で表わされる。 VOS＝ΔVBE(1)＋ΔVBE(2) −I1・R1＋I2・R2 ……（18） ここで、 I1＝I2（１＋ΔI）、ΔI≪１ ……（19） R1＝R2（１＋ΔR）、ΔR≪１ ……（20） とするし（ただしΔIはI1とI2の電流の誤差率、
ΔRはR1とR2の抵抗の誤差率）、ΔVBE(1)＝ΔVBE(2)
＝ΔVBEとすると、上記（18）式は次のように表
わすことができる。 VOS＝2ΔVBE−I2・R2（ΔI＋ΔR） ……（21） 上記（21）式においてΔVBEの値は集積回路中
では±２ｍＶ程度である。また、ΔIとΔRはとも
に±１％以内にでき、I2・R2は前記したように
0.1Vであるため、上記（21）式右辺の第２項目
は±２ｍＶ程度になる。この結果、入力オフセツ
ト電圧VOSは±６ｍＶとなる。また、上記第４図
ないし第７図から直接上記入力オフセツト電圧
VOSを求めると、最大3.5ｍＶであつた。 このように上記実施例回路では、入力オフセツ
ト電圧も極めて小さくすることができる。 さらに上記第３図に示す回路のスイツチング特
性を測定したところ、次の表に示すような結果
が得られた。 【表】 上記表においてtpd1，tpd2それぞれは信号伝
達遅れ時間、trはパルスの立上り時間、tfはパル
スの立下り時間であり、これらの各時間は第３図
に示す回路を反転増幅回路として用い、入力信号
として第８図ａに示すように振幅が±100ｍＶの
矩形波を印加したとき得られる、第８図ｂに示す
出力応答波形中の時間である。この結果、VCC＝
1Vのときのスイツチング周波数は最高約200kHz、
またVCC＝1.4Vのときのスイツチング周波数は約
500kHzである。このようにこの実施例回路にお
けるスイツチング周波数が低いのは、能動負荷と
してのトランジスタ２４，２５および出力用のト
ランジスタ３３がPNPトランジスタであること
に起因している。これは集積回路中でのPNPト
ランジスタがラテラル構造となるため、その周波
数特性が悪くなるからである。 第９図は上記のような不都合を解消した、この
発明の他の実施例の回路構成図である。ここでは
能動負荷回路２６として前記PNPトランジスタ
２４，２５の代りにNPNトランジスタ５１，５
２で構成するとともに、出力用の前記トランジス
タ３３の代りにNPNトランジスタ５３を用いた
ものである。NPNトランジスタ５１，５２によ
つて能動負荷回路２６を構成しているため、この
両トランジスタ５１，５２のエミツタはともに接
地電位点に接続され、さらに各コレクタは前記差
動対を構成するトランジスタ２１，２２の各コレ
クタに接続される。なお、一対の電流源５４，５
５はそれぞれトランジスタ２１，５１およびトラ
ンジスタ２２，５２にバイアス電流を供給するた
めのものである。また出力用のトランジスタとし
てNPNのものを用いているため、トランジスタ
５３のエミツタは接地電位点に接続され、コレク
タは負荷抵抗３４を介してVCC印加点に結合され
る。 上記のように構成された回路において、いま電
流源２３，５４，５５の電流がともにＩであり、
トランジスタ２１のベース電圧VcがVin＋Δv、
トランジスタ２２のベース電圧VdがVin−Δvで
あるとする。そしてこのとき、トランジスタ２１
のコレクタ電流がＩ／２＋Δi、トランジスタ２２の コレクタ電流がＩ／２−Δiとすると、各部に流れる 電流は第１０図に示すようになる。すなわち、ト
ランジスタ２１のコレクタ電流がＩ／２＋Δiである ため、電流源５４からトランジスタ５１のコレク
タとトランジスタ５３のベースの接続点ｅへ向つ
て流れる電流はＩ／２−Δiとなる。これと同様にト ランジスタ２２のコレクタ電流がＩ／２−Δiである ため、電流源５５からトランジスタ５２のコレク
タ、ベース共通接続点ｆへ向つて流れる電流は
Ｉ／２＋Δiとなる。上記ｆ点へ向つて流れる電流と 同じ電流がトランジスタ５１のコレクタに流れる
ため、この電流はＩ／２＋Δiとなる。一方、ｅ点へ 向つて流れる電流がＩ／２−Δiであるため、トラン ジスタ５３のベースには矢印で示す方向に2Δiの
電流が流れることになる。なお、ΔiとΔvとの間
には、Δvが微少信号のときに次のような関係が
ある。 Δi＝Ｉ／2VTΔv ……（22） ただし｜Δv／VT｜≪１とする。 したがつてΔvが正のときにはトランジスタ５
３がオフ状態となり、出力は論理Ｈとなる。一
方、Δvが負のとき、トランジスタ５３には第１
０図の矢印の方向とは逆方向のベース電流2Δiが
流れてトランジスタ５３がオン状態となるため、
出力は論理Ｌとなる。したがつてこの回路も電圧
比較回路としての機能を有する。 また、第９図に示す回路においてもVCCの条件
式である前記（13）式が成立するため、VCCの値
は最低0.9Vあればこの回路は動作することにな
る。さらに入力信号Vin（＋），Vin（−）の電圧範
囲も第３図に示す実施例回路と同様に広いものと
することができる。 第１１図は上第記９図に示す実施例回路を具体
化したものであり、第９図と対応する箇所には同
一符号を付してその説明は省略する。図において
NPNトランジスタ４１，４２と抵抗４３は前記
電流源２３を、また５個のPNPトランジスタ５
６〜６０と抵抗６１は前記電流源３１，３２，５
４，５５を含む電流源６２を構成している。そし
て上記抵抗４３の抵抗値は33KΩまたは3.3KΩに
設定され、前記電流源２３の電流は約10μAまた
は約100μAに設定されている。さらに抵抗６１の
抵抗値は3.3KΩに設定され、前記電流源３１，
３２，５４，５５の電流はそれぞれ約100μAに設
定されている。また負荷抵抗３４の抵抗値は10K
Ωまたは1KΩに設定されている。 上記のように構成された回路において、前記と
同様にスイツチング特性を測定したところ、次の
表に示すような結果が得られた。なおこの表
においては電流源２３の電流を10μAに設定す
るとともに抵抗３４の抵抗値を10KΩに設定した
場合のものであり、は電流を100μA、抵抗値を
1KΩに設定した場合のものである。 【表】 いまスイツチング動作の限界を調らべるために
Σtという時間を求めてみる（Σt＝tpd1＋tpd2＋ｔ
＋tf）。のVCCが1.4VのときにはΣtは1.1μsであ
る。これに対して前記表のVCCが1.4Vのときに
はΣtは3.2μsである。このようにラテラル構造の
PNPトランジスタを使用しない第１０図あるい
は第１１図に示す回路では、その応答速度が
PNPトランジスタを使用した回路よりも３倍程
度速くなつている。電流源２３を100μA、負荷抵
抗３４を1KΩとして高速化を計つた場合には表
から分る通り、この回路では5MHzのスイツ
チング動作が可能であることが確められている。 なお、この発明は上記の実施例に限定されるも
のではなく、たとえば第９図に示す実施例回路に
おいて、NPNトランジスタ５１のコレクタと、
NPNトランジスタ５３のベースとの共通接続点
およびNPNトランジスタ２１のコレクタ間、
NPNトランジスタ５２のコレクタ、ベース共通
接続点およびNPNトランジスタ２２のコレクタ
間それぞれに、アノードをNPNトランジスタ２
１，２２のアノード側に向けた同数のダイオード
を直列挿入することによつて、入力信号に対する
動作範囲を拡大するようにしてもよい。 このようにこの発明による電圧比較回路は、低
い電源電圧で動作させることができ、しかも入力
信号の許容電圧範囲も広くすることができる。
の比較結果に応じた信号を出力する電圧比較回路
に関する。 一対の入力信号の電圧を比較する場合には電圧
比較回路が用いられる。第１図は単一の電源で動
作し、しかも同相電圧が0Vから動作可能な従来
の電圧比較回路を示すものである。この回路は、
図示するように、差動対を構成するPNPトラン
ジスタ１，２、これら各PNPトランジスタ１，
２の能動負荷となり電流ミラー回路を構成する
NPNトランジスタ３，４、信号入力用のPNPト
ランジスタ５，６、出力用のNPNトランジスタ
７、電流源８〜１０、および負荷抵抗１１から構
成されていて、上記トランジスタ５のベースには
一方の入力信号Vin（＋）が、トランジスタ６の
ベースには他方の入力信号Vin（−）がそれぞれ
供給されるようになつている。さらに上記トラン
ジスタ７のコレクタからは上記一対の入力信号
Vin（＋），Vin（−）の電圧の大小関係に応じた信
号が出力されるようになつている。 すなわち、この回路においていまVin（＋）＞
Vin（−）（ただしVin（＋），Vin（−）はともに正
極性の電圧あるいは0Vであるものとする）なる
関係があれば、トランジスタ５，１はオフ状態と
なり、出力用のトランジスタ７にはベース電流が
与えられない。したがつて、このときトランジス
タ７はオフ状態になり、出力信号は電源電圧VCC
（正極性の電圧、論理Ｈに相当）になる。これと
は逆にVin（＋）＜Vin（−）なる関係があれば、今
度はトランジスタ５，１がオン状態となり、トラ
ンジスタ７にベース電源が与えられてこのトラン
ジスタ７もオン状態になるため、出力信号は接地
電圧（論理Ｌに相当）になる。 ここでトランジスタ１，２，５，６のベース、
エミツタ間電圧をVBE(1)，VBE(2)，VBE(5)，VBE(6)と
し、電流源９の動作電圧すなわちこの電流源９の
両端間の電圧をV(9)とすると、次の(1)式および(2)
式が成立する。 Vin（＋）＋VBE(5)＋VBE(1) ＋V(9)＝VCC ……(1) Vin（−）＋VBE(6)＋VBE(2) ＋V(9)＝VCC ……(2) また、Vin（＋），Vin（−）は正極性の電圧ある
いは0Vであるので、 Vin（＋）０ ……(3) Vin（−）０ ……(4) であり、この(3)式を上記(1)式に代入するととも
に、VBE(5)＝VBE(1)＝VBEとすると次式が得られる。 VCC2VBE＋V(9) ……(5) さらに上記(4)式を上記(2)式に代入するととも
に、VBE(6)＝VBE(2)＝VBEとしても上記(5)式が同様
に得られる。 ここでVBEの値は一般に0.7Vであり、V(9)の値
は最低0.1Vであるために、従来回路では電源電
圧VCCとして1.5V以上なければ動作しないことに
なる。 さらに上記従来回路において仮に電源電圧VCC
を２ボルトに設定した場合、電流源９で0.1V、
トランジスタ１あるいは２で0.7V、トランジス
タ５あるいは６で0.7Vの電圧降下が生じるため、
許容される入力信号Vin（＋），Vin（−）の電圧範
囲は0Vから0.5Vの間の挾いものとなる。 このように従来回路では電源電圧をある程度ま
で高くする必要があること、入力信号の許容電圧
範囲が挾くなること、等の欠点がある。 この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、低い電
源電圧で動作させることができ、しかも入力信号
の許容電圧範囲の広い電圧比較回路を提供するこ
とにある。 以下、図面を参照してこの発明の一実施例を説
明する。第２図はこの発明に係る電圧比較回路の
一実施例の回路構成図である。図においてNPN
トランジスタ２１，２２のエミツタが共通接続さ
れて差動対を構成し、さらにこのエミツタ共通接
続点ａは電流源２３を介して接地電位点（0V点）
に結合されている。さらに二つのPNPトランジ
スタ２４，２５は、それぞれのエミツタが正極性
の電源電圧VCC印加点に接続され、互いにベース
が接続され、さらにこのベース共通接続点ｂに一
方のトランジスタ２５のコレクタが接続されて、
いわゆる電流ミラー回路と称される能動負荷回路
２６を構成している。そしてこの負荷回路２６の
一方のトランジスタ２４のコレクタは上記トラン
ジスタ２１のコレクタに、他方のトランジスタ２
５のコレクタは上記トランジスタ２２のコレクタ
にそれぞれ接続される。 また、上記トランジスタ２１のベースにはこの
ベース電圧をレベルシフトするための抵抗２７の
一端が接続され、さらにこの抵抗２７の他端は、
そのベースに一対の入力信号のうちの一方の信号
Vin（＋）が与えられるPNPトランジスタ２８の
エミツタに接続される。そして上記トランジスタ
２８のコレクタは接地電位点に接続される。これ
と同様に、上記トランジスタ２２のベースにはこ
のベース電圧をレベルシフトするための抵抗２９
の一端が接続され、さらにこの抵抗２９の他端
は、そのベースに一対の入力信号のうちの他方の
信号Vin（−）が与えられるPNPトランジスタ３
０のエミツタに接続される。 そして上記トランジスタ３０のコレクタも接地
電位点に接続される。さらにVCC印加点と、上記
トランジスタ２１のベースと抵抗２７との接続点
ｃとの間には、電流源３１が接続される。これと
同様に、VCC印加点と、上記トランジスタ２２の
ベースと抵抗２９との接続点ｄとの間には、電流
源３２が接続される。 また図においてPNPトランジスタ３３は出力
用のものであり、そのエミツタはVCC印加点に、
ベースは上記トランジスタ２１のコレクタにそれ
ぞれ接続され、コレクタは負荷抵抗３４を介して
接地電位点に結合される。そしてこのトランジス
タ３３のコレクタには出力端子３５が設けられ
る。 上記のように構成された回路において、トラン
ジスタ２１のベース電圧すなわちｃ点の電圧Vc
は次式で表わされる。 Vc＝Vin（＋）＋VBE(28)＋I1・R1 ……(6) ただし、トランジスタ２８のベース、エミツタ
間電圧をVBE(28)、電流源３１の出力電流をI1、抵
抗２７の抵抗値をR1とする。 また、これと同様にトランジスタ２２のベース
電圧すなわちｄ点の電圧Vdは次式で表わされる。 Vd＝Vin（−）＋VBE(30)＋I2・R2 ……(7) ただし、トランジスタ３０のベース、エミツタ
間電圧をVBE(30)、電流源３２の出力電流をI2、抵
抗２９の抵抗値をR2とする。 ここでVBE(28)＝VBE(30)、I1＝I2（＝Ｉ）、R1＝R2
（＝Ｒ）とし、上記(6)式から(7)式を減じれば次の
(8)式が得られる。 Vc−Vd＝Vin（＋）−Vin（−） ……(8) 上記(8)式から明らかなように、一対の入力信号
Vin（＋），Vin（−）の差が、前記差動対を構成す
るトランジスタ２１，２２のベース電圧の差とな
り、この差電圧によつて前記差動対が駆動され
る。ここで前記差動対の伝達コンダクタンスを
gm（gm＝I3／2VT、ただしVTは定数、I3は電流源２ ３の電流）とすると、前記トランジスタ３３のコ
レクタに設けられた出力端子３５における電圧
Voutは次式で表わされる。 Vout＝gm{Vin(+)-Vin(-)}β(33)・RL ……(9) ただしβ(33)はトランジスタ３３のエミツタ接地
電流増幅率、RLは抵抗３４の抵抗値である。 また電圧増幅率Avは次式で表わされる。 Av＝gmβ(33)・RL ……(10) ここで、VT＝25ｍＶ、I3＝21μA、β(33)＝40、
RL＝10KΩとすると、Avは168（45dB）となる。 いま、Vin（＋）がVin（−）に比べて高くなれ
ば、その電圧差だけトランジスタ２１のベース電
圧も高くなり、トランジスタ２１がオン状態、ト
ランジスタ２２がオフ状態になる。この結果、ト
ランジスタ３３のベースに電流が与えられ、この
トランジスタ３３はオン状態になる。したがつて
このとき、出力端子３５の電圧はほぼVCC（論理
Ｈに相当）になる。一方、これとは逆にVin（−）
がVin（＋）に比らべて高くなれば、今度はトラ
ンジスタ２２がオン状態、トランジスタ２１がオ
フ状態になる。この結果、トランジスタ３３のベ
ースには電流が与えられず、トランジスタ３３は
オフ状態になる。したがつてこのとき、出力端子
３５の電圧は接地電圧（論理Ｌに相当）になる。 このようにこの回路では、Vin（＋）＞Vin
（−）のとき出力は論理Ｈ、Vin（−）＞Vin（＋）
のとき出力は論理Ｌとなり、電圧比較回路として
の機能を有するものである。 ここで、従来と同様にトランジスタ２１，２
２，２５，２８，３０，３３のベース、エミツタ
間電圧をVBE(21)，VBE(22)，VBE(25)，VBE(28)，
VBE(30)，VBE(33)とし、さらにトランジスタ２１，
２２のコレクタ、エミツタ間電圧をVCE(21)，
VCE(22)とすると、次のE24B式および(12)式が成立
する。 Vin（＋）＋VBE(28)＋I1・R1−VBE(21) ＋VCE(21)＋VBE(33)＝VCC ……(11) Vin（−）＋VBE(30)＋I2・R2−VBE(22) ＋VCE(22)＋VBE(25)＝VCC ……(12) ここで、VBE(28)＝VBE(21)＝VBE(33)＝VBE(30)＝
VBE(22)＝VBE(25)＝VBEとし、上記(11)式および(12)式
に前記(3)式あるいは(4)式の入力信号の条件式を代
入すると次式が得られる。 VCCBBE＋Ｉ・Ｒ＋VCE ……（13） 上記（13）式においてVBEの値は一般に0.7Vで
あり、またVCEの値はこの回路を集積化する場
合、使用する電流領域（数μA〜数100μA）では
少くとも0.1V以上であれば良い。またＩ・Ｒを
0.1Vとすれば電源電圧VCCの値は最低0.9Vであれ
ばこの回路は動作することになる。 上記VCCの最低値を決める式は（13）式である
が、この式の中で抵抗２７あるいは２９における
降下電圧すなわちシフト電圧レベルは次のように
して決定される。すなわち、まずトランジスタ２
８、抵抗２７、トランジスタ２１、電流源２３か
らなる閉ループにおける電圧方程式は次のように
表わされる。 Vin（＋）＋VBE(28)＋Ｉ・Ｒ −VBE(21)−V(23)＝０ ……（14） これと同様にトランジスタ３０、抵抗２９、ト
ランジスタ２２、電流源２３からなる閉ループに
おける電圧方程式は次のように表わされる。 Vin（−）＋VBE(30)＋Ｉ・Ｒ −VBE(22)−V(25)＝０ ……（15） なお、上記（14）式、（15）式におけるV(23)は
電流源２３の動作電圧すなわちこの電流源２３の
両端間の電圧とする。 ここで上記（14）式、（15）式に前記と同様に
VBE(28)＝VBE(21)＝VBE(30)＝VBE(22)＝VBEなる条件を
代入してまとめると、次の（16）、（17）式が得ら
れる。 Vin（＋）＋Ｉ・Ｒ＝V(23) ……（16） Vin（−）＋Ｉ・Ｒ＝V(23) ……（17） 上記（16）、（17）式においてV(23)は従来と同
様に0.1Vであれば動作する。したがつて抵抗２
７，２９それぞれにおける降下電圧は0.1Vあれ
ばよいことになる。 このようにこの実施例回路では電源電圧VCCの
値が最低でも0.9Vあれば動作し、極めて実用価
値が大である。またこの実施例回路において、従
来と同様に、VCCを仮に2Vに設定した場合、電流
源３１あるいは３２で0.1V、抵抗２７あるいは
２９で0.1V、トランジスタ２８あるいは３０で
0.7Vの電圧降下しか生じないため、許容される
入力信号Vin（＋），Vin（−）の電圧範囲は0Vか
ら1.1Vとなり、従来の0Vから0.5Vに比較して極
めて広いものとなる。 第３図は上記第２図に示す実施例回路を具体化
したものであり、第２図と対応する箇所には同一
符号を付してその説明は省略する。図において
NPNトランジスタ４１，４２と抵抗４３は前記
電流源２３を、またPNPトランジスタ４４，４
５，４６と抵抗４７は前記電流源３１および３２
を含む電流源４８を構成している。そして上記抵
抗４７の抵抗値は3.3KΩに設定され、VCCが1Vの
時前記電流源３１，３２の電流I1，I2はともに約
100μAに設定されている。また上記抵抗４３は
3KΩに設定され、VCCが1Vの時前記電流源２３
の電流は約10μAに設定されている。さらに前記
抵抗２７，２９の抵抗値はともに1KΩ、抵抗３
４の抵抗値は10KΩにそれぞれ設定されている。 また、第４図ないし第７図はそれぞれ上記第３
図に示す具体的回路において、一方の入力信号
Vin（＋）を一定値として他方の入力信号Vin（−）
を可変したときの出力変化を示す伝達特性図であ
り、横軸には入力信号Vin（−）を、縦軸には出
力端子３５の電圧Voutをそれぞれとつたもので
ある。このうち第４図はVCCを1V、Vin（＋）を
10ｍＶとしたときのものであり、第５図はVCCを
1.4V、Vin（＋）を10ｍＶ、第６図はVCCを1V、
Vin（＋）を50ｍＶ、第７図はVCCを1.4V、Vin
（＋）を50ｍＶそれぞれにしたときのものである。
第４図ないし第７図から明らかなようにVin（＋）
を一定とした場合、回路は反転増幅回路として作
用する。また第４図ないし第７図からはそれぞれ
電圧増幅率Avが求められ、 VCC＝1VのときAv＝110（41dB） VCC＝1.4VのときAv＝220（47dB） となる。このAvの値は前記(10)式で求められる値
とほぼ一致する。しかしながらVCCが1.4Vと高い
ときにAvの値が大きくなるのは、電流源２３の
電流が大きくなつて(10)式におけるgmの値が大き
くなることに起因するものと思われる。 ところで、上記第３図に示す回路において、各
トランジスタのベース、エミツタ間電圧どおし、
および電流源の電流どおしは完全に一致させるこ
とが不可能なため、入力オフセツト電圧は0Vに
することができない。ここでトランジスタ２８と
３０のVBEの差をΔVBE(1)、トランジスタ２１と２
２のVBEの差をΔVBE(2)とすると、入力オフセツト
電圧VOSは次の式で表わされる。 VOS＝ΔVBE(1)＋ΔVBE(2) −I1・R1＋I2・R2 ……（18） ここで、 I1＝I2（１＋ΔI）、ΔI≪１ ……（19） R1＝R2（１＋ΔR）、ΔR≪１ ……（20） とするし（ただしΔIはI1とI2の電流の誤差率、
ΔRはR1とR2の抵抗の誤差率）、ΔVBE(1)＝ΔVBE(2)
＝ΔVBEとすると、上記（18）式は次のように表
わすことができる。 VOS＝2ΔVBE−I2・R2（ΔI＋ΔR） ……（21） 上記（21）式においてΔVBEの値は集積回路中
では±２ｍＶ程度である。また、ΔIとΔRはとも
に±１％以内にでき、I2・R2は前記したように
0.1Vであるため、上記（21）式右辺の第２項目
は±２ｍＶ程度になる。この結果、入力オフセツ
ト電圧VOSは±６ｍＶとなる。また、上記第４図
ないし第７図から直接上記入力オフセツト電圧
VOSを求めると、最大3.5ｍＶであつた。 このように上記実施例回路では、入力オフセツ
ト電圧も極めて小さくすることができる。 さらに上記第３図に示す回路のスイツチング特
性を測定したところ、次の表に示すような結果
が得られた。 【表】 上記表においてtpd1，tpd2それぞれは信号伝
達遅れ時間、trはパルスの立上り時間、tfはパル
スの立下り時間であり、これらの各時間は第３図
に示す回路を反転増幅回路として用い、入力信号
として第８図ａに示すように振幅が±100ｍＶの
矩形波を印加したとき得られる、第８図ｂに示す
出力応答波形中の時間である。この結果、VCC＝
1Vのときのスイツチング周波数は最高約200kHz、
またVCC＝1.4Vのときのスイツチング周波数は約
500kHzである。このようにこの実施例回路にお
けるスイツチング周波数が低いのは、能動負荷と
してのトランジスタ２４，２５および出力用のト
ランジスタ３３がPNPトランジスタであること
に起因している。これは集積回路中でのPNPト
ランジスタがラテラル構造となるため、その周波
数特性が悪くなるからである。 第９図は上記のような不都合を解消した、この
発明の他の実施例の回路構成図である。ここでは
能動負荷回路２６として前記PNPトランジスタ
２４，２５の代りにNPNトランジスタ５１，５
２で構成するとともに、出力用の前記トランジス
タ３３の代りにNPNトランジスタ５３を用いた
ものである。NPNトランジスタ５１，５２によ
つて能動負荷回路２６を構成しているため、この
両トランジスタ５１，５２のエミツタはともに接
地電位点に接続され、さらに各コレクタは前記差
動対を構成するトランジスタ２１，２２の各コレ
クタに接続される。なお、一対の電流源５４，５
５はそれぞれトランジスタ２１，５１およびトラ
ンジスタ２２，５２にバイアス電流を供給するた
めのものである。また出力用のトランジスタとし
てNPNのものを用いているため、トランジスタ
５３のエミツタは接地電位点に接続され、コレク
タは負荷抵抗３４を介してVCC印加点に結合され
る。 上記のように構成された回路において、いま電
流源２３，５４，５５の電流がともにＩであり、
トランジスタ２１のベース電圧VcがVin＋Δv、
トランジスタ２２のベース電圧VdがVin−Δvで
あるとする。そしてこのとき、トランジスタ２１
のコレクタ電流がＩ／２＋Δi、トランジスタ２２の コレクタ電流がＩ／２−Δiとすると、各部に流れる 電流は第１０図に示すようになる。すなわち、ト
ランジスタ２１のコレクタ電流がＩ／２＋Δiである ため、電流源５４からトランジスタ５１のコレク
タとトランジスタ５３のベースの接続点ｅへ向つ
て流れる電流はＩ／２−Δiとなる。これと同様にト ランジスタ２２のコレクタ電流がＩ／２−Δiである ため、電流源５５からトランジスタ５２のコレク
タ、ベース共通接続点ｆへ向つて流れる電流は
Ｉ／２＋Δiとなる。上記ｆ点へ向つて流れる電流と 同じ電流がトランジスタ５１のコレクタに流れる
ため、この電流はＩ／２＋Δiとなる。一方、ｅ点へ 向つて流れる電流がＩ／２−Δiであるため、トラン ジスタ５３のベースには矢印で示す方向に2Δiの
電流が流れることになる。なお、ΔiとΔvとの間
には、Δvが微少信号のときに次のような関係が
ある。 Δi＝Ｉ／2VTΔv ……（22） ただし｜Δv／VT｜≪１とする。 したがつてΔvが正のときにはトランジスタ５
３がオフ状態となり、出力は論理Ｈとなる。一
方、Δvが負のとき、トランジスタ５３には第１
０図の矢印の方向とは逆方向のベース電流2Δiが
流れてトランジスタ５３がオン状態となるため、
出力は論理Ｌとなる。したがつてこの回路も電圧
比較回路としての機能を有する。 また、第９図に示す回路においてもVCCの条件
式である前記（13）式が成立するため、VCCの値
は最低0.9Vあればこの回路は動作することにな
る。さらに入力信号Vin（＋），Vin（−）の電圧範
囲も第３図に示す実施例回路と同様に広いものと
することができる。 第１１図は上第記９図に示す実施例回路を具体
化したものであり、第９図と対応する箇所には同
一符号を付してその説明は省略する。図において
NPNトランジスタ４１，４２と抵抗４３は前記
電流源２３を、また５個のPNPトランジスタ５
６〜６０と抵抗６１は前記電流源３１，３２，５
４，５５を含む電流源６２を構成している。そし
て上記抵抗４３の抵抗値は33KΩまたは3.3KΩに
設定され、前記電流源２３の電流は約10μAまた
は約100μAに設定されている。さらに抵抗６１の
抵抗値は3.3KΩに設定され、前記電流源３１，
３２，５４，５５の電流はそれぞれ約100μAに設
定されている。また負荷抵抗３４の抵抗値は10K
Ωまたは1KΩに設定されている。 上記のように構成された回路において、前記と
同様にスイツチング特性を測定したところ、次の
表に示すような結果が得られた。なおこの表
においては電流源２３の電流を10μAに設定す
るとともに抵抗３４の抵抗値を10KΩに設定した
場合のものであり、は電流を100μA、抵抗値を
1KΩに設定した場合のものである。 【表】 いまスイツチング動作の限界を調らべるために
Σtという時間を求めてみる（Σt＝tpd1＋tpd2＋ｔ
＋tf）。のVCCが1.4VのときにはΣtは1.1μsであ
る。これに対して前記表のVCCが1.4Vのときに
はΣtは3.2μsである。このようにラテラル構造の
PNPトランジスタを使用しない第１０図あるい
は第１１図に示す回路では、その応答速度が
PNPトランジスタを使用した回路よりも３倍程
度速くなつている。電流源２３を100μA、負荷抵
抗３４を1KΩとして高速化を計つた場合には表
から分る通り、この回路では5MHzのスイツ
チング動作が可能であることが確められている。 なお、この発明は上記の実施例に限定されるも
のではなく、たとえば第９図に示す実施例回路に
おいて、NPNトランジスタ５１のコレクタと、
NPNトランジスタ５３のベースとの共通接続点
およびNPNトランジスタ２１のコレクタ間、
NPNトランジスタ５２のコレクタ、ベース共通
接続点およびNPNトランジスタ２２のコレクタ
間それぞれに、アノードをNPNトランジスタ２
１，２２のアノード側に向けた同数のダイオード
を直列挿入することによつて、入力信号に対する
動作範囲を拡大するようにしてもよい。 このようにこの発明による電圧比較回路は、低
い電源電圧で動作させることができ、しかも入力
信号の許容電圧範囲も広くすることができる。
第１図は従来の電圧比較回路の構成図、第２図
はこの発明の一実施例の回路構成図、第３図は上
記実施例回路を具体的に示す図、第４図ないし第
７図はそれぞれ上記実施例を説明するための特性
図、第８図ａ，ｂは上記実施例を説明するための
波形図、第９図はこの発明の他の実施例の回路構
成図、第１０図は上記実施例回路の動作を説明す
るための図、第１１図は上記第９図に示す回路を
具体的に示す図である。 ２１，２２，５１，５２，５３……NPNトラ
ンジスタ、２３，３１，３３，４８，５４，５
５，６２……電流源、２４，２５，２８，３０，
３３……PNPトランジスタ、２６……能動負荷
回路、２７，２９……抵抗、３４……負荷抵抗。
はこの発明の一実施例の回路構成図、第３図は上
記実施例回路を具体的に示す図、第４図ないし第
７図はそれぞれ上記実施例を説明するための特性
図、第８図ａ，ｂは上記実施例を説明するための
波形図、第９図はこの発明の他の実施例の回路構
成図、第１０図は上記実施例回路の動作を説明す
るための図、第１１図は上記第９図に示す回路を
具体的に示す図である。 ２１，２２，５１，５２，５３……NPNトラ
ンジスタ、２３，３１，３３，４８，５４，５
５，６２……電流源、２４，２５，２８，３０，
３３……PNPトランジスタ、２６……能動負荷
回路、２７，２９……抵抗、３４……負荷抵抗。
Claims (1)
- 【特許請求の範囲】 １ エミツタが共通接続され、このエミツタ共通
接続点が電流源を介して電源の低電位側に結合さ
れる一方極性の第１、第２のトランジスタと、上
記第１、第２のトランジスタの各コレクタと上記
電源の高電位側との間に挿入される少なく一対の
他方極性のトランジスタからなる能動負荷回路
と、そのベースに一対のうちの一方の入力信号が
供給され、エミツタ、コレクタが上記第１のトラ
ンジスタのベースと上記電源の低電位側との間に
挿入される他方極性の第３のトランジスタと、そ
のベースに上記一対のうちの他方の入力信号が供
給され、エミツタ、コレクタが上記第２のトラン
ジスタのベースと上記電源の低電位側との間に挿
入される他方極性の第４のトランジスタと、上記
第１のトランジスタのベースと第３のトランジス
タのエミツタとの間に挿入されるレベルシフト用
の第１の抵抗素子と、上記第２のトランジスタの
ベースと第４のトランジスタのエミツタとの間に
挿入されるレベルシフト用の第２の抵抗素子と、
上記第１、第２のトランジスタの各ベースと上記
電源の高電位側との間にそれぞれ挿入される電流
源と、ベースが上記第１のトランジスタのコレク
タに接続されるとともにエミツタが上記電源の高
電位側に接続され、さらにコレクタを出力端とす
る一方極性の第５のトランジスタとを具備したこ
とを特徴とする電圧比較回路。 ２ エミツタが共通接続され、このエミツタ共通
接続点が電流源を介して電源の低電位側に結合さ
れる一方極性の第１、第２のトランジスタと、上
記第１、第２のトランジスタの各コレクタと上記
電源の低電位側との間に挿入される少なく一対の
一方極性のトランジスタからなる能動負荷回路
と、そのベースに一対のうちの一方の入力信号が
供給され、エミツタ、コレクタが上記第１のトラ
ンジスタのベースと上記電源の低電位側との間に
挿入される他方極性の第３のトランジスタと、そ
のベースに上記一対のうちの他方の入力信号が供
給され、エミツタ、コレクタが上記第２のトラン
ジスタのベースと上記電源の低電位側との間に挿
入される他方極性の第４のトランジスタと、上記
第１のトランジスタのベースと第３のトランジス
タのエミツタとの間に挿入されるレベルシフト用
の第１の抵抗素子と、上記第２のトランジスタの
ベースと第４のトランジスタのエミツタとの間に
挿入されるレベルシフト用の第２の抵抗素子と、
上記第１、第２のトランジスタの各ベースと上記
電源の高電位側との間にそれぞれ挿入される電流
源と、ベースが上記第１のトランジスタのコレク
タに接続されるとともにエミツタが上記電源の低
電位側に接続され、さらにコレクタを出力端とす
る他方極性の第５のトランジスタとを具備したこ
とを特徴とする電圧比較回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6993980A JPS57557A (en) | 1980-05-26 | 1980-05-26 | Voltage comparator |
| US06/265,236 US4418290A (en) | 1980-05-26 | 1981-05-19 | Voltage comparator |
| DE3120979A DE3120979C2 (de) | 1980-05-26 | 1981-05-26 | Spannungsvergleicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6993980A JPS57557A (en) | 1980-05-26 | 1980-05-26 | Voltage comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57557A JPS57557A (en) | 1982-01-05 |
| JPH0332026B2 true JPH0332026B2 (ja) | 1991-05-09 |
Family
ID=13417128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6993980A Granted JPS57557A (en) | 1980-05-26 | 1980-05-26 | Voltage comparator |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4418290A (ja) |
| JP (1) | JPS57557A (ja) |
| DE (1) | DE3120979C2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57173220A (en) * | 1981-04-17 | 1982-10-25 | Toshiba Corp | Comparator circuit |
| JP2636829B2 (ja) * | 1981-12-17 | 1997-07-30 | 富士通株式会社 | 差動回路 |
| EP0099956B1 (fr) * | 1982-07-28 | 1987-10-21 | International Business Machines Corporation | Récepteur de signaux et son utilisation dans un circuit de réception indiquant l'état de l'équipement connecté |
| US4521697A (en) * | 1982-12-27 | 1985-06-04 | Motorola, Inc. | PNP comparator circuit having beta current error cancellation |
| US4649298A (en) * | 1985-01-09 | 1987-03-10 | At&T Bell Laboratories | Non-saturating tri-state driver circuit |
| JPS61202518A (ja) * | 1985-03-06 | 1986-09-08 | Fujitsu Ltd | コンパレ−タ回路 |
| US4654545A (en) * | 1986-02-28 | 1987-03-31 | Rca Corporation | Overvoltage comparator |
| US4689500A (en) * | 1986-05-19 | 1987-08-25 | Motorola, Inc. | Comparator with substrate injection protection |
| JPS6382119A (ja) * | 1986-09-26 | 1988-04-12 | Toshiba Corp | コンパレ−タ |
| US4754169A (en) * | 1987-04-24 | 1988-06-28 | American Telephone And Telegraph Company, At&T Bell Laboratories | Differential circuit with controllable offset |
| EP0312715A1 (de) * | 1987-09-18 | 1989-04-26 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Bestimmung der Leistung eines frequenzbandbegrenzten periodischen Signals |
| DE3826214A1 (de) * | 1988-08-02 | 1990-02-08 | Philips Patentverwaltung | Schaltungsanorndung zur detektion von spannungen aus mehreren spannungsbereichen |
| DE59009720D1 (de) * | 1990-02-13 | 1995-11-02 | Siemens Ag | Komparatorschaltung. |
| US5132559A (en) * | 1991-05-03 | 1992-07-21 | Motorola, Inc. | Circuit for trimming input offset voltage utilizing variable resistors |
| DE4122029C1 (ja) * | 1991-07-03 | 1992-11-26 | Texas Instruments Deutschland Gmbh, 8050 Freising, De | |
| DE19534825A1 (de) * | 1995-09-20 | 1997-03-27 | Teves Gmbh Alfred | Schaltungsanordnung zum Auswerten eines binären, durch Stromschwellenwerte definierten Signals |
| US5973563A (en) * | 1997-12-10 | 1999-10-26 | National Semiconductor Corporation | High power output stage with temperature stable precisely controlled quiescent current and inherent short circuit protection |
| KR100312941B1 (ko) * | 1998-12-15 | 2002-02-28 | 김영환 | 전류비교기 |
| US6232801B1 (en) * | 1999-08-04 | 2001-05-15 | Vlsi Technology, Inc. | Comparators and comparison methods |
| US6549072B1 (en) * | 2002-01-16 | 2003-04-15 | Medtronic, Inc. | Operational amplifier having improved input offset performance |
| JP2005191821A (ja) * | 2003-12-25 | 2005-07-14 | Seiko Epson Corp | コンパレータ回路及び電源回路 |
| CN101140301B (zh) * | 2006-09-08 | 2010-09-29 | 深圳赛意法微电子有限公司 | 零等待电流精确过电压比较器 |
| RU2446555C2 (ru) * | 2010-05-07 | 2012-03-27 | Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") | Дифференциальный операционный усилитель |
| RU2595536C1 (ru) * | 2015-03-23 | 2016-08-27 | Открытое акционерное общество "Рязанское конструкторское бюро "Глобус" | Гальванически изолированный компаратор напряжения с питанием от входного сигнала |
| RU2618356C1 (ru) * | 2015-11-20 | 2017-05-03 | Открытое акционерное общество "Рязанское конструкторское бюро "Глобус" | Многоканальный компаратор напряжения с гальванически изолированными каналами |
| CN112910224B (zh) * | 2021-01-16 | 2022-07-08 | 苏州浪潮智能科技有限公司 | 一种降压变换器的控制电路以及服务器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3649846A (en) * | 1971-01-07 | 1972-03-14 | Motorola Inc | Single supply comparison amplifier |
| US3979686A (en) * | 1975-09-08 | 1976-09-07 | Hughes Aircraft Company | Optical frequency modulation demodulator |
| US4147944A (en) * | 1977-10-25 | 1979-04-03 | National Semiconductor Corporation | Comparator with signal related adaptive bias |
-
1980
- 1980-05-26 JP JP6993980A patent/JPS57557A/ja active Granted
-
1981
- 1981-05-19 US US06/265,236 patent/US4418290A/en not_active Expired - Lifetime
- 1981-05-26 DE DE3120979A patent/DE3120979C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3120979A1 (de) | 1982-02-04 |
| DE3120979C2 (de) | 1985-06-05 |
| JPS57557A (en) | 1982-01-05 |
| US4418290A (en) | 1983-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0332026B2 (ja) | ||
| US4013898A (en) | Hysteresis circuit | |
| EP0439071B1 (en) | Logarithmic amplifier | |
| KR900008520B1 (ko) | Btl증폭회로 | |
| KR900000103B1 (ko) | 차동 증폭기 | |
| JPS6346845B2 (ja) | ||
| JP2853485B2 (ja) | 電圧電流変換回路 | |
| JP2902277B2 (ja) | エミッタホロワ出力電流制限回路 | |
| JPS604613B2 (ja) | 差動増幅器 | |
| US4596960A (en) | Current mirror circuit | |
| JP2581163B2 (ja) | 直結型アンプ | |
| EP0384710A1 (en) | Amplifier circuit operable at low power source voltage | |
| JPH0449288B2 (ja) | ||
| JPS6133710Y2 (ja) | ||
| JPS6264108A (ja) | 可変利得制御回路 | |
| JPH07106872A (ja) | 高スルーレート演算増幅器 | |
| JPH022545B2 (ja) | ||
| JPH024521Y2 (ja) | ||
| JPS6223164Y2 (ja) | ||
| JPS5992604A (ja) | 検波回路 | |
| JPH0345568B2 (ja) | ||
| JPH0216042B2 (ja) | ||
| JPH04317580A (ja) | カレントセンスアンプリファイア | |
| JPS6387811A (ja) | 差動増幅器 | |
| JPS6234283B2 (ja) |