JPH03292065A - Dc level correction device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概要〕
MUSEデコーダの直流レベル槍玉装置に関し、直流レ
ベルの再生精度の向上を目的とし、MUSE信号中の水
平同期信号の直流レベルの電圧を検出する電圧検出手段
と、該電圧と所定のクランプレベル基準電圧との差電圧
を検出する差電圧検出手段と、該差電圧を1水平期間保
持する保持手段と、該差電圧に基づいて合成映像信号中
の1水平期間の直流レベルを補正する補正手段とを備え
る。[Detailed Description of the Invention] [Summary] Regarding the DC level head device of the MUSE decoder, the present invention is aimed at improving the reproduction accuracy of the DC level, and includes a voltage detection means for detecting the voltage of the DC level of the horizontal synchronization signal in the MUSE signal; differential voltage detection means for detecting a differential voltage between the voltage and a predetermined clamp level reference voltage; holding means for retaining the differential voltage for one horizontal period; and a correction means for correcting the DC level.
本発明は、直流レベル補正装置、詳しくは、MUSEデ
コーダの直流レベル再生に用いられる装置に関する。The present invention relates to a DC level correction device, and more particularly to a device used for DC level reproduction of a MUSE decoder.
一般に、テレビジョン受像機の画面走査の基準に合成映
像信号中の同期信号から再生した同期位相が使用される
が、かかる同期位相に生じる好ましくない位相差は、画
面走査の乱調原因となるので、できるだけ排除しなけれ
ばならない。特に、HDTV (高精細度テレビジョン
)の同期信号は輝度信号と色信号とのコンポーネント伝
送における位相基準や直流レベルの再生基準としても用
いられるから、高精度な位相再生が求められる。Generally, a synchronization phase reproduced from a synchronization signal in a composite video signal is used as a reference for screen scanning of a television receiver, but undesirable phase differences that occur in such a synchronization phase cause disturbances in screen scanning. must be eliminated as much as possible. In particular, since the synchronization signal of HDTV (high-definition television) is also used as a phase reference in component transmission of luminance signals and chrominance signals and as a DC level reproduction reference, highly accurate phase reproduction is required.
NT S C(National Te1evis
ion System Co51m−1ttee
)方式で使用する負極性の2値開期信号に対しMUSE
方式で使用する正・負対称の3値開期信号は、ペデスタ
ルレベルをスライスレベルとすることができ、伝送路特
性の影響による同期位相の変動を回避できる点で優れて
いる。NTSC (National Televis)
ion System Co51m-1ttee
) method for the negative polarity binary opening signal.
The positive/negative symmetrical three-value opening signal used in this method is excellent in that the pedestal level can be set to the slice level, and fluctuations in the synchronization phase due to the influence of transmission path characteristics can be avoided.
第7図は従来のHDTVの要部を示す図であり、MUS
Eデコーダのクランプ回路を示す図である。Figure 7 is a diagram showing the main parts of a conventional HDTV.
FIG. 3 is a diagram showing a clamp circuit of an E decoder.
ここで、MU S E (Multiple Sub
Nyquist Sa−mpling Encodin
gの略)は、HDTVの帯域幅20MHzをおよそ8M
Hzに圧縮して放送衛星の帯域幅27MHzに収める帯
域圧縮技術であり、多重サブ・サンプリング・エンコー
ド方式とも呼ばれている。すなわち、MUSEデコーダ
は帯域圧縮されたテレビジタン放送波を元の帯域に再生
する装置で、再生された放送波は、水平/垂直同期信号
や色信号および輝度信号等を含む合成映像信号である。Here, MUSE (Multiple Sub
Nyquist Sa-mpling Encodin
(abbreviation of g) is approximately 8M
This is a band compression technology that compresses the frequency to 27 MHz, which is the bandwidth of the broadcasting satellite, and is also called the multiple sub-sampling encoding method. That is, the MUSE decoder is a device that reproduces band-compressed television broadcast waves to the original band, and the reproduced broadcast waves are composite video signals containing horizontal/vertical synchronization signals, color signals, luminance signals, and the like.
第7図において、A/Dコンバータ10の入力側にコン
デンサ11を設け、抵抗12およびスイッチ13を介し
てコンデンサ11をクランプ制御電圧に接続する。MU
SE信号中のラインごとの水平同期信号(以下、HD)
期間に合致したタイミングのクランプパルスを発生し、
このクランプパルスでスイッチ13をオンすると、コン
デンサ11にクランプ制御電圧が充電され、この蓄えら
れた電圧がHD以降のクランプレベル(直流レベル)と
なる。In FIG. 7, a capacitor 11 is provided on the input side of the A/D converter 10, and is connected to a clamp control voltage via a resistor 12 and a switch 13. M.U.
Horizontal synchronization signal for each line in SE signal (hereinafter referred to as HD)
Generates a clamp pulse with a timing that matches the period,
When the switch 13 is turned on with this clamp pulse, the capacitor 11 is charged with the clamp control voltage, and this stored voltage becomes the clamp level (DC level) after HD.
ここで、クランプ制御電圧は以下のようにして決定する
。Here, the clamp control voltage is determined as follows.
MUSEベースバンド信号の1フレ一ムハ合計で1,1
25本のラインから放り、そのうち垂直ブランキング期
間に相当する563番目および1.125番目のライン
に、12B/ 256 (3値波形のペデスタルレベル
、但し8ピント時)の大きさのクランプレベルが多重さ
れている。MLISEデコーダは、このクランプレベル
をモニタし、12B/ 256よりも大きければクラン
プ制御電圧を下げ、12B/256よりも小さければク
ランプ制御電圧を上げるように決定する。One frame of MUSE baseband signal is 1.1 in total.
A clamp level of 12B/256 (pedestal level of ternary waveform, but at 8 focus) is multiplexed on the 563rd and 1.125th lines of the 25 lines, which correspond to the vertical blanking period. has been done. The MLISE decoder monitors this clamp level and decides to lower the clamp control voltage if it is greater than 12B/256, and to increase the clamp control voltage if it is less than 12B/256.
すなわち、第8図に示すように、HD波形は、クランプ
レベル(12B/ 256)を境にして正・負対称(奇
数/偶数ラインごとに極性反転)であり、HD期間の平
均値がクランプレベルにュートラル)であることを利用
して、直流再生レベルをコントロールする。In other words, as shown in Figure 8, the HD waveform is positive and negative symmetrical (polarity reversed for each odd/even line) with the clamp level (12B/256) as the border, and the average value of the HD period is the clamp level. (neutral) to control the DC playback level.
しかしながら、かかる従来のクランプ回路にあっては、
クランプパルスとHD期間との一致条件として、クラン
プパルスのオン(ON)期間がHDポイントを中心にし
て左右均等であること、伝送路特性の影響によるHD波
形の歪が少ないこと、などが要求されるが、温度条件や
経年変化等によってクランプパルスのタイミングがずれ
易く、また、伝送途中のノイズ混入によってHD波形が
歪み易いので、クランプパルス期間のHD波形の平均値
が変動することがあり、ラインフリッカや面フリッカを
発生するといった問題点があった。However, in such a conventional clamp circuit,
Conditions for matching the clamp pulse with the HD period include that the ON period of the clamp pulse is equal on the left and right sides around the HD point, and that there is little distortion of the HD waveform due to the influence of transmission path characteristics. However, the timing of the clamp pulse tends to shift due to temperature conditions, aging, etc., and the HD waveform is easily distorted due to noise mixed in during transmission, so the average value of the HD waveform during the clamp pulse period may fluctuate, and the line There were problems such as flicker and screen flicker.
本発明は、このような問題点に鑑みてなされたもので、
直流レベルの再生精度の向上を目的としている。The present invention was made in view of these problems, and
The purpose is to improve the reproduction accuracy of DC level.
本発明は、上記目的を達成するためその原理構成図を第
1図に示すように、MUSE信号中の水平同期信号の直
流レベルの電圧を検出する電圧検出手段と、該電圧と所
定のクランプレベル基準電圧との差電圧を検出する差電
圧検出手段と、該差電圧を1水平期間保持する保持手段
と、該差電圧に基づいて合成映像信号中の1水平期間の
直流レベルを補正する補正手段とを備える。In order to achieve the above object, the present invention, as shown in FIG. A voltage difference detection means for detecting a voltage difference from a reference voltage, a holding means for holding the voltage difference for one horizontal period, and a correction means for correcting the DC level for one horizontal period in the composite video signal based on the voltage difference. Equipped with.
本発明では、水平同期信号の直流レベルの変動に追随し
て変化する電圧と所定のクランプレベル基準電圧との差
電圧が求められ、この差電圧を用いてl水子期間の直流
レベルが補正される。In the present invention, a voltage difference between a voltage that changes in accordance with fluctuations in the DC level of a horizontal synchronization signal and a predetermined clamp level reference voltage is determined, and this voltage difference is used to correct the DC level during the 1-water period. Ru.
したがって、任意ラインの直流レベルが貰すぎたり低す
ぎたりした場合にその高低オフセント量に応じた差電圧
が作られ、これにより当該オフセットが打ち消される結
果、直流レベルの再生精度が高められてラインフリッカ
や面フリッカが除去される。Therefore, when the DC level of a given line is too high or low, a voltage difference is created according to the high/low offset amount, and this cancels out the offset, improving the accuracy of DC level reproduction and eliminating line flicker. and screen flicker are removed.
以下、本発明を図面に基づいて説明する。 Hereinafter, the present invention will be explained based on the drawings.
第2〜4図は本発明に係る直流レベル補正装置の第1実
施例を示す図である。2 to 4 are diagrams showing a first embodiment of the DC level correction device according to the present invention.
第2図において、20はA/Dコンバータであり、A/
Dコンバータ20の入力側にはクランプ回路21が、ま
た、出力側には直流レベル補正回路22が設けられてい
る。In FIG. 2, 20 is an A/D converter;
A clamp circuit 21 is provided on the input side of the D converter 20, and a DC level correction circuit 22 is provided on the output side.
クランプ回路21は、従来例と同様のコンデンサ11、
抵抗12、スイッチ13、クランプレベル検出回路23
およびクランプパルス発生回路24を備え、A/D変換
後のディジタルMUSE信号からクランプレベルを検出
するとともに、HD期間に合わせたクランプパルスを発
生し、当該クランプレベルでコンデンサ11を充電して
従来例と同様に直流レベルの再生動作を行う。The clamp circuit 21 includes a capacitor 11 similar to the conventional example,
Resistor 12, switch 13, clamp level detection circuit 23
and a clamp pulse generation circuit 24, which detects a clamp level from the digital MUSE signal after A/D conversion, generates a clamp pulse in accordance with the HD period, and charges the capacitor 11 with the clamp level, unlike the conventional example. Similarly, a DC level regeneration operation is performed.
一方、直流レベル補正回路22は、ディジタルMUSE
信号(MυSE IN ’)中からラインごとのHD期
間の平均電圧May(すなわち、水平同期信号のレベル
方向への変動に追随して変化する電圧)を算出する平均
値算出回路25(電圧発生手段)と、ラインごとの平均
値H14Vから所定のクランプレベル基準値(128/
256に相当する大きさの値、但し8ビット時)を減
算してラインごとの差電圧値ΔEを出力する第1減算器
26(差電圧検出手段)と、各差電圧値ΔEを当該ライ
ンの期間中保持するレジスタ27(保持手段〉と、ディ
ジタルMUSE信号から差電圧値ΔEに相当する値を減
算する第2減算器28〈補正手段)とを備え、前記クラ
ンプ回路21で再生した直流レベルに対し、上記差電圧
値ΔEの大きさに相当する補正動作を実行する。On the other hand, the DC level correction circuit 22 uses the digital MUSE
An average value calculation circuit 25 (voltage generation means) that calculates the average voltage May of the HD period for each line (that is, the voltage that changes in accordance with the fluctuation in the level direction of the horizontal synchronization signal) from the signal (MυSE IN'). Then, the predetermined clamp level reference value (128/
A first subtracter 26 (differential voltage detection means) that outputs a differential voltage value ΔE for each line by subtracting a value of a size equivalent to 256 (when 8 bits); It is equipped with a register 27 (holding means) for holding during the period, and a second subtracter 28 (correction means) for subtracting a value corresponding to the differential voltage value ΔE from the digital MUSE signal, and the DC level reproduced by the clamp circuit 21 is On the other hand, a correction operation corresponding to the magnitude of the voltage difference value ΔE is executed.
第3図は第2図の詳細構成図であり、同−構成部には同
一の符号を付しである。なお、第4図は第3図の動作タ
イミングチャートである。平均値算出回路25は、1ラ
インのHD期間中にN回発生するクロック信号CKに従
ってHD波形をN回すンプリングするレジスタ30と、
HD波形の各サンプリング回の値を加算する加算器31
と、加算値をNで除算する除算器32とを備え、ライン
ごとにHD波形のサンプリング値の平均値(H?lV)
を出力する。なお、33は時間調節のためのシフトレジ
スタである。FIG. 3 is a detailed configuration diagram of FIG. 2, and the same components are given the same reference numerals. Note that FIG. 4 is an operation timing chart of FIG. 3. The average value calculation circuit 25 includes a register 30 that samples the HD waveform N times in accordance with a clock signal CK that is generated N times during the HD period of one line;
Adder 31 that adds the values of each sampling time of the HD waveform
and a divider 32 that divides the added value by N, and calculates the average value (H?lV) of the sampled value of the HD waveform for each line.
Output. Note that 33 is a shift register for time adjustment.
このような構成において、平均値算出回路25から出力
されたラインごとのHD波形の平均値HIIVは、第1
減算器26でクランプレベル基準値(128/ 256
)と減算される。In such a configuration, the average value HIIV of the HD waveform for each line output from the average value calculation circuit 25 is
The subtracter 26 sets the clamp level reference value (128/256
) is subtracted.
今、クランプパルスがHDポイントを中心に左右均等で
あって、且つ、伝送路特性の影響によるHD波形の歪が
少なければ、第8図に示すように、クランプパルスとH
D期間とが一致するので、HDポイントのクランプレベ
ル(12B/ 256)とHD波形の平均値H,iwと
が等しく、したがって、第1減算器26の出力(差電圧
値ΔE〉が零となるので、この場合、第2減算器28に
おけるオフセット補正は行われない。Now, if the clamp pulses are even on the left and right sides around the HD point, and if the distortion of the HD waveform due to the influence of the transmission line characteristics is small, then the clamp pulses and H
Since the D period coincides with the HD point clamp level (12B/256) and the HD waveform average value H, iw, the output of the first subtractor 26 (differential voltage value ΔE) becomes zero. Therefore, in this case, offset correction in the second subtracter 28 is not performed.
一方、例えばHD波形の歪が増大すると、HDポイント
のクランプレベル(128/ 256)と)ID波形の
平均値H)IVとが不等となり、これに応じた大きさの
差電圧値ΔEが出力されて、レジスタ27に保持され、
この差電圧値ΔEを用いてA/Dコンバータ20からの
ディジタルMUSE信号が減算補正される。On the other hand, for example, when the distortion of the HD waveform increases, the clamp level (128/256) of the HD point and the average value H)IV of the ID waveform become unequal, and a correspondingly large difference voltage value ΔE is output. is stored in the register 27,
Using this differential voltage value ΔE, the digital MUSE signal from the A/D converter 20 is subtractively corrected.
したがって、HD波形の歪に起因して発生するディジタ
ルMUSE信号中のオフセント量を、差電圧値ΔEによ
って打ち消すことができ、直流レベルの再生精度を向上
できる結果、ラインプリン力や面フリッカの発生を回避
できる。Therefore, the amount of offset in the digital MUSE signal caused by distortion of the HD waveform can be canceled by the differential voltage value ΔE, and as a result, the reproduction accuracy of the DC level can be improved, and as a result, the occurrence of line print force and surface flicker can be reduced. It can be avoided.
第5図は本発明に係る直流レベル補正装置の第2実施例
を示す図である。なお、第1実施例と同−構成部には同
一符号を付しである。FIG. 5 is a diagram showing a second embodiment of the DC level correction device according to the present invention. Note that the same components as in the first embodiment are given the same reference numerals.
この実施例では、シリーズ接続した複数個〈−例として
第1から第4までの4個)のレジスタ40〜43と、入
力されたディジタルMUSE信号(A)に第4レジスタ
43の出力(E)を加えその値を1/2す・る第1回路
44と、第2レジスタ41の出力(B)に第3レジスタ
42の出力(D)を加えその値を1/2する第2回路4
5と、4第2回路45の出力に第2レジスタ41の出力
(C)を加えその値を1/2する第3回路46と、第1
回路44の出力に第3回路46の出力を加えその値を1
/2する第4回路47と、第4回路47の出力を除数(
n)で除算する除算器48とにより、平均値算出回路4
9を構成している。こうすると、サンプリング数(N)
の値に拘らず除数(n)の値を2のべき乗とすることが
でき、ディジタル回路を構成するうえで好ましいものと
することができる。In this embodiment, a plurality of registers 40 to 43 (for example, four registers from the first to the fourth register) are connected in series, and the input digital MUSE signal (A) is connected to the output (E) of the fourth register 43. a first circuit 44 which adds the output (B) of the second register 41 and halves the value; and a second circuit 4 which adds the output (D) of the third register 42 to the output (B) of the second register 41 and halves the value.
5, a third circuit 46 which adds the output (C) of the second register 41 to the output of the second circuit 45 and halves the value;
Add the output of the third circuit 46 to the output of the circuit 44 and set the value to 1.
/2, and the output of the fourth circuit 47 is the divisor (
average value calculation circuit 4 by a divider 48 that divides by
9. In this way, the number of samples (N)
Regardless of the value of , the value of the divisor (n) can be set to a power of 2, which is preferable for configuring a digital circuit.
なお、上記各実施例では、HD期間のサンプリング平均
値を求めてから、差電圧値ΔEを求めるようにしている
が、これに限るものではない。例えば、第6図に本発明
に係る直流レベル補正装置の第3実施例を示すように、
加算器50、レジスタ51および除算器52からなる平
均値算出回路53の前段に、ディジタルMUSE信号と
クランプレベル基準値との差電圧を出力する減算器54
を配置してもよい。In each of the embodiments described above, the difference voltage value ΔE is determined after the sampling average value of the HD period is determined, but the present invention is not limited to this. For example, as shown in FIG. 6, a third embodiment of the DC level correction device according to the present invention,
A subtracter 54 outputs the difference voltage between the digital MUSE signal and the clamp level reference value before the average value calculation circuit 53 consisting of the adder 50, the register 51, and the divider 52.
may be placed.
また、上記各実施例では、電圧発生手段としての平均値
算出回路25.49.53.54で、HD期間の「平均
値」を求めているが、これに限るものではない。要は、
MUSE信号中の水平同期信号の直流レベルの電圧を検
出できればよい。Further, in each of the above embodiments, the average value calculation circuit 25, 49, 53, 54 as a voltage generating means calculates the "average value" of the HD period, but the invention is not limited to this. In short,
It is only necessary to detect the DC level voltage of the horizontal synchronization signal in the MUSE signal.
本発明によれば、上記のように構成したので、任意ライ
ンの直流レベルが高すぎたり低すぎたりした場合に、そ
の高低オフセット量に応じた差電圧を作ることができ、
これにより当該オフセントを打ち消すことができる結果
、直流レベルの再生精度を高めてラインフリッカや面フ
リッカを除去することができる効果が得られる。According to the present invention, with the above configuration, when the DC level of any line is too high or too low, a voltage difference can be created according to the height offset amount,
As a result of this, the offset can be canceled, and as a result, the reproduction accuracy of the DC level can be improved and line flicker and surface flicker can be eliminated.
第1図は本発明の原理構成図、
第2〜4図は本発明に係る直流レベル補正装置の第1実
施例を示す図であり、
第2図はその概念構成図、
第3図はそのブロック構成図、
第4図はその動作タイミングチャート、第5図は本発明
に係る直流レベル補正装置の第2実施例を示すそのブロ
ック構成図、
第6図は本発明に係る直流レベル補正装置の第3実施例
を示すそのブロック構成°図である。
第7.8図は従来例を示す図であり1、第7図はそのク
ランプ回路の構成図、
第8図はそのHD期間の波形図である。
25.49.53.54・・・・・・平均値算出回路(
電圧検出手段)、
26・・・・・・第1減算器(差電圧検出手段)、27
・・・・・・レジスタ(保持手段〉、28・・・・・・
第2fiX器〈補正手段)。
A
第1実施例の動作タイミングチャート
第4図Figure 1 is a diagram showing the principle configuration of the present invention, Figures 2 to 4 are diagrams showing a first embodiment of the DC level correction device according to the present invention, Figure 2 is a conceptual diagram thereof, and Figure 3 is its conceptual diagram. 4 is an operation timing chart thereof; FIG. 5 is a block diagram showing a second embodiment of the DC level correction device according to the present invention; and FIG. 6 is a block diagram of the DC level correction device according to the present invention. It is a block configuration diagram showing a third embodiment. 7.8 is a diagram showing a conventional example, 1, FIG. 7 is a configuration diagram of the clamp circuit, and FIG. 8 is a waveform diagram during the HD period. 25.49.53.54... Average value calculation circuit (
voltage detection means), 26...first subtractor (differential voltage detection means), 27
...Register (holding means), 28...
Second fiX device (correction means). A Operation timing chart of the first embodiment Fig. 4
Claims (1)
出する電圧検出手段と、 該電圧と所定のクランプレベル基準電圧との差電圧を検
出する差電圧検出手段と、 該差電圧を1水平期間保持する保持手段と、該差電圧に
基づいて合成映像信号中の1水平期間の直流レベルを補
正する補正手段とを備えることを特徴とする直流レベル
補正装置。[Claims] Voltage detection means for detecting a DC level voltage of a horizontal synchronization signal in a MUSE signal; difference voltage detection means for detecting a difference voltage between the voltage and a predetermined clamp level reference voltage; A DC level correction device comprising a holding means for holding a voltage for one horizontal period, and a correction means for correcting a DC level for one horizontal period in a composite video signal based on the differential voltage.
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1990
- 1990-04-10 JP JP2094393A patent/JPH03292065A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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