JPH03291732A - メモリ参照方式 - Google Patents
メモリ参照方式Info
- Publication number
- JPH03291732A JPH03291732A JP2095301A JP9530190A JPH03291732A JP H03291732 A JPH03291732 A JP H03291732A JP 2095301 A JP2095301 A JP 2095301A JP 9530190 A JP9530190 A JP 9530190A JP H03291732 A JPH03291732 A JP H03291732A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cpu
- emulation
- buffers
- debug
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 86
- 238000007430 reference method Methods 0.000 claims description 3
- 239000000872 buffer Substances 0.000 abstract description 21
- 238000010586 diagram Methods 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
この発明は、マイクロプロセッサのソフトウェア開発な
どに用いられるインサーキラl−エミュレータ(ICE
)のメモリ参照回路に関するものである。
どに用いられるインサーキラl−エミュレータ(ICE
)のメモリ参照回路に関するものである。
[従来の技術]
第3図は従来のこの種のメモリ参照回路を示す図である
。図において、1はインサーキラl−エミュレータでは
デバッグの対象となるCPUであり、エミュレーション
CI) Uと称する。2は」二記エミュレーションCP
UIの実行制御を行うCPUであり、モニタCPUと称
する。3はエミュレーションC11U 1のプログラム
のデバッグに使用するメモリであり、デバッグメモリと
称する。4〜6はエミュレーションCPUIとモニタC
PU2のバスの切り替えを行うバッファである。
。図において、1はインサーキラl−エミュレータでは
デバッグの対象となるCPUであり、エミュレーション
CI) Uと称する。2は」二記エミュレーションCP
UIの実行制御を行うCPUであり、モニタCPUと称
する。3はエミュレーションC11U 1のプログラム
のデバッグに使用するメモリであり、デバッグメモリと
称する。4〜6はエミュレーションCPUIとモニタC
PU2のバスの切り替えを行うバッファである。
次に、この回路の動作について説明する。
メモリを参照する場合は、エミュレーションCPUIか
らの書き込みが行われないように、先ずエミュレーショ
ンCPU↓の動作を止めてバッファ6.7を切断する。
らの書き込みが行われないように、先ずエミュレーショ
ンCPU↓の動作を止めてバッファ6.7を切断する。
その後、バッファ4゜5を接続してデバッグメモリ3の
内容をモニタ(1) (2) CPU2が読む。
内容をモニタ(1) (2) CPU2が読む。
参照後は、バッファ4,5を切断しバッファ6.7を接
続して、エミュレーションCI? U 1を動作状態に
戻す。
続して、エミュレーションCI? U 1を動作状態に
戻す。
[発明が解決しようとする課題]
従来のメモリ参照回路は以上のように構成されているた
め、メモリ参照■、¥にエミュレーションCPUの動作
を一時止める必要があった。従って、エミュレーション
CI) Uの動作を止めずにプログラムのデバッグを行
わなければならないシステムでは、プログラムのデバッ
グができないという問題点があった。
め、メモリ参照■、¥にエミュレーションCPUの動作
を一時止める必要があった。従って、エミュレーション
CI) Uの動作を止めずにプログラムのデバッグを行
わなければならないシステムでは、プログラムのデバッ
グができないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、メモリ参照をエミュレーションCPUの動作
を停止させずに行えるメモリ参照方式を提供することを
目的とする。
たもので、メモリ参照をエミュレーションCPUの動作
を停止させずに行えるメモリ参照方式を提供することを
目的とする。
[課題を解決するための手段]
この発明に係るメモリ参照方式は、エミュレーションC
I) Uのデバッグメモリと同一のアドレスに割付けら
れ、デバッグメモリと同一のデータ領域の他に各単位領
域毎にエミュレーションCP Uからの書き込みの有無
を示す情報を格納する領域を有するとともに、エミュレ
ーションCPUからは書き込み動作のみ有効な参照専用
メモリを備え、モニタCPUはメモリ参照を」1記参照
専用メモリに対して行い、参照後は書き込み情報を初期
化するようにしたものである。
I) Uのデバッグメモリと同一のアドレスに割付けら
れ、デバッグメモリと同一のデータ領域の他に各単位領
域毎にエミュレーションCP Uからの書き込みの有無
を示す情報を格納する領域を有するとともに、エミュレ
ーションCPUからは書き込み動作のみ有効な参照専用
メモリを備え、モニタCPUはメモリ参照を」1記参照
専用メモリに対して行い、参照後は書き込み情報を初期
化するようにしたものである。
[作用]
本発明では、エミュレーションCPUのデバッグメモリ
に二重のメモリ割付けを行い、新たに割付けられたメモ
リを参照専用メモリと称する。エミュレーションCPU
がデバッグメモリに対して書き込みを行った場合、デー
タを両方のメモリに書き込むと共に、参照専用メモリに
データ書き込み情報を格納させる。
に二重のメモリ割付けを行い、新たに割付けられたメモ
リを参照専用メモリと称する。エミュレーションCPU
がデバッグメモリに対して書き込みを行った場合、デー
タを両方のメモリに書き込むと共に、参照専用メモリに
データ書き込み情報を格納させる。
モニタCPUはメモリ参照を参照専用メモリに対して行
うので、エミュレーションCPUの動作を停止させない
でメモリ参照できるが、モニタCPUが参照専用メモリ
の読み出し中は、参照専用メモリはエミュレーションC
P Uからデータの(3) 書き込みを行うことができない。従って、その期間は参
照専用メモリのデータの更新ができない。
うので、エミュレーションCPUの動作を停止させない
でメモリ参照できるが、モニタCPUが参照専用メモリ
の読み出し中は、参照専用メモリはエミュレーションC
P Uからデータの(3) 書き込みを行うことができない。従って、その期間は参
照専用メモリのデータの更新ができない。
このため参照専用メモリの読み出しを行った後は参照専
用メモリとデバッグメモリでデータが一致しない可能性
がでてくるので、読み出し終了後はエミュレーションC
PUが書き込みを行った時に付けられた書き込み情報を
全て消去する。そうしておけば、再度、参照専用メモリ
を参照した時、データが前回のメモリ参照後に書き込ま
れたデータであるかどうかは書き込み情報から判断でき
るので、読み出した値が正確かどうかを知ることができ
る。
用メモリとデバッグメモリでデータが一致しない可能性
がでてくるので、読み出し終了後はエミュレーションC
PUが書き込みを行った時に付けられた書き込み情報を
全て消去する。そうしておけば、再度、参照専用メモリ
を参照した時、データが前回のメモリ参照後に書き込ま
れたデータであるかどうかは書き込み情報から判断でき
るので、読み出した値が正確かどうかを知ることができ
る。
[実施例コ
以下、この発明の一実施例を図について説明する。
第1図はこの発明の一実施例を示す回路図であり、図中
、1〜7は前記第3図に示した従来例と同様なものであ
る。なお、本実施例ではCPU及びメモリのデータ幅を
8ピツ1へ中冨とし、デバッグメモリ3には64KX8
ピッ1−(64KB)の(4) RAMを使用している。一方、新たに設けられた8はモ
ニタCPU2からの参照専用メモリであり、この参照専
用メモリ8はデバッグメモリ3と同一のアドレスに割付
けられており、エミュレーションCPUIからの書き込
みの有無を示す書き込み情報を格納するために、デバッ
グメモリ3よリデータ長が1ピッ1〜多いメモリを使用
している。すなわち、本実施例では64 K X 9ビ
ツトのRAMを使用している。また、9,10はエミュ
レーションCPUIから参照専用メモリ8に書き込みを
行うためのバッファ、11.12はモニタCPU2が参
照専用メモリ8を読み書きするためのバッファである。
、1〜7は前記第3図に示した従来例と同様なものであ
る。なお、本実施例ではCPU及びメモリのデータ幅を
8ピツ1へ中冨とし、デバッグメモリ3には64KX8
ピッ1−(64KB)の(4) RAMを使用している。一方、新たに設けられた8はモ
ニタCPU2からの参照専用メモリであり、この参照専
用メモリ8はデバッグメモリ3と同一のアドレスに割付
けられており、エミュレーションCPUIからの書き込
みの有無を示す書き込み情報を格納するために、デバッ
グメモリ3よリデータ長が1ピッ1〜多いメモリを使用
している。すなわち、本実施例では64 K X 9ビ
ツトのRAMを使用している。また、9,10はエミュ
レーションCPUIから参照専用メモリ8に書き込みを
行うためのバッファ、11.12はモニタCPU2が参
照専用メモリ8を読み書きするためのバッファである。
なお、参照専用メモリ8に対してエミュレーションCP
UIからは書き込み動作のみを有効とするために、エミ
ュレーションCPUIの四端子のみがバッファ7.10
を介して参照専用メモリ8の四端子に接続されている。
UIからは書き込み動作のみを有効とするために、エミ
ュレーションCPUIの四端子のみがバッファ7.10
を介して参照専用メモリ8の四端子に接続されている。
また、参照専用メモリ8のD8端子は、書き込み情報の
格納のためにバッファ10を介して電源に接続されると
ともに、書き込み情報の読み出し及(5) (6) び初期化のためにバッファ12.5’、i介してモニタ
CPU2に接続されている。
格納のためにバッファ10を介して電源に接続されると
ともに、書き込み情報の読み出し及(5) (6) び初期化のためにバッファ12.5’、i介してモニタ
CPU2に接続されている。
次に動作について説明する。
以」二のように構成されたメモリ参照回路において、通
常、エミュレーションCP U ]−が動作している間
はバッファ6.7,9.10を接続状態とし、バッファ
4,5,11.12を切断状態とする。エミュレーショ
ンCPU↓が書き込みを行う場合、デバッグメモリ3と
参照専用メモリ8に同時にデータを書き込み、参照専用
メモリ8に対しては書き込み情報も同時に格納する。第
2図に参照専用メモリ8のビット構成を示す。Do−D
7ビツ1〜は通常のデータが格納されるデータ領域で、
D8ピッl−は書き込み情報が格納される領域であり、
ここに11−′ が書き込まれていれば、そのアドレス
に対してエミュレーションCP U 1から書き込みが
あったことを示す。
常、エミュレーションCP U ]−が動作している間
はバッファ6.7,9.10を接続状態とし、バッファ
4,5,11.12を切断状態とする。エミュレーショ
ンCPU↓が書き込みを行う場合、デバッグメモリ3と
参照専用メモリ8に同時にデータを書き込み、参照専用
メモリ8に対しては書き込み情報も同時に格納する。第
2図に参照専用メモリ8のビット構成を示す。Do−D
7ビツ1〜は通常のデータが格納されるデータ領域で、
D8ピッl−は書き込み情報が格納される領域であり、
ここに11−′ が書き込まれていれば、そのアドレス
に対してエミュレーションCP U 1から書き込みが
あったことを示す。
次にこの参照専用メモリ8を読み出す方法について述べ
る。先ずバッファ9.10を切断し、その後、バッファ
11.12を接続し、参照専用メモリ8の内容を書き込
み情報と共にモニタCPU2が読む。参照専用メモリ8
を読んでいる間もエミュレーションCPUIはデバッグ
メモリ3と接続されているため、エミュレーションCP
U〕の動作を1にめる必要はない。参照後は、参照専用
メモリ8の書き込み情報を初期化し、バッファ11.1
2を切断し、バッファ9,10を接続する。
る。先ずバッファ9.10を切断し、その後、バッファ
11.12を接続し、参照専用メモリ8の内容を書き込
み情報と共にモニタCPU2が読む。参照専用メモリ8
を読んでいる間もエミュレーションCPUIはデバッグ
メモリ3と接続されているため、エミュレーションCP
U〕の動作を1にめる必要はない。参照後は、参照専用
メモリ8の書き込み情報を初期化し、バッファ11.1
2を切断し、バッファ9,10を接続する。
また、バッファ4〜7を使用して従来どうりの参照を行
うことも可能である。
うことも可能である。
なお、上記実施例では、メモリのデータ幅が8ピツh
Igのものについて説明したが、16.32ピッ1−幅
のものに適用してもよい。また、メモリの容量を増やす
こともでき、より広い領域に対応することも可能である
。更に、」二記実施例では、書き込み情報として1ビツ
トを使用していたが、このピッ1〜を増やしてエミュレ
ーションCP Uのステータスを格納する等の付加価値
を持たせてもよい。
Igのものについて説明したが、16.32ピッ1−幅
のものに適用してもよい。また、メモリの容量を増やす
こともでき、より広い領域に対応することも可能である
。更に、」二記実施例では、書き込み情報として1ビツ
トを使用していたが、このピッ1〜を増やしてエミュレ
ーションCP Uのステータスを格納する等の付加価値
を持たせてもよい。
ところで、」1記説明ではRAMについての参照(7)
について述べたが、エミュレーションCPUと接続可能
な記憶装置(メモリ)のデータの参照に使用できること
は言うまでもない。
な記憶装置(メモリ)のデータの参照に使用できること
は言うまでもない。
[発明の効果コ
以上のように、この発明によれば、エミュレーションC
PUの動作を停止させないでメモリ内容を参照すること
ができるため、エミュレーションCPUの動作を止めず
にプログラムのデバッグを行わなければならないシステ
ムでのプログラムのデバッグができるようになる。
PUの動作を停止させないでメモリ内容を参照すること
ができるため、エミュレーションCPUの動作を止めず
にプログラムのデバッグを行わなければならないシステ
ムでのプログラムのデバッグができるようになる。
第1−図はこの発明の一実施例を示す回路図、第2図は
実施例における参照専用メモリのビット構成を示す図、
第3図は従来のメモリ参照回路を示す図である。 1はエミュレーションCPU、2はモニタCPU、3は
デバッグメモリ、4〜7,9〜]−2はバッファ、8は
参照専用メモリ。 なお、図中、同一符号は同一、又は相当部分を示す。
実施例における参照専用メモリのビット構成を示す図、
第3図は従来のメモリ参照回路を示す図である。 1はエミュレーションCPU、2はモニタCPU、3は
デバッグメモリ、4〜7,9〜]−2はバッファ、8は
参照専用メモリ。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 デバッグの対象となるエミュレーションCPUのデバッ
グメモリをモニタCPUから参照するメモリ参照回路に
おいて、 上記デバッグメモリと同一のアドレスに割付けられ、デ
バッグメモリと同一のデータ領域の他に各単位領域毎に
エミュレーションCPUからの書き込みの有無を示す情
報を格納する領域を有するとともに、エミュレーション
CPUからは書き込み動作のみ有効な参照専用メモリを
備え、モニタCPUはメモリ参照を上記参照専用メモリ
に対して行い、参照後は書き込み情報を初期化するよう
にしたことを特徴とするメモリ参照方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2095301A JPH03291732A (ja) | 1990-04-10 | 1990-04-10 | メモリ参照方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2095301A JPH03291732A (ja) | 1990-04-10 | 1990-04-10 | メモリ参照方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03291732A true JPH03291732A (ja) | 1991-12-20 |
Family
ID=14133952
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2095301A Pending JPH03291732A (ja) | 1990-04-10 | 1990-04-10 | メモリ参照方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03291732A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6320545A (ja) * | 1986-07-14 | 1988-01-28 | Yokogawa Hewlett Packard Ltd | エミユレ−タのレジスタ読出し装置 |
JPS6425250A (en) * | 1987-07-21 | 1989-01-27 | Mitsubishi Electric Corp | Central processing unit |
JPH0227231B2 (ja) * | 1980-09-22 | 1990-06-15 | Henkel Kgaa |
-
1990
- 1990-04-10 JP JP2095301A patent/JPH03291732A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0227231B2 (ja) * | 1980-09-22 | 1990-06-15 | Henkel Kgaa | |
JPS6320545A (ja) * | 1986-07-14 | 1988-01-28 | Yokogawa Hewlett Packard Ltd | エミユレ−タのレジスタ読出し装置 |
JPS6425250A (en) * | 1987-07-21 | 1989-01-27 | Mitsubishi Electric Corp | Central processing unit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20030014736A1 (en) | Debugger breakpoint management in a multicore DSP device having shared program memory | |
JPH0679290B2 (ja) | コンピュ−タ装置 | |
JPH011039A (ja) | インサーキット・エミュレータ | |
JPH08202563A (ja) | コンピュータシステム | |
US5901283A (en) | Microcomputer | |
US6877113B2 (en) | Break determining circuit for a debugging support unit in a semiconductor integrated circuit | |
KR19990071604A (ko) | 램구성내의정보를판독하고복원하기위한처리시스템및방법 | |
JPH03291732A (ja) | メモリ参照方式 | |
JPS60262251A (ja) | マイクロプロセツサ開発支援装置 | |
JPS6320545A (ja) | エミユレ−タのレジスタ読出し装置 | |
JPS59153247A (ja) | デバツグ装置 | |
JPS6120160A (ja) | アドレツシング例外検出方式 | |
JPS59103158A (ja) | デイジタル信号処理プログラムデバツグ方式 | |
JP2954006B2 (ja) | エミュレーション装置およびエミュレーション方法 | |
JPH0324640A (ja) | 情報処理装置のデバッグ方式 | |
JPS60169948A (ja) | 計算機プログラムの制御方式 | |
JPH0391853A (ja) | 不揮発性メモリ回路 | |
JP2000353109A (ja) | エミュレータ及びエミュレーションシステム | |
JPS59106017A (ja) | 入出力制御装置の制御メモリの内容を検査する方法 | |
JPS59165158A (ja) | デバツグ装置 | |
JPS63316240A (ja) | 内部i/oレジスタ管理方式 | |
JPS63106840A (ja) | デ−タ処理装置 | |
JPS6095644A (ja) | Romデ−タのデバツク方法 | |
JPH03116244A (ja) | エミュレータ | |
JPH02187843A (ja) | データ保持型メモリ装置 |