JPH03288430A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03288430A JPH03288430A JP8920490A JP8920490A JPH03288430A JP H03288430 A JPH03288430 A JP H03288430A JP 8920490 A JP8920490 A JP 8920490A JP 8920490 A JP8920490 A JP 8920490A JP H03288430 A JPH03288430 A JP H03288430A
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Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体装置の製造方法に係るもので、特に
金属配線の加工に関するものである。
金属配線の加工に関するものである。
（従来の技術）
一般に金属配線は、集積回路の遅延時間を短縮すること
を目的として使用される。その材質としては、アルミニ
ウム、チタン、窒化チタン等を用いた積層構造が頻繁に
用いられている。例えば、ダイナミック・ランダム◆ア
クセス・メモリー（ＤＲＡＭ）などでは、多結晶シリコ
ンを１２８ブロツク毎に束ねるためのジャンパー線に使
用されるほか、基板及び配線にコンタクトを取るために
使用される。
を目的として使用される。その材質としては、アルミニ
ウム、チタン、窒化チタン等を用いた積層構造が頻繁に
用いられている。例えば、ダイナミック・ランダム◆ア
クセス・メモリー（ＤＲＡＭ）などでは、多結晶シリコ
ンを１２８ブロツク毎に束ねるためのジャンパー線に使
用されるほか、基板及び配線にコンタクトを取るために
使用される。
第２図は、従来の半導体装置の製造方法における各工程
の断面図である。半導体基板３１上に絶縁膜３２を介し
て電気的に絶縁し、ポリシリコン電極３３とモリブデン
ポリサイド電極３４を順次形成する（第２図（ａ））。
の断面図である。半導体基板３１上に絶縁膜３２を介し
て電気的に絶縁し、ポリシリコン電極３３とモリブデン
ポリサイド電極３４を順次形成する（第２図（ａ））。
次に、このモリブデンポリサイド電極３４を熱酸化法に
て酸化し、第一の酸化膜３５を形成し、この第一の酸化
膜３５及び前記絶縁膜３２上に、第二の酸化膜３６、Ｂ
ＰＳＧ膜３７膜層７堆積させる。そしてこのＢＰＳＧ膜
３７膜層７化を行う（第２図（ｂ））。その後、前記Ｂ
ＰＳＧ膜３７上に、チタン膜３８、窒化チタン３９、シ
リコンと銅を含むアルミニウム膜４．０（以下、シリコ
ン・銅含有１膜と称する。）を順次堆積させ、これらの
上にフォトレジストを直接塗布し、パターニングされた
フォトレジスト４１形成する（第２図（Ｃ））。そして
、このフォトレジスト４１をマスクとして前記チタン８
３Ｂ、窒化チタン３９、シリコン・銅含有Ａ２膜４０を
反応性イオンエツチング法にてエツチングし複合膜の電
極配線を形成していた（第２図（ｄ））。
て酸化し、第一の酸化膜３５を形成し、この第一の酸化
膜３５及び前記絶縁膜３２上に、第二の酸化膜３６、Ｂ
ＰＳＧ膜３７膜層７堆積させる。そしてこのＢＰＳＧ膜
３７膜層７化を行う（第２図（ｂ））。その後、前記Ｂ
ＰＳＧ膜３７上に、チタン膜３８、窒化チタン３９、シ
リコンと銅を含むアルミニウム膜４．０（以下、シリコ
ン・銅含有１膜と称する。）を順次堆積させ、これらの
上にフォトレジストを直接塗布し、パターニングされた
フォトレジスト４１形成する（第２図（Ｃ））。そして
、このフォトレジスト４１をマスクとして前記チタン８
３Ｂ、窒化チタン３９、シリコン・銅含有Ａ２膜４０を
反応性イオンエツチング法にてエツチングし複合膜の電
極配線を形成していた（第２図（ｄ））。
しかしながら、従来技術の加工法においては、前述のよ
うにフォトレジストを直接、前記複合膜上に塗布するた
め、第２図（Ｃ）に示すようにフォトレジスト４１の膜
厚は、ＢＰＳＧ膜３７膜層７に依存して変化する。すな
わち、Ｂ Ｐ Ｓ ＧＩＮ３７が平坦な部分において、
フォトレジスト４１はエツチングに必要な十分な膜厚を
保持しているのに対しく第２図（ｃ）Ａ部） 、ＢＰＳ
Ｇ膜３７膜層７部分においてはフォトレジスト４１が薄
膜化する（第２図（ｃ）Ｂ部）。このような状態におい
て前記アルミニウムを含む複合膜をエツチングするとＢ
ＰＳＧ膜３７膜層７な部分（第２図（ｃ）Ａ部）はパタ
ーン通りの配線が形成されるが（第２図（ｄ）Ａ部）
、ＢＰＳＧ膜３７膜層７部分（第２図（ｃ）Ｂ部）にお
いては複合膜の電極配線が細くなってしまう（第２図（
ｄ）Ｂ部）。
うにフォトレジストを直接、前記複合膜上に塗布するた
め、第２図（Ｃ）に示すようにフォトレジスト４１の膜
厚は、ＢＰＳＧ膜３７膜層７に依存して変化する。すな
わち、Ｂ Ｐ Ｓ ＧＩＮ３７が平坦な部分において、
フォトレジスト４１はエツチングに必要な十分な膜厚を
保持しているのに対しく第２図（ｃ）Ａ部） 、ＢＰＳ
Ｇ膜３７膜層７部分においてはフォトレジスト４１が薄
膜化する（第２図（ｃ）Ｂ部）。このような状態におい
て前記アルミニウムを含む複合膜をエツチングするとＢ
ＰＳＧ膜３７膜層７な部分（第２図（ｃ）Ａ部）はパタ
ーン通りの配線が形成されるが（第２図（ｄ）Ａ部）
、ＢＰＳＧ膜３７膜層７部分（第２図（ｃ）Ｂ部）にお
いては複合膜の電極配線が細くなってしまう（第２図（
ｄ）Ｂ部）。
これは、ノボラック樹脂とナットキノンジアジドを主成
分とするポジ型フォトレジストの対アルミニウム選択比
が低いこと、及びフォトレジストのコーナ一部分が優先
的にエツチングされやすいためである。すなわち、アル
ミニウムを含む複合膜のエツチングにおいて同時にフォ
トレジスト４１自身もエツチングされてしまい、フォト
レジスト４１がマスクとしての機能を十分に果たさなく
なるからである。このことはＢＰＳＧＨ３７が平坦な部
分（第２図（ｃ ） 、Ａ部）についてもいえるが、当
該部分のフォトレジスト４１は十分な膜厚を有している
ため複合膜の電極配線を細くしてしまうまでには至らな
いのである。
分とするポジ型フォトレジストの対アルミニウム選択比
が低いこと、及びフォトレジストのコーナ一部分が優先
的にエツチングされやすいためである。すなわち、アル
ミニウムを含む複合膜のエツチングにおいて同時にフォ
トレジスト４１自身もエツチングされてしまい、フォト
レジスト４１がマスクとしての機能を十分に果たさなく
なるからである。このことはＢＰＳＧＨ３７が平坦な部
分（第２図（ｃ ） 、Ａ部）についてもいえるが、当
該部分のフォトレジスト４１は十分な膜厚を有している
ため複合膜の電極配線を細くしてしまうまでには至らな
いのである。
また、フォトレジスト４１を除去する際、シリコン・銅
含有Ａｌ膜４０には、硫酸−過酸化水素混合液のような
ウェット処理ができないために酸素プラ°ズマによるア
ッシングのみでフォトレジスト４１を除去している。そ
の際、シリコン・銅含有ＡｆＩ膜４０にアッシングによ
って生じるフッ素、塩素、硫黄などのイオンが前記膜４
０内に注入され銅含有Ａｌｌ膜４０と反応しアルミニウ
ム配線が溶出するという問題が生じている。
含有Ａｌ膜４０には、硫酸−過酸化水素混合液のような
ウェット処理ができないために酸素プラ°ズマによるア
ッシングのみでフォトレジスト４１を除去している。そ
の際、シリコン・銅含有ＡｆＩ膜４０にアッシングによ
って生じるフッ素、塩素、硫黄などのイオンが前記膜４
０内に注入され銅含有Ａｌｌ膜４０と反応しアルミニウ
ム配線が溶出するという問題が生じている。
（発明が解決しようとする課題）
このように、従来技術においては、アルミニウム配線の
細りゃ溶出により半導体装置のアルミニウム配線の信頼
性が著しく低下していた。本発明は、上記問題点に鑑み
アルミニウム配線の細りゃ溶出を有効に防止し、配線の
微細化を可能にし、歩留まりの向上を図るものである。
細りゃ溶出により半導体装置のアルミニウム配線の信頼
性が著しく低下していた。本発明は、上記問題点に鑑み
アルミニウム配線の細りゃ溶出を有効に防止し、配線の
微細化を可能にし、歩留まりの向上を図るものである。
［発明の構成コ
（課題を解決するための手段）
上記目的を達成するために、本発明においては、半導体
基板上に、絶縁膜を介して少なくともアルミニウムを含
む一層以上の伝導性膜を形成する工程と、この伝導性膜
上に不純物を含むシリコン酸化膜を形成する工程と、こ
の不純物を含むシリコン酸化膜上にパターニングされた
フォトレジストを形成する工程と、このフォトレジスト
をマスクとして前記不純物を含むシリコン酸化膜を反応
性イオンエツチング法によりエツチングする第一のエツ
チング工程と、前記フォトレジストを除去後、エツチン
グされた不純物を含むシリコン酸化膜をマスクとして導
電性膜をエツチングする第二のエツチング工程とを有す
る半導体装置の製造方法を提供する。なお、ノボラック
樹脂とナットキノンジアジドを主成分とするフォトレジ
ストであっても良い。
基板上に、絶縁膜を介して少なくともアルミニウムを含
む一層以上の伝導性膜を形成する工程と、この伝導性膜
上に不純物を含むシリコン酸化膜を形成する工程と、こ
の不純物を含むシリコン酸化膜上にパターニングされた
フォトレジストを形成する工程と、このフォトレジスト
をマスクとして前記不純物を含むシリコン酸化膜を反応
性イオンエツチング法によりエツチングする第一のエツ
チング工程と、前記フォトレジストを除去後、エツチン
グされた不純物を含むシリコン酸化膜をマスクとして導
電性膜をエツチングする第二のエツチング工程とを有す
る半導体装置の製造方法を提供する。なお、ノボラック
樹脂とナットキノンジアジドを主成分とするフォトレジ
ストであっても良い。
（作用）
このように構成されたものにおいては、アルミニウムを
含む伝導性配線をエツチングする際、まず、フォトレジ
ストをマスクをしてＰＳＧ膜を反応性イオンエツチング
法によりエツチングすることにより、フォトレジストの
パターンがＰＳＧ膜に転写される。そして、フォトレジ
ストを除去後、このＰＳＧ膜をマスクとして前記アルミ
ニウムを含む伝導性配線をエツチングすることによりフ
ォトレジストのパターン通りに伝導性配線がエツチング
される。
含む伝導性配線をエツチングする際、まず、フォトレジ
ストをマスクをしてＰＳＧ膜を反応性イオンエツチング
法によりエツチングすることにより、フォトレジストの
パターンがＰＳＧ膜に転写される。そして、フォトレジ
ストを除去後、このＰＳＧ膜をマスクとして前記アルミ
ニウムを含む伝導性配線をエツチングすることによりフ
ォトレジストのパターン通りに伝導性配線がエツチング
される。
（実施例）
本発明の一実施例を以下に説明する。第１図は本実施例
における半導体装置の製造方法における各工程の断面図
である。
における半導体装置の製造方法における各工程の断面図
である。
半導体基板１１上に絶縁膜１２を介して電気的に絶縁し
、ポリシリコン電極１３とモリブデンポリサイド電極１
４を順次形成する（第１図（ａ））。次に、このモリブ
デンポリサイド電極１４を熱酸化法にて酸化し、第一の
酸化膜１５を形成し、この第一の酸化膜１５及び前記絶
縁膜１２上に、第二の酸化膜１６、ＢＰＳＧ膜１７全１
７全１７堆積。そしてこのＢＰＳＧ膜１７全１７化を行
う（第１図（ｂ））。その後、前記ＢＰＳＧ膜１７主１
７主１７上タン膜窒化チタン１９、シリコン・銅含有Ａ
Ｊ膜２０を順次堆積させ、このシリコン・銅含有Ａ１１
ｌｌ膜上０上ＳＧ膜２膜上２積させる。そして、このＰ
ＳＧ膜２膜り２上ボラック樹脂とナフトキノンジアジド
を主成分とするポジ型フォトレジストを塗布し、パター
ニングされたフォトレジスト２１形成する（第１図（Ｃ
））。
、ポリシリコン電極１３とモリブデンポリサイド電極１
４を順次形成する（第１図（ａ））。次に、このモリブ
デンポリサイド電極１４を熱酸化法にて酸化し、第一の
酸化膜１５を形成し、この第一の酸化膜１５及び前記絶
縁膜１２上に、第二の酸化膜１６、ＢＰＳＧ膜１７全１
７全１７堆積。そしてこのＢＰＳＧ膜１７全１７化を行
う（第１図（ｂ））。その後、前記ＢＰＳＧ膜１７主１
７主１７上タン膜窒化チタン１９、シリコン・銅含有Ａ
Ｊ膜２０を順次堆積させ、このシリコン・銅含有Ａ１１
ｌｌ膜上０上ＳＧ膜２膜上２積させる。そして、このＰ
ＳＧ膜２膜り２上ボラック樹脂とナフトキノンジアジド
を主成分とするポジ型フォトレジストを塗布し、パター
ニングされたフォトレジスト２１形成する（第１図（Ｃ
））。
まず、このフォトレジスト２１をマスクとして前記ＰＳ
Ｇ膜２２を反応性イオンエツチング法を用い第一のエツ
チング工程をを行う（第１図（ｄ））。次に、フォトレ
ジスト２１をプラズマ酸素アッシャ−で除去した後、エ
ツチングされた前記ＰＳＧ膜２２をマスクとして前記チ
タン膜１８、窒化チタン１９、シリコン・銅含有Ａ１１
膜２０の複合膜を反応性イオンエツチング法を用い第二
の工・ンチング工程をを行う（第１図（ｅ） ） Ｌこ
の方法を用いると、ＢＰＳＧ膜１７全１７が凸となると
ころでレジストが薄膜化しても第一のエツチング工程に
おいて、フォトレジスト２１とＰＳＧＩＩ！２２との選
択比が十分に優れているためフォトレジスト２１のパタ
ーン通りにＰＳＧ膜２膜り２ツチングすることができる
。、また第二のエツチング工程において、ＰＳＧ膜２膜
り２リコン・銅含有ＡＸ）膜２０との選択比も十分に優
れているためＰＳＧ膜２膜り２ターン通りにシリコン・
銅含有Ａｌｌ膜２０をエツチングすることができる。従
って、フォトレジスト２１のパターン通りにシリコン・
銅含有Ａ１１膜２０をエツチングすることが可能となる
。また、フォトレジスト２１の除去工程においてプラズ
マ酸素アッシングにより発生するフッ素、塩素、硫黄な
どのイオンがシリコン・銅含有Ａｌｌ膜２０に注入され
てもこの注入領域は被エツチング部分であるため電極配
線となる部分にはなんら影響を及ぼさず、従って、従来
技術の問題点であったアルミニウム配線の溶出は発生し
ない。
Ｇ膜２２を反応性イオンエツチング法を用い第一のエツ
チング工程をを行う（第１図（ｄ））。次に、フォトレ
ジスト２１をプラズマ酸素アッシャ−で除去した後、エ
ツチングされた前記ＰＳＧ膜２２をマスクとして前記チ
タン膜１８、窒化チタン１９、シリコン・銅含有Ａ１１
膜２０の複合膜を反応性イオンエツチング法を用い第二
の工・ンチング工程をを行う（第１図（ｅ） ） Ｌこ
の方法を用いると、ＢＰＳＧ膜１７全１７が凸となると
ころでレジストが薄膜化しても第一のエツチング工程に
おいて、フォトレジスト２１とＰＳＧＩＩ！２２との選
択比が十分に優れているためフォトレジスト２１のパタ
ーン通りにＰＳＧ膜２膜り２ツチングすることができる
。、また第二のエツチング工程において、ＰＳＧ膜２膜
り２リコン・銅含有ＡＸ）膜２０との選択比も十分に優
れているためＰＳＧ膜２膜り２ターン通りにシリコン・
銅含有Ａｌｌ膜２０をエツチングすることができる。従
って、フォトレジスト２１のパターン通りにシリコン・
銅含有Ａ１１膜２０をエツチングすることが可能となる
。また、フォトレジスト２１の除去工程においてプラズ
マ酸素アッシングにより発生するフッ素、塩素、硫黄な
どのイオンがシリコン・銅含有Ａｌｌ膜２０に注入され
てもこの注入領域は被エツチング部分であるため電極配
線となる部分にはなんら影響を及ぼさず、従って、従来
技術の問題点であったアルミニウム配線の溶出は発生し
ない。
なお、本実施例では、複合膜のマスク材として不純物を
含むシリコン酸化膜としてＰＳＧ膜を用いたが、これに
限定されるものではなく、ボロン・ヒ素などを含むシリ
コン酸化膜（例えば、ＢＰＳＧ等）、若しくはシリコン
窒化膜であっても同様の効果が得られる。
含むシリコン酸化膜としてＰＳＧ膜を用いたが、これに
限定されるものではなく、ボロン・ヒ素などを含むシリ
コン酸化膜（例えば、ＢＰＳＧ等）、若しくはシリコン
窒化膜であっても同様の効果が得られる。
［発明の効果］
このように、本発明によれば、アルミニウムの配線の細
りゃ溶出を有効に防止できるためアルミニウム配線の信
頼性の向上・微細化を可能にし１、歩留まりの向上を図
ることが可能となる。
りゃ溶出を有効に防止できるためアルミニウム配線の信
頼性の向上・微細化を可能にし１、歩留まりの向上を図
ることが可能となる。
第１図は本発明の実施例における半導体装置（パ）製造
方法における各工程の断面図、第２図は従来の半導体装
置の製造方法における各工程の断面図である。 １１．３１・・・・・・半導体基板、１２．３２・・・
・・・絶縁膜、１３．３３・・・・・・ポリシリコン電
極、１４．３４・・・・・・モリブデンポリサイド電極
３４、１５．３５・・・・・・第一の酸化膜、１１５．
３８・・・・・・第二の酸化膜、１７．３７・・・・・
・ＢＰＳＧ膜、１８．３８１９．１９・・・・・・窒化
チタン膜、２０．４０・・・・・・シリコン・銅含有Ａ
ｐ膜、２１．４１・・・・・・フォトレジストパターン
、２２・・・・・・ＰＳＧ膜。 ・・・・−・チタン膜、
方法における各工程の断面図、第２図は従来の半導体装
置の製造方法における各工程の断面図である。 １１．３１・・・・・・半導体基板、１２．３２・・・
・・・絶縁膜、１３．３３・・・・・・ポリシリコン電
極、１４．３４・・・・・・モリブデンポリサイド電極
３４、１５．３５・・・・・・第一の酸化膜、１１５．
３８・・・・・・第二の酸化膜、１７．３７・・・・・
・ＢＰＳＧ膜、１８．３８１９．１９・・・・・・窒化
チタン膜、２０．４０・・・・・・シリコン・銅含有Ａ
ｐ膜、２１．４１・・・・・・フォトレジストパターン
、２２・・・・・・ＰＳＧ膜。 ・・・・−・チタン膜、
Claims (2)
- （１）半導体基板上に、絶縁膜を介して少なくともアル
ミニウムを含む一層以上の伝導性膜を形成する工程と、 この伝導性膜上に不純物を含むシリコン酸化膜を形成す
る工程と、 この不純物を含むシリコン酸化膜上にパターニングされ
たフォトレジストを形成する工程と、このフォトレジス
トをマスクとして前記不純物を含むシリコン酸化膜を反
応性イオンエッチング法によりエッチングする第一のエ
ッチング工程と前記フォトレジストを除去後、エッチン
グされた前記不純物を含むシリコン酸化膜をマスクとし
て前記導電性膜をエッチングする第二のエッチング工程
とを有することを特徴とする半導体装置の製造方法。 - （２）フォトレジストがノボラック樹脂とナットキノン
ジアジドを主成分とすることを特徴とする請求項１記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8920490A JPH03288430A (ja) | 1990-04-05 | 1990-04-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8920490A JPH03288430A (ja) | 1990-04-05 | 1990-04-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03288430A true JPH03288430A (ja) | 1991-12-18 |
Family
ID=13964188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8920490A Pending JPH03288430A (ja) | 1990-04-05 | 1990-04-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03288430A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6214725B1 (en) | 1997-12-19 | 2001-04-10 | Nec Corporation | Etching method |
-
1990
- 1990-04-05 JP JP8920490A patent/JPH03288430A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6214725B1 (en) | 1997-12-19 | 2001-04-10 | Nec Corporation | Etching method |
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