JPH03280434A - Manufacture of thin film semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、エレクトロルミネッセンスデイスプレィ、液
晶デイスプレィ等各種装置の駆動用等に利用されている
薄膜半導体装置に係り、特に、薄膜半導体としてポリシ
リコン膜が適用された薄膜半導体装置の製造方法に関す
るものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a thin film semiconductor device used for driving various devices such as electroluminescent displays and liquid crystal displays, and particularly relates to a thin film semiconductor device using polysilicon as a thin film semiconductor. The present invention relates to a method of manufacturing a thin film semiconductor device to which the film is applied.
この種の薄膜半導体装置としては、第１０図〜第１１図
に示すように、ガラス基板（ａ）と、このガラス基板（
ａ）上に設けられ活性層として作用する薄膜のポリシリ
コン膜（Ｃ）と、このポリシリ−”膜（ｃ）の両端部に
接続されたソース電極（Ｓ） ・ドレイン電極（Ｄ）
と、ゲート絶縁膜（ｂ）を介しポリシリコン膜（Ｃ）上
に設けられたゲート電極（Ｇ）とでその主要部を構成す
る「スタガー型」と称するＭＯ３型半導体装置や、ある
いは、第１２図〜第１３図に示すように、ガラス基板（
ａ）と、このガラス基板（ａ）上に設けられたゲート電
極（Ｇ）と、このゲート電極（Ｇ）を被覆するゲート絶
縁膜（ｂ）と、このゲート絶縁膜（ｂ）上に設けられた
薄膜のポリシリコン膜（Ｃ）と、このポリシリコン膜（
Ｃ）の両端部に接続されたソース電極（Ｓ） ・ドレ
イン電極（Ｄ）とでその主要部を構成する「逆スタガー
型１と称するＭＯ３型半導体装置等が知られている。As shown in FIGS. 10 and 11, this type of thin film semiconductor device includes a glass substrate (a) and a glass substrate (a).
a) A thin polysilicon film (C) provided above and acting as an active layer, and a source electrode (S) and a drain electrode (D) connected to both ends of this polysilicon film (c).
and a gate electrode (G) provided on a polysilicon film (C) with a gate insulating film (b) in between. As shown in Figures to Figure 13, the glass substrate (
a), a gate electrode (G) provided on this glass substrate (a), a gate insulating film (b) covering this gate electrode (G), and a gate insulating film (b) provided on this gate insulating film (b). A thin polysilicon film (C) and this polysilicon film (
An MO3 type semiconductor device called "inverted stagger type 1" is known, in which the main part is composed of a source electrode (S) and a drain electrode (D) connected to both ends of a semiconductor device.
そして、これ等ＭＯ３型半導体装置においては、上記ソ
ース電極（Ｓ）・ドレイン電極（Ｄ）間にドレイン電圧
（Ｖゎ）を印加し、かつ、ゲート電極（Ｇ）に所定のゲ
ート電圧（■６）を印加することでポリシリコン膜（Ｃ
）にチャネルが形成され、ＯＮ状態となってドレイン電
流（ＩＩ、 ）が流れる一方、上記ゲート電圧（Ｖ６）
を下げて「しきい値電圧ＶＴＨＪ以下にすると上記半導
体装置はＯＦＦ状態となってドレイン電流（ＩＤ）が流
れなくなるもので、上述した各種装置の駆動用等に利用
されているものである。In these MO3 type semiconductor devices, a drain voltage (Vゎ) is applied between the source electrode (S) and the drain electrode (D), and a predetermined gate voltage (■6) is applied to the gate electrode (G). ) by applying a polysilicon film (C
), a channel is formed at
When the voltage is lowered to below the threshold voltage VTHJ, the semiconductor device is turned off and no drain current (ID) flows, and is used for driving the various devices mentioned above.
ところで、この種の薄膜半導体装置において上記ポリシ
リコン膜の形成に際しては、従来、ガラス基板等の適宜
部位にアモルファスシリコン膜を成膜し、かつこのアモ
ルファスシリコン膜を５５０℃〜６００℃程度に加熱し
この膜内に存在するシリコン微結晶核を種に結晶成長さ
せてポリシリコン膜にする方法が採られていた。By the way, when forming the polysilicon film in this type of thin film semiconductor device, conventionally, an amorphous silicon film is formed on an appropriate part of a glass substrate, etc., and this amorphous silicon film is heated to about 550°C to 600°C. A method has been adopted in which silicon microcrystalline nuclei present in this film are used as seeds to grow crystals to form a polysilicon film.
しかし、このような方法にて形成されたポリシリコン膜
はその結晶粒径が０．１〜０．２μｍと小さいため、第
１４図に示すように結晶粒（ｆ）界面でのキャリアの散
乱が多く、かつ、結晶粒（ｆ）界面でのトラップ数も多
いことから、上記ＭＯＳ型の半導体装置においてはポリ
シリコン膜（Ｃ）のチャネル形成領域を流れるドレイン
電流（ＩＤ）が小さく、従って、ゲートの「しきい値電
圧Ｖ ＴＨＪが高くなってその制御特性が悪くなる欠点
があった。However, since the polysilicon film formed by this method has a small crystal grain size of 0.1 to 0.2 μm, carrier scattering at the crystal grain (f) interface occurs as shown in Figure 14. In the above MOS type semiconductor device, the drain current (ID) flowing through the channel formation region of the polysilicon film (C) is small, and therefore the gate ``There was a drawback that the threshold voltage V THJ became high and its control characteristics deteriorated.
一方、この欠点を解消する方法としてＲｅ１ｆ、等によ
り新たなポリシリコン膜の形成方法が提案されている（
Ｊ、 Ａｐｐ １． Ｐｈｙｓ、 ６旦１９８７＞ｐｐ
１６３８−１６４２）。On the other hand, as a method to overcome this drawback, a new method for forming polysilicon films has been proposed by Re1f et al.
J, App 1. Phys, June 1987>pp
1638-1642).
すなわち、この形成方法は、シリコン基板等の適宜面上
に薄膜ポリシリコン膜を直接成膜し、かつ、このポリシ
リコン膜（Ｃｏ）内へ第１５図（Ａ）に示すようにイオ
ン注入法によりＳｉイオンを特定の注入角度でもって注
入し、ある方位面に優先方向した微結晶粒（ｒｏ）のみ
を残しポリシリコン膜（Ｃｏ）内の微結晶粒（ｒｏ）を
破壊させてアモルファス化した後（第１５図Ｂ参照）、
このアモルファスシリコン膜を５５０℃〜６００℃程度
に加熱し、この膜内に残存するシリコン微結晶粒（ｒｏ
）を種に結晶成長させて第１５図（Ｃ）に示すように粗
大な結晶粒（ｆ）で構成されたポリシリコン膜（Ｃ）を
形成する方法であった。That is, this formation method involves directly forming a thin polysilicon film on an appropriate surface such as a silicon substrate, and then implanting ions into this polysilicon film (Co) as shown in FIG. 15(A). After implanting Si ions at a specific implantation angle and destroying the microcrystalline grains (ro) in the polysilicon film (Co), leaving only microcrystalline grains (ro) preferentially oriented in a certain azimuth plane, the film becomes amorphous. (See Figure 15B),
This amorphous silicon film is heated to about 550°C to 600°C to remove silicon microcrystal grains (RO) remaining in this film.
) was used as a seed for crystal growth to form a polysilicon film (C) composed of coarse crystal grains (f) as shown in FIG. 15(C).
そして、この方法により形成されたポリシリコン膜（Ｃ
）はその結晶粒径が１μｍオーダーと大きいため、その
結晶粒（ｆ）界面でのキャリアの散乱や結晶粒（ｆ）界
面でのトラップ数が減少することから上記ポリシリコン
膜（Ｃ）のチャネル形成領域を流れるドレイン電流（Ｉ
ｎ ）が大幅に増大し、ゲートのｒしきい値電圧Ｖｒｓ
Ｊが低くなってその制御特性が著しく改良される利点を
有する方法であった。Then, a polysilicon film (C
) has a large crystal grain size on the order of 1 μm, which reduces carrier scattering at the crystal grain (f) interface and decreases the number of traps at the crystal grain (f) interface. Drain current (I
n) increases significantly, and the rthreshold voltage of the gate Vrs
This method has the advantage that J is lowered and its control characteristics are significantly improved.
しかしながら、この形成方法においては直接成膜された
ポリシリコン膜の面配向に応じて上述したようにイオン
注入角度を特定の値に設定する必要があり、かつ、必要
部位の微結晶粒（ｆｏ）が注入イオンによって破壊され
ないようにポリシリコン膜を液体窒素等により冷却させ
てシリコン原子の格子振動を抑える必要があるため、イ
オン注入条件の設定が厳格に要求されてその作業効率が
悪い欠点があり、かつ、シリコン基板の適宜面上にポリ
シリコン膜を直接形成する必要があることがら成膜時の
温度条件が６００℃以上と高温になるため、耐熱性に劣
るガラス基板等が適用できな（なる欠点があった。However, in this formation method, it is necessary to set the ion implantation angle to a specific value as described above according to the plane orientation of the directly deposited polysilicon film, and it is necessary to set the ion implantation angle to a specific value according to the plane orientation of the directly formed polysilicon film. In order to prevent the polysilicon film from being destroyed by the implanted ions, it is necessary to cool the polysilicon film with liquid nitrogen or the like to suppress the lattice vibration of the silicon atoms, so the ion implantation conditions must be set strictly, which has the disadvantage of poor work efficiency. Moreover, since it is necessary to directly form a polysilicon film on the appropriate surface of the silicon substrate, the temperature conditions during film formation are as high as 600°C or higher, so glass substrates with poor heat resistance cannot be applied ( There was a drawback.
そこで、この様な技術的背景の下で、Ａ、 Ｃｈｉａｎ
ｇ等によりポリシリコン膜についての第三の形成方法が
提案されている（Ｍａｔ、 Ｒｅｓ、 Ｓｏｃ、 Ｓｙ
ｍｐ、 Ｐｒｏｃ、 １０６＜１９８８＞ｐｐ３０５−
３１０）。Therefore, under this technical background, A.
A third formation method for polysilicon films has been proposed by et al. (Mat, Res, Soc, Sy
mp, Proc, 106<1988>pp305-
310).
すなわち、この第三の形成方法は適宜基板上に直接若し
くは適宜絶縁膜を介して薄膜のアモルファスシリコン膜
を形成し、かつ、このアモルファスシリコン膜内ヘイオ
ン注入法によりシリコンイオンを注入し、この膜内に存
在するシリコン微結晶核の一部を破壊させてその残存核
密度を減少させた後、上記アモルファスシリコン膜を５
５０℃〜６００℃程度に加熱し、この膜内に残存するシ
リコン微結晶核を種に結晶成長させて粗大な結晶粒で構
成されたポリシリコン膜を形成する方法であった。In other words, in the third formation method, a thin amorphous silicon film is formed directly on a substrate or via an insulating film, and silicon ions are implanted into the amorphous silicon film using a hay ion implantation method. After destroying some of the silicon microcrystalline nuclei present in the film to reduce the remaining nucleus density, the amorphous silicon film was
The method was to heat the film to about 50° C. to 600° C. and grow crystals using silicon microcrystalline nuclei remaining in the film as seeds to form a polysilicon film composed of coarse crystal grains.
そして、このＡ、 Ｃｈｉａｎｇ等による第三の形成方
法においては、上記Ｒｅ１ｆ、等による形成方法と同様
にｒしきい値電圧ＶＴＨＪが低くなってその制御特性が
著しく改良されると共に、イオン注入角度の制御や注入
時におけるアモルファスシリコン膜の冷却処理等を必要
としない分だけ作業効率が向上する利点を有しており、
かつ、ポリシリコン膜を直接形成する必要がないことが
ら着膜時における温度条件が緩和される等の優れた利点
を有する方法であった。In the third formation method by A. Chiang et al., the r threshold voltage VTHJ is lowered and its control characteristics are significantly improved, as in the formation method by Re1f et al., and the ion implantation angle is improved. It has the advantage of improving work efficiency as it does not require control or cooling of the amorphous silicon film during injection.
In addition, this method has excellent advantages such as ease of temperature conditions during film deposition since it is not necessary to directly form a polysilicon film.
ところで、このＡ、Ｃｈｉａｎｇ等によるポリシリコン
膜の形成方法を適用した場合、上記Ｒｅ１ｆ、等による
形成方法に較べて作業性は優れている反面、アモルファ
スシリコン膜内のどの部位にシリコン微結晶核が存在し
ているかを特定する適当な方法が現在のところないため
、シリコンイオンを注入してシリコン微結晶核の一部を
破壊させる際、その注入エネルギの設定作業に困難が伴
う問題点があり、この設定値を誤った場合、アモルファ
スシリコン膜内の残存核密度を減少させることができな
くなり、粗大な結晶粒で構成されるポリシリコン膜を形
成できなくなる問題点があった。By the way, when the method of forming a polysilicon film by A, Chiang, etc. is applied, the workability is superior to the method of forming by Re1f, etc. mentioned above, but on the other hand, it is difficult to determine where in the amorphous silicon film silicon microcrystalline nuclei are formed. There is currently no suitable method to determine whether silicon ion is present, so when implanting silicon ions to destroy a portion of silicon microcrystalline nuclei, there is a problem in that it is difficult to set the implantation energy. If this setting value is incorrect, it becomes impossible to reduce the density of residual nuclei in the amorphous silicon film, resulting in a problem that a polysilicon film composed of coarse crystal grains cannot be formed.
本発明はこのような問題点に着目してなされたもので、
第１６図に示すように適宜基板（ａ）上に直接若しくは
絶縁膜（ｇ）を介して形成されたアモルファスシリコン
膜（Ｃ゛）内のシリコン微結晶核（ｒ’）が、アモルフ
ァスシリコン膜（Ｃ゛）の膜厚如何に拘らず上記基板（
ａ）若しくは絶縁膜（ｇ）との界面近傍に集中的に存在
しているという本発明者等の重大な発見に基づいて完成
されたものである。The present invention was made by focusing on these problems.
As shown in FIG. 16, the silicon microcrystalline nuclei (r') in the amorphous silicon film (C') formed directly or via an insulating film (g) on the substrate (a) as appropriate, form the amorphous silicon film ( Regardless of the film thickness of C゛), the above substrate (
This was completed based on the significant discovery by the present inventors that the presence of nitride oxides concentrates near the interface with a) or the insulating film (g).
すなわち本発明は、
基板上に直接若しくは絶縁膜を介して薄膜のアモルファ
スシリコン膜を形成し、
このアモルファスシリコン膜内ヘイオン注入法により不
活性イオンを注入し、この膜内に存在するシリコン微結
晶核の一部を上記不活性イオンにより破壊させてその残
存核密度を減少させた後、上記アモルファスシリコン膜
を加熱処理してポリシリコン膜にする薄膜半導体装置の
製造方法を前提とし、
上記アモルファスシリコン膜内へ不活性イオンを注入し
て膜内のシリコン微結晶核を破壊させる際、注入された
不活性イオンのダメージ領域がアモルファスシリコン膜
と基板若しくは絶縁膜との界面近傍位置に対応するよう
にその注入エネルギを設定することを特徴とするもので
ある。That is, in the present invention, a thin amorphous silicon film is formed directly on a substrate or via an insulating film, and inert ions are implanted by a hay ion implantation method into this amorphous silicon film to remove silicon microcrystalline nuclei present in this film. A method for manufacturing a thin film semiconductor device is based on a method for manufacturing a thin film semiconductor device in which a part of the amorphous silicon film is destroyed by the inert ions to reduce its residual nuclear density, and then the amorphous silicon film is heat-treated to form a polysilicon film. When injecting inert ions into the film to destroy the silicon microcrystalline nuclei in the film, the implanted inert ions are inserted so that the damaged region corresponds to the position near the interface between the amorphous silicon film and the substrate or insulating film. This method is characterized by setting the implantation energy.
この様な技術的手段において上記基板としては、従来同
様、ガラス基板、石英基板等の絶縁性基板が適用できる
他、単結晶シリコン基板等も適用可能である。In such a technical means, as the substrate, an insulating substrate such as a glass substrate or a quartz substrate can be used as in the past, and a single crystal silicon substrate or the like can also be used.
また、必要に応して上記基板上に設けられる絶縁膜とし
ては、ＳｉＯ＋ （酸化シリコン）、ＳｉＮ。Further, as an insulating film provided on the substrate as necessary, SiO+ (silicon oxide) or SiN can be used.
（窒化シリコン）、及びＳ＋０−Ｎ＋ （窒化酸化シ
リコン）等が適用でき、また、その形成方法については
、適用される基板の耐熱性等を考慮して減圧ＣＶＤ法、
プラズマＣＶＤ法、スパッタリング法等が利用できる。(silicon nitride), S+0-N+ (silicon nitride oxide), etc. can be applied, and the formation method is low pressure CVD method, taking into consideration the heat resistance of the applied substrate, etc.
Plasma CVD method, sputtering method, etc. can be used.
尚、上記酸化シリコン、窒化シリコン、窒化酸化シリコ
ン等で絶縁膜を構成した場合、この絶縁膜をガラス基板
から拡散されるアルカリイオン等のバリア層として作用
させることが可能となる利点を有している。Note that when the insulating film is made of silicon oxide, silicon nitride, silicon nitride oxide, etc., it has the advantage that this insulating film can act as a barrier layer for alkali ions etc. diffused from the glass substrate. There is.
次に、上記アモルファスシリコン膜内へ注入されてこの
膜内に存在するシリコン微結晶核の一部を破壊させる不
活性イオンとしては、注入された後においてその注入イ
オンがシリコン膜の半導体特性に影響を及ぼさないよう
なイオンであることを要し、例えば、シリコンイオン（
Ｓｉ＋） 、ゲルマニウムイオン（Ｇｅ” ） 、炭素
イオン（Ｃ”）等のイオンや、アルゴンイオン（Ａｒ＋
）、キセノンイオン（Ｘｅ＋） 、クリプトンイオン（
Ｋｒ＋）等の希ガスイオン、あるいはふっ素イオン（Ｆ
＋）、塩素イオン（ＣＩ” ） 、ブロムイオン（Ｂｒ
” ）等のハロゲンイオン、及び（ＳｉＦ” ）等の上
記化合物イオン等が適用可能である。Next, as inert ions that are implanted into the amorphous silicon film to destroy some of the silicon microcrystalline nuclei present in the film, the implanted ions affect the semiconductor characteristics of the silicon film after being implanted. For example, silicon ions (
ions such as Si+), germanium ions (Ge"), carbon ions (C"), and argon ions (Ar+
), xenon ion (Xe+), krypton ion (
Noble gas ions such as Kr+) or fluorine ions (F
+), chloride ion (CI”), bromide ion (Br
Halogen ions such as ``)'' and the above-mentioned compound ions such as (SiF'') are applicable.
また、ｒ注入エネルギ１設定のパラメータの一つとなる
不活性イオンのダメージ領域については、ｆＭｃ Ｇｒ
ｏｗ−Ｈｉｌｌ Ｂｏｏｋ Ｃｏｍｐａｎｙ社発行、
Ｓ、Ｍ、Ｓｚｅ。In addition, regarding the damage region of inert ions, which is one of the parameters for setting r implantation energy 1, fMcGr
Published by ow-Hill Book Company,
S, M, Sze.
編、’ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ″１９８３年１
に開示されたデータに基づいてこれを求めることが可能
であり、例えば、不活性イオンとしてｆ ！ ｌ Ｓｉ
” １を適用した場合には、そのプロジェクションレ
インジ（Ｒｐ・イオン注入距離）の深さ方向８０％〜９
０％の領域がこのダメージ領域、すなわち、ダメージ密
度が最大となる位置でシリコン微結晶核に対しこれを効
率良く破壊できる領域に相当している。ed., 'VLSI Technology' 1983, 1
It is possible to determine this based on the data disclosed in, for example, f as an inert ion! lSi
” 1 is applied, the projection range (Rp/ion implantation distance) is 80% to 9 in the depth direction.
The 0% area corresponds to this damage area, that is, the area where silicon microcrystal nuclei can be efficiently destroyed at the position where the damage density is maximum.
従って、この不活性イオンのダメージ領域が形成された
アモルファスシリコン膜と基板若しくは絶縁膜との界面
近傍位置に対応するように上記「注入エネルギ」を設定
することで、アモルファスシリコン膜の界面近傍に集中
的に存在するシリコン微結晶核を上記不活性イオンによ
り効率よく破壊させることができる。Therefore, by setting the above-mentioned "implantation energy" so as to correspond to the position near the interface between the amorphous silicon film and the substrate or insulating film, where the damaged region of this inert ion is formed, the inert ion is concentrated near the interface of the amorphous silicon film. The silicon microcrystalline nuclei that are present can be efficiently destroyed by the inert ions.
尚、上記ｒ注入エネルギ」を設定するに際しては、アモ
ルファスシリコン膜の膜厚や不活性イオンのダメージ領
域といったパラメータに加えて、基板、絶縁膜、並びに
アモルファスシリコン膜等に対する不活性イオンの注入
エネルギ損率や、注入時における注入イオンのドーズ量
（ｉｏｎｓ／ａｄ）等のパラメータ等をも合わせて考慮
することが望ましい。In addition, when setting the above-mentioned "r implantation energy", in addition to parameters such as the thickness of the amorphous silicon film and the damage area of inert ions, the implantation energy loss of inert ions to the substrate, insulating film, amorphous silicon film, etc. It is desirable to also consider parameters such as the rate and the dose of implanted ions (ions/ad) during implantation.
因みに、Ｓｉｎｇの絶縁膜が形成されたシリコン基板面
上に１０００人のアモルファスシリコン膜を成膜する場
合を例に挙げ、その！ ＠ ５ ｒ＋イオンにおける「
注入エネルギ１を求めてみると以下のようになる。但し
、シリコン基板に対するｆ１５ｉ＋イオンの注入エネル
ギ損率（シリコン基板内を■Ｓｉ＋イオンが進入する場
合、この進入を阻止するシリコン基板の抵抗に伴って生
ずる注入エネルギの損率をいう。以下、同じ）と、５ｉ
Ｏｚで構成された絶縁膜に対するｆｆ１１３４＋イオン
の注入エネルギ損率とが近似的に等しいとの仮定に基づ
いている。By the way, let us take as an example the case where an amorphous silicon film is formed by 1000 people on the silicon substrate surface on which the Sing insulating film is formed. @ 5 " in r+ ion
The injection energy 1 is determined as follows. However, the implantation energy loss rate of f15i+ ions into the silicon substrate (when Si+ ions enter the silicon substrate, it refers to the implantation energy loss rate that occurs due to the resistance of the silicon substrate that prevents this entry. The same applies hereinafter) and 5i
This is based on the assumption that the implantation energy loss factor of ff1134+ ions into an insulating film made of Oz is approximately equal.
すなわち、絶縁膜上に形成されたアモルファスシリコン
膜の膜厚が１０００人であることからアモルファスシリ
コン膜と絶縁膜との界面位置（Ｘｄ）はその深さ方向１
０００人の部位となり、この近傍領域にシリコン微結晶
核が集中的に存在していることになる。In other words, since the thickness of the amorphous silicon film formed on the insulating film is 1000 mm, the interface position (Xd) between the amorphous silicon film and the insulating film is 1 in the depth direction.
000, and silicon microcrystalline nuclei are concentrated in this vicinity.
従って、この領域に２ｓＳｉ＋イオンのダメージ領域を
対応させればよいから、２１３ｉ＋イオンのプロジェク
ションレインジ（Ｒｐ：イオン注入比Ｎ）は以下のよう
な計算により求められる。Therefore, since it is sufficient to make the damaged region of 2sSi+ ions correspond to this region, the projection range (Rp: ion implantation ratio N) of 213i+ ions can be obtained by the following calculation.
すなわち、Ｒｐ＝ １０００人７０．９〜１０００人７
０．８＃１１００人〜１２５０人
そこで、２１３ ＋＋イオンをアモルファスシリコン膜
の深さ方向１１００人〜１２５０人程度の領域に注入さ
せるための「注入エネルギ１の値は８０〜９０ ＫｅＶ
として求められる。That is, Rp = 1000 people 70.9 ~ 1000 people 7
0.8 #1100 to 1250 people Therefore, the value of implantation energy 1 is 80 to 90 KeV in order to implant 213++ ions into a region of about 1100 to 1250 people in the depth direction of the amorphous silicon film.
It is required as.
但し、シリコン基板に対する！ ｌ ３ ｒ＋イオンの
注入エネルギ損率は、ＳｉＯ＊で構成された絶縁膜に対
する１ ＠Ｓｉ＋イオンの注入エネルギ損率より実際上
大きいため、上記ｒ注入エネルギ１の値より若干大きめ
に設定する必要がある。However, for silicon substrates! Since the implantation energy loss factor of l3r+ ions is actually larger than the implantation energy loss factor of 1@Si+ ions into an insulating film composed of SiO*, it is necessary to set the r implantation energy slightly larger than the above value of 1. be.
また、この技術的手段の適用範囲については、上述した
「スタガー型１や「逆スタガー型１に加えて「コプレー
ナ型１等のＭＯＳ型薄膜半導体装置の製造に適用できる
他、「バイポーラ型１の薄膜半導体装置の製造に適用可
能である。In addition to the above-mentioned "stagger type 1" and "inverted stagger type 1," this technical means can be applied to the production of MOS type thin film semiconductor devices such as the "coplanar type 1" as well as the "bipolar type 1". It is applicable to manufacturing thin film semiconductor devices.
〔作用１
上述したような技術的手段によれば、
アモルファスシリコン膜内へ不活性イオンを注入して膜
内のシリコン微結晶核を破壊させる際、注入された不活
性イオンのダメージ領域がアモルファスシリコン膜と基
板若しくは絶縁膜との界面近傍位置に対応するようにそ
の注入エネルギを設定しているため、
上記アモルファスシリコン膜の界面近傍に集中的に存在
するシリコン微結晶核を注入した不活性イオンにより効
率よく破壊させることができ、その分、破壊されずに残
存しているシリコン微結晶核間距離が長くなり、このア
モルファスシリコン膜を加熱処理して形成されるポリシ
リコン膜の結晶粒径を大きくすることが可能となる。[Effect 1] According to the technical means described above, when inert ions are implanted into the amorphous silicon film to destroy the silicon microcrystalline nuclei within the film, the damaged area of the injected inert ions is damaged by the amorphous silicon. Since the implantation energy is set to correspond to the position near the interface between the film and the substrate or insulating film, the silicon microcrystalline nuclei that are concentrated near the interface of the amorphous silicon film are implanted with inert ions. It can be destroyed efficiently, and the distance between the silicon microcrystal nuclei that remain undestructed increases accordingly, which increases the crystal grain size of the polysilicon film formed by heat-treating this amorphous silicon film. It becomes possible to do so.
以下、第１図〜第２図に示されているｒスタガー型１の
薄膜半導体装置の製法に適用された実施例について図面
を参照して詳細に説明する。Hereinafter, an embodiment applied to a method for manufacturing an r-stagger type 1 thin film semiconductor device shown in FIGS. 1 and 2 will be described in detail with reference to the drawings.
尚、この薄膜半導体装置は、単結晶シリコン基板（１）
と、この基板（１）上に形成された絶縁膜（２）と、こ
の絶縁膜（２）上に成膜された厚さ１０００人のポリシ
リコン膜（３）と、このポリシリコン膜（３）上に形成
されたＳｉＯ２のゲート酸化膜（４）と、このゲート酸
化膜（４）上に設けられたポリシリコンのゲート電極（
Ｇ）と、上記ポリシリコン膜（３）の両端部位に設けら
れたソース電極（Ｓ） ・ドレイン電極（Ｄ）と、上
記ゲート電極（Ｇ）やゲート酸化膜（４）を被覆する５
ｉＯｚの層間絶縁膜（５）と、コンタクトホール（６）
を介して上記各電極に接続されたアルミニウムの配線（
７）とでその主要部が構成されているものである。Note that this thin film semiconductor device uses a single crystal silicon substrate (1)
, an insulating film (2) formed on this substrate (1), a polysilicon film (3) with a thickness of 1000 nm formed on this insulating film (2), and this polysilicon film (3). ) and a polysilicon gate electrode (4) formed on the gate oxide film (4).
G), a source electrode (S) provided at both ends of the polysilicon film (3), a drain electrode (D), and a layer 5 covering the gate electrode (G) and gate oxide film (4).
iOz interlayer insulating film (5) and contact hole (6)
Aluminum wiring connected to each electrode above through (
7) and its main parts are composed of.
◎第一実施例
まず、第４図（Ａ）に示すように単結晶シリコン基板（
１）面上に熱酸化法により厚さ４００σ人のＳ＋Ｏｔの
絶縁膜（２）を形成し、かつ、この面上１、ｍ １００
Ｘ ５ｉｆｔ、を用いた減圧ＣＶＤ法により５５０℃
、３００ｒｎＴｏｒｒの条件で厚さ１０００人のアモル
ファスシリコン膜（３゛）を形成した。◎First Example First, as shown in FIG. 4(A), a single crystal silicon substrate (
1) Form an S+Ot insulating film (2) with a thickness of 400σ on the surface by thermal oxidation, and on this surface with a thickness of 1,100 m.
550℃ by low pressure CVD method using
An amorphous silicon film (3゛) with a thickness of 1000 nm was formed under conditions of , 300 rnTorr.
次に、第４図（Ｂ）に示すように注入角度７゜に設定さ
れた通常のイオン注入装置を用い、上記アモルファスシ
リコン膜（３′）内へ室温条件下においてｔ＠ＳＨ＋イ
オンを注入し、アモルファスシリコン膜（３°）と絶縁
膜（２）との界面近傍に存在するシリコン微結晶核を破
壊させてその残存核密度を減少させた。Next, as shown in FIG. 4(B), t@SH+ ions were implanted into the amorphous silicon film (3') at room temperature using a normal ion implanter set at an implantation angle of 7°. , the silicon microcrystalline nuclei existing near the interface between the amorphous silicon film (3°) and the insulating film (2) were destroyed, and the density of the remaining nuclei was reduced.
尚、第５図に示すように上記シリコン微結晶核（１０）
が集中的に存在する領域はアモルファスシリコン膜（３
゛）と絶縁膜（２）との界面近傍位置であり、その界面
位置ＣＸｄ・１０００人）に■Ｓｉ＋イオンのダメージ
領域を対応させることによりシリコン微結晶核（１０）
を効率良く破壊させることが可能となる。そして、ｔ
Ｉ Ｓｉ＋イオンのダメージ領域はそのプロジエクショ
ンレインジ（Ｒｐ イオン注入距離）の深さ方向８０
％〜９０％に相当するため、２ＩＳＨ＋イオンのプロジ
ェクションレインジはＲｐ＝ １０００人７０．９〜１
０００人７０．８＃１１００人〜１２５０人
として求められる。In addition, as shown in FIG. 5, the silicon microcrystalline nucleus (10)
The region where is concentrated is the amorphous silicon film (3
The silicon microcrystalline nucleus (10) is located near the interface between C
can be destroyed efficiently. And t
The damage area of I Si+ ions is 80 in the depth direction of its projection range (Rp ion implantation distance).
% to 90%, the projection range of 2ISH+ ions is Rp = 1000 people 70.9 to 1
000 people 70.8# Required as 1100 to 1250 people.
そこで、この実施例においては２１Ｓｉ＋イオンの注入
条件を以下の６通りに設定し、この結果を第７図〜第８
図のグラフ図に示した。Therefore, in this example, the implantation conditions for 21Si+ ions were set in the following six ways, and the results are shown in Figures 7 to 8.
Shown in the graph diagram of Figure.
■注入イオンのドーズ量を（２Ｘ １０”１ｏｎｓ／ｃ
ｉ）の固定値に設定し、かつ、その注入エネルギを４０
ＫｅＶ、 ７０ ＫｅＶ、及び１００ＫｅＶの３通り
に設定した。■Dose of implanted ions (2X 10”1ons/c
i) is set to a fixed value, and the injection energy is set to 40
Three settings were made: KeV, 70 KeV, and 100 KeV.
■注入エネルギを（１００ＫｅＶ）の固定値に設定し、
かつ、そのドーズ量を、５ ｘ １０” １ｏｎｓ／
ｃｒｌ、ｌ ｘ １０” １ｏｎｓ／ ｃｒｌ 、及び
２ Ｘ １０ ” １ｏｎｓ／ ｃｒｌの３通りに設定
した。■Set the implantation energy to a fixed value of (100KeV),
And the dose amount is 5 x 10” 1oz/
crl, l x 10'' 1ons/crl, and 2 x 10'' 1ons/crl.
そして、第６図（Ａ）に示すように２１３１＋イオンを
注入し、アモルファスシリコン膜（３°）と絶縁膜（２
）との界面近傍に存在するシリコン微結晶核（１０）を
破壊させてその残存核密度を減少させた後（第４図Ｃ参
照）、窒素雰囲気下、６００℃で７２時間のアニール処
理を施し、膜内に残存するシリコン微結晶核（１０）を
種に結晶成長させて第６図（Ｃ）に示すように粗大な結
晶粒（１１）で構成されたポリノリコン膜（３０）を形
成した。Then, as shown in FIG. 6(A), 2131+ ions are implanted to form an amorphous silicon film (3°) and an insulating film (2°).
) After destroying the silicon microcrystalline nuclei (10) existing near the interface with the silicon to reduce the remaining nucleus density (see Figure 4C), annealing treatment was performed at 600°C for 72 hours in a nitrogen atmosphere. Then, crystal growth was performed using the silicon microcrystalline nuclei (10) remaining in the film as a seed to form a polynolycon film (30) composed of coarse crystal grains (11) as shown in FIG. 6(C).
尚、この結晶粒（１１）の径寸法を透過電子顕微鏡によ
り調へたところ、１〜２μｍの平均粒径が得られること
が確認できた。When the diameter of the crystal grains (11) was examined using a transmission electron microscope, it was confirmed that an average grain size of 1 to 2 μm was obtained.
この様にしてポリシリコン膜（３０）を形成した後、通
常のフォトリゾグラフィー法に従い上記ポリシリコン膜
（３０）上にレジスト膜（ｒ）を形成しく第４図Ｃ参照
）、このレジスト膜（ｒ）から露出するポリシリコン膜
（３０）をエツチング処理により除去して活性層用のポ
リシリコン膜（３）とする（第４図り参照）。After forming the polysilicon film (30) in this manner, a resist film (r) is formed on the polysilicon film (30) using the usual photolithography method (see FIG. 4C). The polysilicon film (30) exposed from r) is removed by etching to form a polysilicon film (3) for the active layer (see the fourth diagram).
次に、この面上に４３０℃の条件下、減圧ＣＶＤ法によ
り厚さ１０００人のＳｉｎ、のゲート酸化膜（４）を成
膜し、かつ、このゲート酸化膜（４）を緻密化させるた
め、６００℃、５時間の加熱処理を施した後、この面上
に減圧ＣＶＤ法にて厚さ３０００人のポリシリコン層（
８）を形成しく第４図Ｅ参照）、更に第４図（Ｆ）に示
すように上記ポリシリコン層（８）内にイオン注入法に
てｐ＋イオンを注入し、かつ、これをバターニングして
第４図（Ｇ）に示すようにゲート電極（Ｇ）を形成した
。Next, a gate oxide film (4) with a thickness of 1000 μm of Si was formed on this surface by low-pressure CVD at 430°C, and in order to make this gate oxide film (4) denser. After heat treatment at 600°C for 5 hours, a polysilicon layer (3000 μm thick) was deposited on this surface using low pressure CVD.
8) (see FIG. 4E), and further, as shown in FIG. 4(F), p+ ions are implanted into the polysilicon layer (8) by an ion implantation method, and this is patterned. Then, a gate electrode (G) was formed as shown in FIG. 4(G).
尚、このゲート電極（Ｇ）を形成する場合、この実施例
においてはチャネル長Ｌ＝ＩＯμｍ及びチャネル幅Ｗ−
５０μｍのものと、チャネル長Ｌ＝２０μｍ及びチャネ
ル幅Ｗ＝５０μｍの２種類のものを各々製造している。In addition, when forming this gate electrode (G), in this example, channel length L=IOμm and channel width W−
Two types are manufactured: one with a diameter of 50 μm and one with a channel length L of 20 μm and a channel width W of 50 μm.
次いで、第４図（Ｈ）に示すように上記ゲート電極（Ｇ
）をマスクにしてｐ＋イオンをイオン注入することによ
り、第４図（Ｉ）に示すようにゲート電極（Ｇ）に対し
て自己整合されたソース電極（Ｓ） ・ドレイン電極
（Ｄ）とを形成した後、減圧ＣＶＤ法により厚さ７００
０人の５ｉｆｔの層間絶縁膜（５）を成膜しく第４図Ｊ
参照）、更に、６００℃、２４時間の加熱処理を施して
イオン注入されたドーパンｈ（ｐ“イオン）の活性化を
行う。Next, as shown in FIG. 4(H), the gate electrode (G
) is used as a mask to implant p+ ions to form a source electrode (S) and a drain electrode (D) that are self-aligned with the gate electrode (G) as shown in Figure 4 (I). After that, the thickness was reduced to 700 mm using the low pressure CVD method.
Figure 4 J
), and further heat treatment is performed at 600° C. for 24 hours to activate the implanted dopane h (p“ ions).
次に、通常のフォトリゾグラフィー処理とエツチング処
理とを施して、上記層間絶縁膜（５）とゲート酸化膜（
４）にコンタクトホール（６）を開設し、かつ、アルミ
ニウムの配線（７）を形成して第１図〜第２図、並びに
第４図（Ｋ）に示した「スタガー型１の薄膜半導体装置
を得た。Next, ordinary photolithography processing and etching processing are performed to form the interlayer insulating film (5) and the gate oxide film (
A contact hole (6) is opened in 4), and an aluminum wiring (7) is formed to form a staggered type 1 thin film semiconductor device as shown in FIGS. 1 to 2 and FIG. 4(K). I got it.
◎第二実施例
この実施例は、シリコン基板（１）上に熱酸化法にて形
成されたＳｉｎｇの絶縁膜（２）が、■減圧ＣＶＤ法に
より形成されたＳｉｎ、膜、■減圧ＣＶＤ法により形成
された５ＩＪｔ膜、により構成されている点を除き第一
実施例に係る製造方法と路間−である。◎Second Example In this example, a Sing insulating film (2) formed by thermal oxidation on a silicon substrate (1) is formed by ■Sin film formed by low-pressure CVD, ■low-pressure CVD This is the same as the manufacturing method according to the first embodiment except that it is constructed of a 5IJt film formed by.
尚、■のＳｉＯ□膜の厚さは４０００人、及び、■のＳ
ｉ＋Ｎ＋膜の厚さは２５００人であり、また、薄膜半導
体層であるアモルファスシリコン膜の厚さは１０００人
、この膜内のシリコン微結晶核を破壊させるｔｓＳｉ＋
イオンの注入条件は、そのドーズ量が２ Ｘ １０”
１ｏｎｓ／ ｃｒｌ、注入エネルギが１００ＫｅＶであ
った。In addition, the thickness of the SiO□ film in ■ is 4000, and the thickness of the S in
The thickness of the i+N+ film is 2500 mm, and the thickness of the amorphous silicon film, which is a thin film semiconductor layer, is 1000 mm.
The ion implantation conditions are that the dose is 2 x 10”
The implantation energy was 100 KeV.
［イオン注入条件と半導体装置の特性との関係」（１）
第７図は、第一実施例において２＊３ｉ＋イオンの「注
入エネルギ１設定条件と得られた半導体装置の１チャネ
ル移動度１並びに１しきい値電圧１との関係を示したグ
ラフ図である。[Relationship between ion implantation conditions and semiconductor device characteristics” (1)
FIG. 7 is a graph showing the relationship between the implantation energy 1 setting conditions for 2*3i+ ions and the 1 channel mobility 1 and 1 threshold voltage 1 of the obtained semiconductor device in the first example. .
すなわち、チャネル長Ｌ＝ＩＯμｍ（図中△で示す）の
薄膜半導体装置と、チャネル長し一２０μｍ（図中○で
示す）の薄膜半導体装置の２種について、イオン注入時
のドーズ量を２ ｘ １０Ｉ５ｉｏｎｓ／ｃｉに設定し
、かつ、その注入エネルギを４０ ＫｅＶ、７０ＫｅＶ
、 １００ＫｅＶの３通りに設定して求められた各半導
体装置の「チャネル移動度１ （図中、実線で示す）と
「しきい値電圧１ （図中、−点鎖線で示す）を示した
ものである。That is, for two types of thin film semiconductor devices, one with a channel length L = IO μm (indicated by △ in the figure) and the other with a channel length of -20 μm (indicated by ○ in the figure), the dose amount during ion implantation was 2 x 10I5ions/ci, and the implantation energy was set to 40 KeV and 70 KeV.
, 100KeV, and the channel mobility 1 (indicated by the solid line in the figure) and the threshold voltage 1 (indicated by the dashed-dotted line in the figure) of each semiconductor device determined in three ways. It is.
尚、１チャネル移動度１とｒしきい値電圧１は、飽和領
域のドレイン電流−ゲート電圧曲線から求めたものであ
る。Note that the 1-channel mobility 1 and the r threshold voltage 1 are obtained from the drain current-gate voltage curve in the saturation region.
そして、この第７図のグラフ図から上記ｒ注入エネルギ
Ａを増加するにつれてｒチャネル移動度１は増大する一
方、「しきい値電圧１は低下することが確認できる。From the graph of FIG. 7, it can be seen that as the r-implantation energy A increases, the r-channel mobility 1 increases, while the threshold voltage 1 decreases.
これは、上記ｒ圧入エネルギ１を４０ ＫｅＶ以下に設
定した場合、２１Ｓｉ＋イオンに供給されるエネルギが
低過ぎてそのプロジェクションレインジが所望の１１０
０人〜１２５０人より浅くなり、！１３ｉ＋イオンのダ
メージ領域とシリコン微結晶核が集中的に存在する界面
領域とが整合しなくなってその残存核密度を減少させる
ことができなくなり、その結果、粗大結晶粒で構成され
るポリシリコン膜を形成できないためであると推察され
る。This is because when the above-mentioned press-in energy 1 is set to 40 KeV or less, the energy supplied to the 21Si+ ions is too low and the projection range is less than the desired 110 KeV.
It becomes shallower than 0 to 1250 people,! The damaged region of 13i+ ions and the interface region where silicon microcrystalline nuclei are concentrated are no longer aligned, making it impossible to reduce the density of the remaining nuclei, and as a result, the polysilicon film composed of coarse crystal grains is It is presumed that this is because it cannot be formed.
これに対し、上記ｒ注入エネルギ」を７０ ＫｅＶ以上
に設定した場合、″Ｓ１＋イオンのプロジェクションレ
インジが所望の１１００人〜１２５０人程度となり、そ
のダメージ領域と上記界面領域とが整合して残存核密度
を減少させることができ、この結果、粗大結晶粒で構成
されるポリシリコン膜が形成されるためであると推察さ
れる。On the other hand, when the r-implantation energy is set to 70 KeV or more, the projection range of S1+ ions becomes the desired range of 1100 to 1250, and the damaged region and the interface region match, reducing the residual nuclear density. This is presumably because a polysilicon film composed of coarse crystal grains is formed as a result.
すなわち、ポリシリコン膜の結晶粒が粗大化されること
により、第３図に示すように結晶粒（１１）界面でのキ
ャリアの散乱が減少し、同時に結晶粒（１１）界面での
トラップ数も激減するため、上記ｒチャネル移動度１が
増大すると共にｒしきい値電圧１も低下することになる
。In other words, as the crystal grains of the polysilicon film become coarser, the scattering of carriers at the crystal grain (11) interface decreases, as shown in Figure 3, and at the same time, the number of traps at the crystal grain (11) interface also increases. As a result, the r channel mobility 1 increases and the r threshold voltage 1 also decreases.
従って、ｒ注入エネルギ１を７０ ＫｅＶ以上に設定し
て求められた半導体装置においては、その動作スピード
が速くなると共にそのしきい値の制御特性が改良される
利点を有している。Therefore, a semiconductor device obtained by setting the r-implantation energy 1 to 70 KeV or higher has the advantage that its operating speed is increased and its threshold control characteristics are improved.
尚、これ等の結果から、ＳｉＯ□の絶縁膜上に形成され
た厚さ１０００人のアモルファスシリコン膜へ１８３７
＋イオンを注入してその残存核密度を減少させる場合、
そのドーズ量を２ ｘ １０” １ｏｎｓ／ ｃｔｌに
設定し、かつ、その注入エネルギを７０ ＫｅＶ−１０
０ＫｅＶ程度に設定すればよいことが確認できる。Based on these results, it was determined that an amorphous silicon film with a thickness of 1000 nm formed on an insulating film of SiO
When implanting + ions to reduce the residual nuclear density,
The dose amount was set to 2 x 10” 1 ons/ctl, and the implantation energy was set to 70 KeV-10.
It can be confirmed that it is sufficient to set it to about 0 KeV.
（２）第８図は、第一実施例において２１３ｉ＋イオン
のｒドーズ量１設定条件と得られた半導体装置のｒチャ
ネル移動度１並びに「しきい値電圧１との関係を示した
グラフ図である。(2) FIG. 8 is a graph showing the relationship between the r-dose amount 1 setting condition of 213i+ ions and the r-channel mobility 1 and threshold voltage 1 of the obtained semiconductor device in the first example. be.
すなわち、チャネル長Ｌ＝１０μｍ（図中△で示す）の
薄膜半導体装置と、チャネル長し＝２０μｍ（図中○で
示す）の薄膜半導体装置の２種について、イオン注入時
の注入エネルギを１００Ｋｅｖに設定し、かつ、そのド
ーズ量を５ Ｘ １０” １ｏｎｓ／ ａｌ 。That is, for two types of thin film semiconductor devices, one with a channel length L = 10 μm (indicated by △ in the figure) and the other with a channel length of 20 μm (indicated by ○ in the figure), the implantation energy during ion implantation was set to 100 Kev. and set the dose amount to 5 x 10” 1ons/al.
ｌ ｘ １０” １ｏｎｓ／ ｃｔｌ 、及び２ ｘ
１０” １ｏｎｓ／ ｃｄの３通りに設定して求められ
た各半導体装置の「チャネル移動度１ （図中、実線で
示す）と１しきい値電圧１ （図中、−点鎖線で示す）
を示したものである。l x 10” 1oz/ctl, and 2 x
The channel mobility 1 (indicated by the solid line in the figure) and the threshold voltage 1 (indicated by the - dotted chain line in the figure) of each semiconductor device were determined by setting in three ways 10" 1 ons/cd.
This is what is shown.
第７図のグラフ図と同様に、この第８図のグラフ図から
も上記「ドーズ量１を増加するにつれて「チャネル移動
度１は増大する一方、「しきい値電圧Ｊは低下すること
が確認できる。Similar to the graph in Figure 7, the graph in Figure 8 also confirms that as the dose 1 increases, the channel mobility 1 increases while the threshold voltage J decreases. can.
尚、ｒドーズ量１は上記界面領域に存在するシリコン微
結晶核に与えるダメージの割合を示し、ダメージ領域を
特定する上記ｒ注入エネルギ１のパラメータとの関連で
残存核密度の減少割合を特定させるパラメータとなる。Note that the r dose amount 1 indicates the rate of damage to the silicon microcrystal nuclei existing in the interface area, and the rate of decrease in the density of remaining nuclei is specified in relation to the parameter of the r implantation energy 1 that specifies the damaged area. Becomes a parameter.
そして、これ等の結果からＳｉＯ＋の絶縁膜上に形成さ
れた厚さ１０００人のアモルファスシリコン膜へ＋ｔＳ
Ｉ＋イオンを注入してその残存核密度を減少させる場合
、そのドーズ量を２ ｘ １０” １ｏｎｓ／ ｃｎ１
以上に設定すれば残存核密度の減少割合を高められるこ
とが確認できる。Based on these results, +tS was applied to the amorphous silicon film with a thickness of 1000 nm formed on the SiO+ insulating film.
When implanting I+ ions to reduce the residual nuclear density, the dose should be 2 x 10” 1ons/cn1
It can be confirmed that by setting the above value, the rate of decrease in the density of residual nuclei can be increased.
「絶縁膜の種類と半導体装置の特性との関係」第９図は
、シリコン基板上の絶縁膜がそれぞれ熱酸化法にて形成
されたＳｉＯ□膜（第一実施例）、減圧ＣＶＤ法により
形成されたＳ１０．膜（第二実施例）、減圧ＣＶＤ法に
より形成された５ｉｌＬ膜（第二実施例）である半導体
装置のｒチャネル移動度１並びにｒしきい値電圧１を示
したグラフ図である。"Relationship between type of insulating film and characteristics of semiconductor device" Figure 9 shows that the insulating film on the silicon substrate is a SiO□ film formed by thermal oxidation method (first example) and a SiO□ film formed by low pressure CVD method. S10. FIG. 3 is a graph showing r channel mobility 1 and r threshold voltage 1 of a semiconductor device which is a film (second example) and a 5ilL film (second example) formed by low pressure CVD method.
すなわち、チャネル長し＝１０μｍ（図中△で示す）の
薄膜半導体装置と、チャネル長し一２０μｍ（図中○で
示す）の薄膜半導体装置の２種について、その絶縁膜が
上述した材料で構成されている各半導体装置のｔチャネ
ル移動度１ （図中、実線で示す）と１しきい値電圧」
（図中、−点鎖線で示す）を示したものである。That is, for two types of thin film semiconductor devices, one with a channel length of 10 μm (indicated by △ in the figure) and the other with a channel length of -20 μm (indicated by ○ in the figure), the insulating film is made of the above-mentioned material. t-channel mobility 1 (indicated by the solid line in the figure) and 1 threshold voltage of each semiconductor device.
(indicated by a - dotted chain line in the figure).
そして、第９図のグラフ図から実施例に係る製造方法に
おいてシリコン基板面上に形成する絶縁膜材料としてＳ
ｉＬ膜や５ｉｌＬ膜等を適用した場合、Ｓｉ＋Ｎ＋膜に
おいてはｒしきい値電圧１の若干の増加があるものの１
チャネル移動度」は５ｉｄｅ膜より優れており、上述し
た絶縁性材料の適用が可能であることが確認される。From the graph of FIG. 9, S
When applying iL film, 5ilL film, etc., although there is a slight increase in r threshold voltage 1 in Si+N+ film, 1
The channel mobility is superior to that of the 5ide film, confirming that the above-mentioned insulating material can be applied.
尚、これ等実施例においては基板として単結晶ノリコン
基板が用いられているが、安価なガラス基板の適用も可
能である。ここで、上記絶縁膜としてＳｉＮ、を適用す
る場合、７００〜８００℃の加熱条件を要する減圧ＣＶ
Ｄ法はガラス基板には利用できない。この場合、プラズ
マＣＶＤ法やスパッタリング法の適用が可能である。尚
、プラズマＣＶＤ法を適用した場合、Ｓ＋Ｎ、膜中には
原料のＨ原子が含まれるため、アモルファスシリコン膜
を成膜する前にアニール処理により離脱させておくこと
が望ましい。Although a single crystal Noricon substrate is used as the substrate in these embodiments, it is also possible to use an inexpensive glass substrate. Here, when applying SiN as the above-mentioned insulating film, low pressure CV which requires heating conditions of 700 to 800 °C
Method D cannot be used for glass substrates. In this case, plasma CVD method or sputtering method can be applied. Note that when the plasma CVD method is applied, the S+N film contains H atoms as a raw material, so it is desirable to remove them by annealing before forming an amorphous silicon film.
また、ＳｉＮｘ等の絶縁膜をガラス基板に適用した場合
、ガラス基板から拡散されるアルカリイオン等のバリア
層として上記絶縁膜を作用させることが可能となる利点
を有している。Further, when an insulating film such as SiNx is applied to a glass substrate, there is an advantage that the insulating film can act as a barrier layer against alkali ions and the like diffused from the glass substrate.
本発明によれば、
注入された不活性イオンのダメージ領域がアモルファス
シリコン膜の界面近傍に対応していることから、この部
位に集中的に存在するシリコン微結晶核を上記不活性イ
オンにより効率よく破壊させることができ、その分、破
壊されずに残存しているシリコン微結晶核間距離が長く
なり、このアモルファスシリコン膜を加熱処理して形成
されるポリシリコン膜の結晶粒径を大きくすることが可
能となる。According to the present invention, since the damaged region of the implanted inert ions corresponds to the vicinity of the interface of the amorphous silicon film, the silicon microcrystal nuclei concentrated in this region can be efficiently removed by the inert ions. The distance between silicon microcrystalline nuclei that remain undestructed increases accordingly, increasing the crystal grain size of the polysilicon film formed by heat-treating this amorphous silicon film. becomes possible.
従って、製造された薄膜半導体装置においてはそのポリ
シリコン膜の導電率が高くなる効果を有しており、例え
ば、ＭＯ３型薄膜半導体装置においてはポリシリコン膜
のチャネル形成領域を流れるドレイン電流が大きくなる
ため、チャネル移動度が増大すると共にゲートのしきい
値電圧が低くなる効果を有している。Therefore, the manufactured thin film semiconductor device has the effect of increasing the conductivity of the polysilicon film. For example, in an MO3 type thin film semiconductor device, the drain current flowing through the channel formation region of the polysilicon film increases. Therefore, it has the effect of increasing the channel mobility and lowering the gate threshold voltage.
（１）・・・シリコン基板
（２）・・・絶縁膜
（３）・・・ポリシリコン膜
（１０）・・・シリコン微結晶核
特 許 出 願 人 富士セロックス株式会社代 理
人 弁理士 中 村 智 廣（外２名）第
図
第４図
第４図
３
Ｕ）
第
図
第７図
注入ニネルギ（ＫｅＶ）
第
８
図
２１１３ｉ＋イオンのドーズ量（ｉｏｎｓ／ａｎ’）第
９図
絶縁膜の種類
第１０図
第１１図
第１２
図
第１３図
第１４図
第１５図
第１６
区(1)...Silicon substrate (2)...Insulating film (3)...Polysilicon film (10)...Silicon microcrystalline nucleus patent Applicant: Fuji Serox Co., Ltd. Agent
Patent attorney Tomohiro Nakamura (2 others) Figure 4 Figure 4 Figure 3 U) Figure 7 Implantation energy (KeV) Figure 8 Figure 2113i+ ion dose (ions/an') Figure 9 Types of insulating film Fig. 10 Fig. 11 Fig. 12 Fig. 13 Fig. 14 Fig. 15 Fig. 16 Section
Claims (1)
ァスシリコン膜を形成し、 このアモルファスシリコン膜内へイオン注入法により不
活性イオンを注入し、この膜内に存在するシリコン微結
晶核の一部を上記不活性イオンにより破壊させてその残
存核密度を減少させた後、上記アモルファスシリコン膜
を加熱処理してポリシリコン膜にする薄膜半導体装置の
製造方法において、 上記アモルファスシリコン膜内へ不活性イオンを注入し
て膜内のシリコン微結晶核を破壊させる際、注入された
不活性イオンのダメージ領域がアモルファスシリコン膜
と基板若しくは絶縁膜との界面近傍位置に対応するよう
にその注入エネルギを設定することを特徴とする薄膜半
導体装置の製造方法。[Claims] A thin amorphous silicon film is formed directly on a substrate or via an insulating film, and inert ions are implanted into this amorphous silicon film by an ion implantation method to remove the silicon particles present in this film. A method for manufacturing a thin film semiconductor device in which a part of the crystal nuclei is destroyed by the inert ions to reduce the density of the remaining nuclei, and then the amorphous silicon film is heat-treated to form a polysilicon film, comprising: When injecting inert ions into the film to destroy the silicon microcrystalline nuclei in the film, the implanted inert ions are inserted so that the damaged region corresponds to the position near the interface between the amorphous silicon film and the substrate or insulating film. A method for manufacturing a thin film semiconductor device, comprising setting implantation energy.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7887490A JP2882844B2 (en) | 1990-03-29 | 1990-03-29 | Method for manufacturing thin film semiconductor device |
Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03280434A true JPH03280434A (en) | 1991-12-11 |
| JP2882844B2 JP2882844B2 (en) | 1999-04-12 |
Family
ID=13673969
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7887490A Expired - Lifetime JP2882844B2 (en) | 1990-03-29 | 1990-03-29 | Method for manufacturing thin film semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2882844B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153956A (en) * | 1993-08-09 | 1995-06-16 | Gold Star Electron Co Ltd | Thin film transistor and manufacture thereof |
| US5627086A (en) * | 1992-12-10 | 1997-05-06 | Sony Corporation | Method of forming thin-film single crystal for semiconductor |
| JPH11219133A (en) * | 1998-02-02 | 1999-08-10 | Tdk Corp | Image display unit |
| US6383899B1 (en) * | 1996-04-05 | 2002-05-07 | Sharp Laboratories Of America, Inc. | Method of forming polycrystalline semiconductor film from amorphous deposit by modulating crystallization with a combination of pre-annealing and ion implantation |
| JP2006024946A (en) * | 2004-07-08 | 2006-01-26 | Samsung Electronics Co Ltd | Manufacturing method of polycrystalline silicon and manufacturing method of semiconductor element utilizing the same |
-
1990
- 1990-03-29 JP JP7887490A patent/JP2882844B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2882844B2 (en) | 1999-04-12 |
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