JPH03278262A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH03278262A JPH03278262A JP7936990A JP7936990A JPH03278262A JP H03278262 A JPH03278262 A JP H03278262A JP 7936990 A JP7936990 A JP 7936990A JP 7936990 A JP7936990 A JP 7936990A JP H03278262 A JPH03278262 A JP H03278262A
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- 238000012546 transfer Methods 0.000 claims abstract description 43
- 238000004891 communication Methods 0.000 claims abstract description 37
- 230000010365 information processing Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は情報処理装置に関し、特に情報処理装置におけ
るデータ転送制御方式に関する。
るデータ転送制御方式に関する。
従来技術
従来、情報処理装置のデータ転送制御方式は、第3図に
示すように、制御ハス110を使用して主記憶装置3−
1〜3−3へのデータ転送と中央処理装置8−1. 8
−2間でのプロセッサ間通信とを制御している。
示すように、制御ハス110を使用して主記憶装置3−
1〜3−3へのデータ転送と中央処理装置8−1. 8
−2間でのプロセッサ間通信とを制御している。
制御バス110には記憶制御装置4と、入出力制御装置
5−1〜5−3と、中央処理装置8−1. 8−2と、
プライオリティ制御装置9とが接続されており、メモリ
バス101には主記憶装置3−1〜3−3と記憶制御装
置4とが接続されている。
5−1〜5−3と、中央処理装置8−1. 8−2と、
プライオリティ制御装置9とが接続されており、メモリ
バス101には主記憶装置3−1〜3−3と記憶制御装
置4とが接続されている。
入出力制御装置5−1〜5−3および中央処理装置8−
1.8−2からデータ転送要求が出力されるとき、この
データ転送要求によるバス使用権要求がプライオリティ
制御装置9に出力される。
1.8−2からデータ転送要求が出力されるとき、この
データ転送要求によるバス使用権要求がプライオリティ
制御装置9に出力される。
プライオリティ制御装置9では入出力制御装置5−1〜
5−3および中央処理装置8−1.8−2からのバス使
用権要求のうち優先順位の高いバス使用権要求にバス使
用権を与えるので、バス使用権を獲得した入出力制御装
置5−1〜5−3および中央処理装置8−1.8−2か
らのデータ転送要求が制御ハス110を介して記憶制御
装置4に出力される。
5−3および中央処理装置8−1.8−2からのバス使
用権要求のうち優先順位の高いバス使用権要求にバス使
用権を与えるので、バス使用権を獲得した入出力制御装
置5−1〜5−3および中央処理装置8−1.8−2か
らのデータ転送要求が制御ハス110を介して記憶制御
装置4に出力される。
記憶制御装置4ては制御バス110を介して入力された
人出力制御装置5−1〜5−3および中央処理装置8−
1. 8−2からのデータ転送要求の内容に応じて主記
憶装置3−1. 3−3へのアクセスを行い、メモリバ
ス101を介して主記憶装置3−1. 3−3とのデー
タ転送を実行する。
人出力制御装置5−1〜5−3および中央処理装置8−
1. 8−2からのデータ転送要求の内容に応じて主記
憶装置3−1. 3−3へのアクセスを行い、メモリバ
ス101を介して主記憶装置3−1. 3−3とのデー
タ転送を実行する。
一方、中央処理装置8−1.8−2間でプロセッサ間通
信が行われるとき、このプロセッサ間通信要求によるバ
ス使用権要求がプライオリティ制御装置9に出力される
。
信が行われるとき、このプロセッサ間通信要求によるバ
ス使用権要求がプライオリティ制御装置9に出力される
。
プライオリティ制御装置9ては入出力制御装置5−1〜
5−3および中央処理装置8−1. 8−2からのバス
使用権要求のうち優先順位の高いバス使用権要求にバス
使用権を与えるので、このプロセッサ間通信要求がバス
使用権を獲得すると、制御バス110を介して中央処理
装置8−1.、8−2間でプロセッサ間通信が行われる
。
5−3および中央処理装置8−1. 8−2からのバス
使用権要求のうち優先順位の高いバス使用権要求にバス
使用権を与えるので、このプロセッサ間通信要求がバス
使用権を獲得すると、制御バス110を介して中央処理
装置8−1.、8−2間でプロセッサ間通信が行われる
。
このような従来の情報処理装置のデータ転送制御方式で
は、入出力制御装置5−1〜5−3および中央処理装置
8−1.8−2から主記憶装置3−1. 3−3へのデ
ータ転送要求と中央処理装置8−1. 8−2間でのプ
ロセッサ間通信とが同一の制御バス110を介して行わ
れているので、それらの処理時間がバス獲得にかかる時
間のために大きくなってしまうという欠点がある。
は、入出力制御装置5−1〜5−3および中央処理装置
8−1.8−2から主記憶装置3−1. 3−3へのデ
ータ転送要求と中央処理装置8−1. 8−2間でのプ
ロセッサ間通信とが同一の制御バス110を介して行わ
れているので、それらの処理時間がバス獲得にかかる時
間のために大きくなってしまうという欠点がある。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、主記憶装置へのデータ転送要求および中
央処理装置間でのプロセッサ間通信の処理時間を短縮す
ることかできる情報処理装置の提供を目的とする。
されたもので、主記憶装置へのデータ転送要求および中
央処理装置間でのプロセッサ間通信の処理時間を短縮す
ることかできる情報処理装置の提供を目的とする。
発明の構成
本発明による情報処理装置は、複数の中央処理装置間で
行われるプロセッサ間通信用の第1のバスと、主記憶装
置と前記複数の中央処理装置との間で行われるデータ転
送要求用の第2のバスと、前記第1のバス上で行われる
前記プロセッサ間通信の優先順位を決定する第1の優先
制御手段と、前記第2のバス上で行われる前記データ転
送要求の優先順位を決定する第2の優先制御手段とを有
することを特徴とする。
行われるプロセッサ間通信用の第1のバスと、主記憶装
置と前記複数の中央処理装置との間で行われるデータ転
送要求用の第2のバスと、前記第1のバス上で行われる
前記プロセッサ間通信の優先順位を決定する第1の優先
制御手段と、前記第2のバス上で行われる前記データ転
送要求の優先順位を決定する第2の優先制御手段とを有
することを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第1図は本発明の一実施例の構成を示すブロック図であ
る。図において、DMA (direct memor
y access)バス100には中央処理装置1−1
. 1−2と、記憶制御装置4と、入出力制御装置5−
1〜53と、プライオリティ制御装置6とが接続され、
メモリバス101には主記憶装置3−[〜3−3と記憶
制御装置4とが接続され、プロセッサバス102には中
央処理装置1−1. 1−2とプライオリティ制御装置
7とが接続されている。
る。図において、DMA (direct memor
y access)バス100には中央処理装置1−1
. 1−2と、記憶制御装置4と、入出力制御装置5−
1〜53と、プライオリティ制御装置6とが接続され、
メモリバス101には主記憶装置3−[〜3−3と記憶
制御装置4とが接続され、プロセッサバス102には中
央処理装置1−1. 1−2とプライオリティ制御装置
7とが接続されている。
また、中央処理装置1−1. 1−2にはDMAバス1
00およびプロセッサバス102への接続を制御する制
御部2−1. 2−2が夫々設けられている。
00およびプロセッサバス102への接続を制御する制
御部2−1. 2−2が夫々設けられている。
第2図は第1図の中央処理装置1−1の制御部21の構
成を示すブロック図である。図において、プライオリテ
ィ制御回路20−1にはプロセッサ間通信回路21−1
と、データ転送制御回路22−1と、メモリアクセス要
求端子23−1と、プロセッサ間通信要求端子24−1
とが接続されている。
成を示すブロック図である。図において、プライオリテ
ィ制御回路20−1にはプロセッサ間通信回路21−1
と、データ転送制御回路22−1と、メモリアクセス要
求端子23−1と、プロセッサ間通信要求端子24−1
とが接続されている。
また、プロセッサ間通信回路21−1にはプライオリテ
ィ制御回路20−1およびデータ転送制御回路22−1
とが接続され、データ転送制御回路22−1にはプライ
オリティ制御回路20−1と、プロセッサ間通信回路2
1−1と、DMAバス100と、プロセッサバス101
と、制御信号121と、内部ブタバス122とが接続さ
れている。
ィ制御回路20−1およびデータ転送制御回路22−1
とが接続され、データ転送制御回路22−1にはプライ
オリティ制御回路20−1と、プロセッサ間通信回路2
1−1と、DMAバス100と、プロセッサバス101
と、制御信号121と、内部ブタバス122とが接続さ
れている。
尚、中央処理装置1−2の制御部2−2は図示していな
いが、中央処理装置1−1の制御部2−1と同様の構成
となっており、その動作も同様である。
いが、中央処理装置1−1の制御部2−1と同様の構成
となっており、その動作も同様である。
これら第1図および第2図を用いて本発明の一実施例の
動作について説明する。
動作について説明する。
中央処理装置1.−1.1−2および入出力制御装置5
−1〜5−3からデータ転送要求が出力されるとき、こ
のデータ転送要求によるバス使用権要求がプライオリテ
ィ制御装置6に出力される。
−1〜5−3からデータ転送要求が出力されるとき、こ
のデータ転送要求によるバス使用権要求がプライオリテ
ィ制御装置6に出力される。
プライオリティ制御装置6ては中央処理装置1−1.
1−2および入出力制御装置5−1〜5−3からのバス
使用権要求のうち優先順位の高いバス使用権要求にバス
使用権を与えるので、バス使用権を獲得した中央処理装
置1−1,1.−2および入出力制御装置5−1〜5−
3からのデータ転送要求がDMAバス100を介して記
憶制御装置4に出力される。
1−2および入出力制御装置5−1〜5−3からのバス
使用権要求のうち優先順位の高いバス使用権要求にバス
使用権を与えるので、バス使用権を獲得した中央処理装
置1−1,1.−2および入出力制御装置5−1〜5−
3からのデータ転送要求がDMAバス100を介して記
憶制御装置4に出力される。
記憶制御装置4ではDMAバス100を介して入力され
た中央処理装置1−1. 1−2および入出力制御装置
5−1〜5−3からのデータ転送要求の内容に応じて主
記憶装置3−1. 3−3へのアクセスを行い、メモリ
バス101を介して主記憶装置3−1. 3−3とのデ
ータ転送を実行する。
た中央処理装置1−1. 1−2および入出力制御装置
5−1〜5−3からのデータ転送要求の内容に応じて主
記憶装置3−1. 3−3へのアクセスを行い、メモリ
バス101を介して主記憶装置3−1. 3−3とのデ
ータ転送を実行する。
このとき、中央処理装置1−1. 1.−2間でプロセ
ッサ間通信が行われるとすると、このプロセッサ間通信
要求によるバス使用権要求がプライオリティ制御装置7
に出力される。
ッサ間通信が行われるとすると、このプロセッサ間通信
要求によるバス使用権要求がプライオリティ制御装置7
に出力される。
プライオリティ制御装置7では中央処理装置IL、1−
2からのバス使用権要求のうち優先順位の高いバス使用
権要求にバス使用権を与えるので、このプロセッサ間通
信要求がバス使用権を獲得すると、プロセッサバス10
2を介して中央処理装置1−1. 1−2間でプロセッ
サ間通信が行われる。
2からのバス使用権要求のうち優先順位の高いバス使用
権要求にバス使用権を与えるので、このプロセッサ間通
信要求がバス使用権を獲得すると、プロセッサバス10
2を介して中央処理装置1−1. 1−2間でプロセッ
サ間通信が行われる。
よって、DMAバス100を使用してデータ転送要求が
処理されていても、中央処理装置1−1.1〜2間での
プロセッサ間通信をプロセッサバス102を介して同時
に行うことができる。
処理されていても、中央処理装置1−1.1〜2間での
プロセッサ間通信をプロセッサバス102を介して同時
に行うことができる。
ここで、中央処理装置1−1の制御部2−1においては
、メモリアクセス要求端子23−1およびプロセッサ間
通信要求端子24−1にデータ転送要求およびプロセッ
サ間通信要求が入力されると、それらデータ転送要求お
よびプロセッサ間通信要求はプライオリティ制御回路2
0−1に出力される。
、メモリアクセス要求端子23−1およびプロセッサ間
通信要求端子24−1にデータ転送要求およびプロセッ
サ間通信要求が入力されると、それらデータ転送要求お
よびプロセッサ間通信要求はプライオリティ制御回路2
0−1に出力される。
プライオリティ制御回路20−1ではそれらデータ転送
要求およびプロセッサ間通信の処理の優先順位が決定さ
れ、その優先順位がデータ転送制御回路22−1に通知
される。
要求およびプロセッサ間通信の処理の優先順位が決定さ
れ、その優先順位がデータ転送制御回路22−1に通知
される。
データ転送制御回路22−1ではプライオリティ制御回
路20−1からの優先順位にしたがって制御信号121
をプロセッサバス102に、また内部ブタバス122の
上のデータをDMAバス100に夫々転送する。
路20−1からの優先順位にしたがって制御信号121
をプロセッサバス102に、また内部ブタバス122の
上のデータをDMAバス100に夫々転送する。
また、プロセッサバス102を介して入力された他の中
央処理装置1−2からの通信要求は、データ転送制御回
路22−1およびプロセッサ間通信回路21−1を介し
てプライオリティ制御回路20−1に入力される。
央処理装置1−2からの通信要求は、データ転送制御回
路22−1およびプロセッサ間通信回路21−1を介し
てプライオリティ制御回路20−1に入力される。
プライオリティ制御回路20−1ではそのプロセッサ間
通信の処理の優先順位が決定され、その優先順位がデー
タ転送制御回路22−1に通知される。
通信の処理の優先順位が決定され、その優先順位がデー
タ転送制御回路22−1に通知される。
データ転送制御回路22−1ではプライオリティ制御回
路20−1からの優先順位にしたがってプロセッサ間通
信の処理が行われ、他の中央処理装置1−2からの通信
要求に応じて制御信号121および内部データバス12
2の上のデータをプロセッサバス102に転送する。
路20−1からの優先順位にしたがってプロセッサ間通
信の処理が行われ、他の中央処理装置1−2からの通信
要求に応じて制御信号121および内部データバス12
2の上のデータをプロセッサバス102に転送する。
このように、中央処理装置1−1.、1−2と記憶制御
装置4と入出力制御装置5−1〜5−3との間をデータ
転送要求専用のDMAバス■00て接続し、そのD M
A )<ス100のバス使用権の優先順位をプライオ
リティ制御装置6で決定するようにするとともに、中央
処理装置1−1 1−2間をプロセラサバス102で接
続し、そのプロセッサバス102のバス使用権の優先順
位をプライオリティ制御装置7て決定するようにするこ
とによって、従来の情報処理装置におけるデータ転送制
御よりも主記憶装置へのデータ転送および中央処理装置
間のプロセッサ間通信を早く処理することができ、主記
憶装置3−1〜3−3へのデータ転送要求および中央処
理装置1−1. 1−2間でのプロセッサ間通信の処理
時間を短縮することができる。
装置4と入出力制御装置5−1〜5−3との間をデータ
転送要求専用のDMAバス■00て接続し、そのD M
A )<ス100のバス使用権の優先順位をプライオ
リティ制御装置6で決定するようにするとともに、中央
処理装置1−1 1−2間をプロセラサバス102で接
続し、そのプロセッサバス102のバス使用権の優先順
位をプライオリティ制御装置7て決定するようにするこ
とによって、従来の情報処理装置におけるデータ転送制
御よりも主記憶装置へのデータ転送および中央処理装置
間のプロセッサ間通信を早く処理することができ、主記
憶装置3−1〜3−3へのデータ転送要求および中央処
理装置1−1. 1−2間でのプロセッサ間通信の処理
時間を短縮することができる。
発明の詳細
な説明したように本発明によれば、複数の中央処理装置
間で行われるプロセッサ間通信用のバスと、主記憶装置
と複数の中央処理装置との間で行われるデータ転送要求
用のバスとを設け、それらバス上で行われるプロセッサ
間通信およびデータ転送要求の優先順位を夫々独立して
決定するようにすることによって、主記憶装置へのデー
タ転送要求および中央処理装置間でのプロセッサ間通信
の処理時間を短縮することができるという効果がある。
間で行われるプロセッサ間通信用のバスと、主記憶装置
と複数の中央処理装置との間で行われるデータ転送要求
用のバスとを設け、それらバス上で行われるプロセッサ
間通信およびデータ転送要求の優先順位を夫々独立して
決定するようにすることによって、主記憶装置へのデー
タ転送要求および中央処理装置間でのプロセッサ間通信
の処理時間を短縮することができるという効果がある。
0
第1図は本発明の一実施例の構成を示すブロック図、第
2図は第1図の制御部の構成を示すブロック図、第3図
は従来例の構成を示すブロック図である。 主要部分の符号の説明 1−1. 1−2・・・・・・中央処理装置2−1.
2−2・・・・・・制御部 3−1〜3−3・・・・・・主記憶装置4・・・・・・
記憶制御装置 5−1〜5−3・・・・入出力制御装置6.7・・・・
・・プライオリティ制御装置20−1・・・・・・プラ
イオリティ制御回路21−1・・・・・・プロセッサ間
通信回路22−1・・・・・・データ転送制御回路10
0・・・・DMAバス 102・・・・・・プロセッサバス
2図は第1図の制御部の構成を示すブロック図、第3図
は従来例の構成を示すブロック図である。 主要部分の符号の説明 1−1. 1−2・・・・・・中央処理装置2−1.
2−2・・・・・・制御部 3−1〜3−3・・・・・・主記憶装置4・・・・・・
記憶制御装置 5−1〜5−3・・・・入出力制御装置6.7・・・・
・・プライオリティ制御装置20−1・・・・・・プラ
イオリティ制御回路21−1・・・・・・プロセッサ間
通信回路22−1・・・・・・データ転送制御回路10
0・・・・DMAバス 102・・・・・・プロセッサバス
Claims (1)
- (1)複数の中央処理装置間で行われるプロセッサ間通
信用の第1のバスと、主記憶装置と前記複数の中央処理
装置との間で行われるデータ転送要求用の第2のバスと
、前記第1のバス上で行われる前記プロセッサ間通信の
優先順位を決定する第1の優先制御手段と、前記第2の
バス上で行われる前記データ転送要求の優先順位を決定
する第2の優先制御手段とを有することを特徴とする情
報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7936990A JPH03278262A (ja) | 1990-03-28 | 1990-03-28 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7936990A JPH03278262A (ja) | 1990-03-28 | 1990-03-28 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03278262A true JPH03278262A (ja) | 1991-12-09 |
Family
ID=13687965
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7936990A Pending JPH03278262A (ja) | 1990-03-28 | 1990-03-28 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03278262A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH076128A (ja) * | 1992-11-13 | 1995-01-10 | Mannesmann Ag | データ交換のための伝送システム |
-
1990
- 1990-03-28 JP JP7936990A patent/JPH03278262A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH076128A (ja) * | 1992-11-13 | 1995-01-10 | Mannesmann Ag | データ交換のための伝送システム |
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