JPH0327534A - 接合型電界効果トランジスタ - Google Patents
接合型電界効果トランジスタInfo
- Publication number
- JPH0327534A JPH0327534A JP16170589A JP16170589A JPH0327534A JP H0327534 A JPH0327534 A JP H0327534A JP 16170589 A JP16170589 A JP 16170589A JP 16170589 A JP16170589 A JP 16170589A JP H0327534 A JPH0327534 A JP H0327534A
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate
- gate electrode
- type semiconductor
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 title description 2
- 239000004065 semiconductor Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 12
- 229910052782 aluminium Inorganic materials 0.000 abstract description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 12
- 238000009792 diffusion process Methods 0.000 abstract description 4
- 230000003068 static effect Effects 0.000 abstract 2
- 238000000034 method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は接合型電界効果トランジスタ(以下、J−FE
Tと称する)に関し、特に静電耐量の増大を図ったJ−
FETに関する。
Tと称する)に関し、特に静電耐量の増大を図ったJ−
FETに関する。
従来のこの種のJ−FETを第3図に示す。同図(a)
は平面図、同図(b)はそのC−C線断面図である。こ
のJ−FETは、p型半導体基板1の上にn型半導体層
2を形成し、かつこのn型半導体層2を前記p型半導体
基板1に繋がるp゛型半導体領域3で区分けし、素子領
域を画或する。
は平面図、同図(b)はそのC−C線断面図である。こ
のJ−FETは、p型半導体基板1の上にn型半導体層
2を形成し、かつこのn型半導体層2を前記p型半導体
基板1に繋がるp゛型半導体領域3で区分けし、素子領
域を画或する。
そして、n型半導体層2の上には酸化III4を形成し
、この酸化膜4に開設した窓を通してゲーh iJf域
としてのp+型半導体領域5と、ソース領域及びドレイ
ン領域としてのn゛型半導体領域6,7をそれぞれ形或
する。
、この酸化膜4に開設した窓を通してゲーh iJf域
としてのp+型半導体領域5と、ソース領域及びドレイ
ン領域としてのn゛型半導体領域6,7をそれぞれ形或
する。
そして、ゲート領域5は前記p型半導体領域3を介して
ゲート電極としてのP型半導体基板1に接続し、ソース
領域6,ドレイン領域7はそれぞれアルξニウム配線8
で所要の配線を行っている。
ゲート電極としてのP型半導体基板1に接続し、ソース
領域6,ドレイン領域7はそれぞれアルξニウム配線8
で所要の配線を行っている。
〔発明が解決しようとする課題)
上述した従来のJ−FETは、ソース領域6及びドレイ
ン領域7にはアルミニウム配線8を接続して所要の電気
配線を行っているが、ゲー1・領域5はp+半導体領域
3を介してp型半導体基板1に電気的接続を行っている
。このため、ゲート領域5に流れ込んだ電流はp゛型半
導体領域3を通してゲート電極としてのp型半導体基板
1に到達するため、電流がゲート電極に到達するのに時
間がかかる。このため、サージ電圧が印加された場合に
、これがゲート電極を通して外部に逃げるのに時間がか
かり、ゲー1・領域5で局部的な破壊が起こり易く、静
電耐量がバイポーラトランジスタに比較して低くなると
いう問題がある。
ン領域7にはアルミニウム配線8を接続して所要の電気
配線を行っているが、ゲー1・領域5はp+半導体領域
3を介してp型半導体基板1に電気的接続を行っている
。このため、ゲート領域5に流れ込んだ電流はp゛型半
導体領域3を通してゲート電極としてのp型半導体基板
1に到達するため、電流がゲート電極に到達するのに時
間がかかる。このため、サージ電圧が印加された場合に
、これがゲート電極を通して外部に逃げるのに時間がか
かり、ゲー1・領域5で局部的な破壊が起こり易く、静
電耐量がバイポーラトランジスタに比較して低くなると
いう問題がある。
特に、近年のJ−FETは特性上の要求から微細化が進
み、ゲート長が1〜2μm.ゲー1・幅は200〜30
0μmのものが多いため、ゲート8N域の拡散抵抗は大
きくなっており、上述した問題が顕著なものとなってい
る。
み、ゲート長が1〜2μm.ゲー1・幅は200〜30
0μmのものが多いため、ゲート8N域の拡散抵抗は大
きくなっており、上述した問題が顕著なものとなってい
る。
本発明はゲート電極における電気抵抗を低減し、静電耐
量の向上を図ったJ−FETを提供することを目的とす
る。
量の向上を図ったJ−FETを提供することを目的とす
る。
本発明のJ−FETは、ソース・ドレインとしての一導
電型半導体基板の表面側に形成したゲート領域に金属配
線を接続し、この金属配線を通して前記ゲーHJ域を基
板の裏面側に形成したゲート電極に電気接続している。
電型半導体基板の表面側に形成したゲート領域に金属配
線を接続し、この金属配線を通して前記ゲーHJ域を基
板の裏面側に形成したゲート電極に電気接続している。
この構或では、ゲート領域には並列に金属配線が接続さ
れることになり、この金属配線の低抵抗特性によりゲー
ト領域及びゲー1〜電極にお番ノる電気抵抗を低減させ
る。
れることになり、この金属配線の低抵抗特性によりゲー
ト領域及びゲー1〜電極にお番ノる電気抵抗を低減させ
る。
次に、本発明を図面を参照して説明する。
第1図は本発明の第1実施例を示しており、第1図(a
)は平面図、第1図(b)はそのA−A線に沿う断面図
である。図において、lはゲー1・電極としてのp型半
導体基板1であり、この上にn型半導体層2を形成し、
かつこのn型半導体層2を前記p型半導体基板1に繋が
るp゛型半導体領域3で区分けし、素子領域を画或ずる
。また、n型半導体層2の上には酸化膜4を形成し、こ
の酸化膜4に開設した窓を通してゲート領域としてのp
゛型半導体領域5と、ソース領域及びドレイン領域とし
てのn゛型半導体領域6.7をそれぞれ形或する。
)は平面図、第1図(b)はそのA−A線に沿う断面図
である。図において、lはゲー1・電極としてのp型半
導体基板1であり、この上にn型半導体層2を形成し、
かつこのn型半導体層2を前記p型半導体基板1に繋が
るp゛型半導体領域3で区分けし、素子領域を画或ずる
。また、n型半導体層2の上には酸化膜4を形成し、こ
の酸化膜4に開設した窓を通してゲート領域としてのp
゛型半導体領域5と、ソース領域及びドレイン領域とし
てのn゛型半導体領域6.7をそれぞれ形或する。
そして、前記ゲート領域5、ソース領域6、ドレイン領
域7にはそれぞれ前記酸化膜4の窓に設けたアルミニウ
ム配線8を接続し、しかる上でゲート領域5は前記p゛
型半導体領域3を介してゲート電極としてのp型半導体
基板1に接続している。また、ソース領域6.ドレイン
領域7はそれぞれソース電極9,ドレイン電極10に電
気接続している。
域7にはそれぞれ前記酸化膜4の窓に設けたアルミニウ
ム配線8を接続し、しかる上でゲート領域5は前記p゛
型半導体領域3を介してゲート電極としてのp型半導体
基板1に接続している。また、ソース領域6.ドレイン
領域7はそれぞれソース電極9,ドレイン電極10に電
気接続している。
この構或によれば、ゲート領域5に流れ込んだ電流はゲ
ート領域5に接続した低抵抗のアルミニウム配線8を流
れ、かつp+型半導体領域3を介してゲート電極として
のp型半導体基板1に流れる。このため、ゲート領域5
の拡散抵抗が大きい場合でもゲート電極に到達するまで
の時間を短縮することができる。これにより、サージ電
圧がゲート領域5に印加された場合でも、このサージ電
圧はアルミニウム配線8を通して瞬間的番こゲート電極
に達し、かつ外部に放出されるため、ゲート領域での局
部的な破壊を防止して静電耐量を向上することができる
。
ート領域5に接続した低抵抗のアルミニウム配線8を流
れ、かつp+型半導体領域3を介してゲート電極として
のp型半導体基板1に流れる。このため、ゲート領域5
の拡散抵抗が大きい場合でもゲート電極に到達するまで
の時間を短縮することができる。これにより、サージ電
圧がゲート領域5に印加された場合でも、このサージ電
圧はアルミニウム配線8を通して瞬間的番こゲート電極
に達し、かつ外部に放出されるため、ゲート領域での局
部的な破壊を防止して静電耐量を向上することができる
。
第2図は本発明の第2実施例を示しており、第2図(a
)は平面図、第2図(b)はそのB−B線に沿う断面図
である。なお、第1図と同一又は対応する部分には同一
符号を付してある。
)は平面図、第2図(b)はそのB−B線に沿う断面図
である。なお、第1図と同一又は対応する部分には同一
符号を付してある。
この実施例では、ゲート領域5を格子状に配置し、この
ゲート領域5で囲まれる領域にそれぞれソース領域6.
ドレイン領域7を形成している。
ゲート領域5で囲まれる領域にそれぞれソース領域6.
ドレイン領域7を形成している。
このとき、p+型半導体領域3の一部にもゲート領域5
と同様のp゛型半導体領域5Aを形成しておく。
と同様のp゛型半導体領域5Aを形成しておく。
そして、ゲート領域5及び半導体領域5A上には格子状
のアルミニウム配線8を形成し、ソース領域δ.ドレイ
ン領域7は層間絶縁膜11上に形成した第2のアルミニ
ウム配線12によって各領域のアルξニウム配線8を相
互に電気接続している。
のアルミニウム配線8を形成し、ソース領域δ.ドレイ
ン領域7は層間絶縁膜11上に形成した第2のアルミニ
ウム配線12によって各領域のアルξニウム配線8を相
互に電気接続している。
前記ゲート領域5のアルミニウム配線8ばp゛型半導体
領域5A及びp゛型半導体領域3を介してp型半導体基
板1に電気接続している。
領域5A及びp゛型半導体領域3を介してp型半導体基
板1に電気接続している。
この構成においても、ゲー1・領域5に低抵抗のアルミ
ニウム配線8を接続しているため、静電耐圧を向上でき
ることは第1実施例と同しである。
ニウム配線8を接続しているため、静電耐圧を向上でき
ることは第1実施例と同しである。
以上説明したように本発明は、半導体基板に形成したゲ
ート領域に金属配線を接続し、この金属配線を通してゲ
ート領域をゲート電極に電気接続しているので、この金
属配線によってゲート領域の電気抵抗が低減でき、サー
ジ電圧を瞬間的にゲート電極に流すことを可能にしてゲ
ート領域での局部的な破壊を防止し、J−FETの静電
耐量を向上することができる効果がある。
ート領域に金属配線を接続し、この金属配線を通してゲ
ート領域をゲート電極に電気接続しているので、この金
属配線によってゲート領域の電気抵抗が低減でき、サー
ジ電圧を瞬間的にゲート電極に流すことを可能にしてゲ
ート領域での局部的な破壊を防止し、J−FETの静電
耐量を向上することができる効果がある。
第1図は本発明の第1実施例を示し、同図(a)は平面
図、同図(b)はそのA−A線に沿う断面図、第2図は
本発明の第2実施例を示し、同図(a)は平面図、同図
(b)はそのB−B線に沿う断面図、第3図は従来のJ
−FETを示し、同図(a)は平面図、同図(b)はそ
のC−C線に沿う断面図である。 l・・・P型半導体火板、2・・・n型゛1′一導体層
、3・・・p゛型半導体領域、4・・・酸化膜、5・・
・p゛型半導体領域、5A・・・p+型半導体領域、6
.7・・・n゛型半導体領域、8・・・アルごニウム配
線、9・・・ソー ス−m極、10・・・ドレイン電極
、l1・・・層間絶縁膜、l2・・・第2のアル旦ニウ
ム配線。 \↑
図、同図(b)はそのA−A線に沿う断面図、第2図は
本発明の第2実施例を示し、同図(a)は平面図、同図
(b)はそのB−B線に沿う断面図、第3図は従来のJ
−FETを示し、同図(a)は平面図、同図(b)はそ
のC−C線に沿う断面図である。 l・・・P型半導体火板、2・・・n型゛1′一導体層
、3・・・p゛型半導体領域、4・・・酸化膜、5・・
・p゛型半導体領域、5A・・・p+型半導体領域、6
.7・・・n゛型半導体領域、8・・・アルごニウム配
線、9・・・ソー ス−m極、10・・・ドレイン電極
、l1・・・層間絶縁膜、l2・・・第2のアル旦ニウ
ム配線。 \↑
Claims (1)
- 1、ソース・ドレインとしての一導電型半導体基板の表
面と裏面にそれぞれ反対導電型のゲート領域とゲート電
極を形成し、かつ該半導体基板の表面側には前記ソース
・ドレインに接続される金属配線と、前記ゲート領域に
接続される金属配線をそれぞれ形成し、かつゲート領域
はこの金属配線を通して前記ゲート電極に電気接続した
ことを特徴とする接合型電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1161705A JP3038722B2 (ja) | 1989-06-23 | 1989-06-23 | 接合型電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1161705A JP3038722B2 (ja) | 1989-06-23 | 1989-06-23 | 接合型電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0327534A true JPH0327534A (ja) | 1991-02-05 |
JP3038722B2 JP3038722B2 (ja) | 2000-05-08 |
Family
ID=15740310
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1161705A Expired - Lifetime JP3038722B2 (ja) | 1989-06-23 | 1989-06-23 | 接合型電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3038722B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008053534A (ja) * | 2006-08-25 | 2008-03-06 | Sanyo Electric Co Ltd | 接合型fetおよびその製造方法 |
JP2009043923A (ja) * | 2007-08-08 | 2009-02-26 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
JP2009216362A (ja) * | 2008-03-13 | 2009-09-24 | Toyo Eng Works Ltd | 加湿パン |
WO2011104981A1 (ja) | 2010-02-25 | 2011-09-01 | 参天製薬株式会社 | レボフロキサシンもしくはその塩またはそれらの溶媒和物を含有する眼感染症治療用点眼剤、眼感染症の治療方法、レボフロキサシンもしくはその塩またはそれらの溶媒和物、ならびにその使用 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0240965A (ja) * | 1988-07-30 | 1990-02-09 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-06-23 JP JP1161705A patent/JP3038722B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0240965A (ja) * | 1988-07-30 | 1990-02-09 | Nec Corp | 半導体装置の製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008053534A (ja) * | 2006-08-25 | 2008-03-06 | Sanyo Electric Co Ltd | 接合型fetおよびその製造方法 |
JP2009043923A (ja) * | 2007-08-08 | 2009-02-26 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
JP2009216362A (ja) * | 2008-03-13 | 2009-09-24 | Toyo Eng Works Ltd | 加湿パン |
WO2011104981A1 (ja) | 2010-02-25 | 2011-09-01 | 参天製薬株式会社 | レボフロキサシンもしくはその塩またはそれらの溶媒和物を含有する眼感染症治療用点眼剤、眼感染症の治療方法、レボフロキサシンもしくはその塩またはそれらの溶媒和物、ならびにその使用 |
Also Published As
Publication number | Publication date |
---|---|
JP3038722B2 (ja) | 2000-05-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3156300B2 (ja) | 縦型半導体装置 | |
JPH01125979A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
JPH1022504A (ja) | 絶縁ゲートバイポーラトランジスタ | |
JPH0327534A (ja) | 接合型電界効果トランジスタ | |
JPH049378B2 (ja) | ||
KR100333107B1 (ko) | 반도체장치 | |
JPH0563202A (ja) | 半導体装置 | |
JP2881907B2 (ja) | 電力用半導体装置 | |
JPH0590579A (ja) | パワー電界効果トランジスタ | |
JP3073056B2 (ja) | 静電誘導半導体装置 | |
JPS6129559B2 (ja) | ||
JPH0255953B2 (ja) | ||
JPS6338262A (ja) | 電力用mos型電界効果トランジスタ | |
JP2802940B2 (ja) | 半導体装置 | |
JP2892673B2 (ja) | 半導体装置 | |
JPH0766392A (ja) | 電界効果トランジスタ | |
JP3278498B2 (ja) | 絶縁ゲート型電力用半導体装置 | |
JP2917687B2 (ja) | 縦型電界効果トランジスタ | |
JP3112376B2 (ja) | 縦型半導体装置 | |
JPH042161A (ja) | バイポーラ型半導体集積回路装置 | |
JP3594725B2 (ja) | 半導体装置の保護回路 | |
JPH0673381B2 (ja) | 電界効果半導体装置 | |
JPH09252118A (ja) | 半導体装置およびその製造方法 | |
JPH0513768A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
JP2790881B2 (ja) | 電界効果トランジスタ |