JPH03274920A - 信号符号化装置および信号復号化装置、並びに信号符号化復号化装置 - Google Patents
信号符号化装置および信号復号化装置、並びに信号符号化復号化装置Info
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- JPH03274920A JPH03274920A JP2073493A JP7349390A JPH03274920A JP H03274920 A JPH03274920 A JP H03274920A JP 2073493 A JP2073493 A JP 2073493A JP 7349390 A JP7349390 A JP 7349390A JP H03274920 A JPH03274920 A JP H03274920A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
- H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は、ディジタル処理によって信号を符号化、復号
化処理する信号符号化装置に係り、特に画像信号等が高
速に符号化され得、また、符号化された画像信号等が高
速に復号化され得るように構成された信号符号化装置に
関するものである。
化処理する信号符号化装置に係り、特に画像信号等が高
速に符号化され得、また、符号化された画像信号等が高
速に復号化され得るように構成された信号符号化装置に
関するものである。
[従来の技術]
この種の装置では、一般に冗長性に富んでいる情報、例
えば画像情報や音声情報は、その量が元の情報を保存し
つつ符号化処理によって圧縮されるようになっている。
えば画像情報や音声情報は、その量が元の情報を保存し
つつ符号化処理によって圧縮されるようになっている。
圧縮によって情報量は元のそれに比し相当少なくされて
いることから、したがって、通信回線上を伝送される場
合には符号化されない場合に比しより高速に伝送され得
、また、記憶される場合は記憶容量少なくして記憶され
得るものとなっている。ところで、符号化圧縮の方法と
して、個々の情報を固定長符号に変換することなく、発
生頻度大の情報にはデータ長が短い符号を、また、発生
頻度小の情報にはデータ長が長い符号を割当てる、とい
った可変長符号化方法か従来より知られ、また、実際に
実用化されているが現状である。
いることから、したがって、通信回線上を伝送される場
合には符号化されない場合に比しより高速に伝送され得
、また、記憶される場合は記憶容量少なくして記憶され
得るものとなっている。ところで、符号化圧縮の方法と
して、個々の情報を固定長符号に変換することなく、発
生頻度大の情報にはデータ長が短い符号を、また、発生
頻度小の情報にはデータ長が長い符号を割当てる、とい
った可変長符号化方法か従来より知られ、また、実際に
実用化されているが現状である。
[発明が解決しようとする課題]
しかしながら、可変長符号化方法は情報量圧縮の観点か
らすれば極めて有効であるも、その反面、符号長が個々
の情報によって異なっていることから、情報の符号化と
その復号化には複雑な処理が要されるものとなっている
。情報を符号化圧縮するには、以下のような処理が要さ
れるようになっている。
らすれば極めて有効であるも、その反面、符号長が個々
の情報によって異なっていることから、情報の符号化と
その復号化には複雑な処理が要されるものとなっている
。情報を符号化圧縮するには、以下のような処理が要さ
れるようになっている。
(1)入力データの読み込み
(2)符号化変換テーブルを参照しての符号化データの
読み込み (3)符号長テーブルを参照しての符号長の決定 (4)符号長に応じた符号化データのシフト処理 (5)符号化データ列の更新(既に蓄積されている符号
化データ列へのシフト処理済符号化データの追加による
更新) また、受信された符号化データを復号化するに際しては
、以下のような処理が要されるものとなっている。
読み込み (3)符号長テーブルを参照しての符号長の決定 (4)符号長に応じた符号化データのシフト処理 (5)符号化データ列の更新(既に蓄積されている符号
化データ列へのシフト処理済符号化データの追加による
更新) また、受信された符号化データを復号化するに際しては
、以下のような処理が要されるものとなっている。
(1)受信7− 夕J(XJJs−Xsl:J ヒツト
構成)の読み込み (2)最初に読み込まれたビットX、の状態に応じての
該当復号化データ群の検索・読み出しくビットX□の状
態が“θ″か、“1″かに応じて第1ビットがその値に
該当している全復号化データM11個の、候補データと
しての検索・読み出し) (3)候補データM11個よりなる復号化データ群から
のビットX、の状態による該当復号化データ群の検索・
読み出しく第2ビットがビットX2の状態に該当してい
る全復号化データM、2個の、候補データM、1個より
なる復号化データ群からの候補としての検索・読み出し
) (4)候補データM12個よりなる復号化データ群から
のビットX3の状態による該当復号化データ群の検索・
読み出しく第3ビットがビットX3の状態に該当してい
る全復号化データMIa個の、候補データM、2個より
なる復号化データ群からの候補としての検索・読み出し
) (5)以下、N3回まで同様な処理の繰返し以上のよう
に、復号化処理においては、N1回まで同様な処理が行
なわれるが、各処理ステップで検索処理が要されること
から、全体としての処理量は極めて膨大になることが判
る。符号化データとして、可変長、固定長のものが混在
している場合には、それの復号化処理はより一層複雑な
ものとなっているわけである。
構成)の読み込み (2)最初に読み込まれたビットX、の状態に応じての
該当復号化データ群の検索・読み出しくビットX□の状
態が“θ″か、“1″かに応じて第1ビットがその値に
該当している全復号化データM11個の、候補データと
しての検索・読み出し) (3)候補データM11個よりなる復号化データ群から
のビットX、の状態による該当復号化データ群の検索・
読み出しく第2ビットがビットX2の状態に該当してい
る全復号化データM、2個の、候補データM、1個より
なる復号化データ群からの候補としての検索・読み出し
) (4)候補データM12個よりなる復号化データ群から
のビットX3の状態による該当復号化データ群の検索・
読み出しく第3ビットがビットX3の状態に該当してい
る全復号化データMIa個の、候補データM、2個より
なる復号化データ群からの候補としての検索・読み出し
) (5)以下、N3回まで同様な処理の繰返し以上のよう
に、復号化処理においては、N1回まで同様な処理が行
なわれるが、各処理ステップで検索処理が要されること
から、全体としての処理量は極めて膨大になることが判
る。符号化データとして、可変長、固定長のものが混在
している場合には、それの復号化処理はより一層複雑な
ものとなっているわけである。
以上からも判るように、これまでの可変長符号化・復号
化処理方法による場合は、ビット単位に処理が行なわれ
ていることから、符号化・復号化処理を高速に行ない得
ないものとなっている。
化処理方法による場合は、ビット単位に処理が行なわれ
ていることから、符号化・復号化処理を高速に行ない得
ないものとなっている。
本発明の目的は、順次所定順に入力される固定長被符号
化入力データ各々に対する符号化規則が直接間接に予め
知れている場合に、それら入力データを固定長符号を含
む可変長符号として高速に符号化処理し得る信号符号化
装置を供するにある。
化入力データ各々に対する符号化規則が直接間接に予め
知れている場合に、それら入力データを固定長符号を含
む可変長符号として高速に符号化処理し得る信号符号化
装置を供するにある。
また、本発明の他の目的は、固定長被符号化入力データ
と過去の処理来歴とに基つき、順次所定順に入力される
固定長被符号化入力データ各々に対する符号化規則を決
定しつつ、被符号化入力データを固定長符号を含む可変
長符号として高速に符号化処理し得る信号符号化装置を
供するにある。
と過去の処理来歴とに基つき、順次所定順に入力される
固定長被符号化入力データ各々に対する符号化規則を決
定しつつ、被符号化入力データを固定長符号を含む可変
長符号として高速に符号化処理し得る信号符号化装置を
供するにある。
更に、本発明の他の目的は、順次所定順に人力される、
固定長符号を含む可変長符号からなる被復号仕入力デー
タ列に対する復号化規則が直接間接に予め知れている場
合に、その被復号化入力データ列を1種類以上の復号化
規則に基づき固定長復号化データに高速に復号化処理し
得る信号符号化装置を供するにある。
固定長符号を含む可変長符号からなる被復号仕入力デー
タ列に対する復号化規則が直接間接に予め知れている場
合に、その被復号化入力データ列を1種類以上の復号化
規則に基づき固定長復号化データに高速に復号化処理し
得る信号符号化装置を供するにある。
更にまた、他の目的は、現に復号化されているデータと
過去の処理来歴とに基づき、順次入力される被復号化入
力データ列に対する復号化規則を決定しつつ、その被復
号化入力データ列を高速に復号化処理し得る信号符号化
装置を供するにある)更に本発明の他の目的としては、
被符号化入力データを固定長符号を含む可変長符号に高
速に符号化処理し得るとともに、固定長符号を含む可変
長符号としての被復号化データを高速に復号化処理し得
る信号符号化装置を供するにある。
過去の処理来歴とに基づき、順次入力される被復号化入
力データ列に対する復号化規則を決定しつつ、その被復
号化入力データ列を高速に復号化処理し得る信号符号化
装置を供するにある)更に本発明の他の目的としては、
被符号化入力データを固定長符号を含む可変長符号に高
速に符号化処理し得るとともに、固定長符号を含む可変
長符号としての被復号化データを高速に復号化処理し得
る信号符号化装置を供するにある。
[課題を解決するための手段]
上記目的は、2Nビット長のデータ入力ポート、2×2
Nビット長のデータ出力ポートおよびNビット長のシフ
ト値入力ポートよりなるシフト制御手段と、被符号化入
力データに対して一意的に定まる可変長符号を出力する
、符号化規則対応の可変長符号データ変換手段と、被符
号化入力データに対して一意的に定まるの可変長符号デ
ータ長Nビットを出力する、符号化規則対応の可変長符
号データ長出力手段と、可変長符号データ変換手段各々
の出力から何れか1つを選択する可変長符号データ選択
手段と、可変長符号データ長出力手段各々の出力から何
れか1つを選択する可変長符号データ長選択手段と、該
データ長選択手段からの可変長符号データ長が入力され
る度に、該データ長を1クロックサイクル毎に加算蓄積
する加算蓄積手段とを少なくとも具備せしめることで達
成される。
Nビット長のデータ出力ポートおよびNビット長のシフ
ト値入力ポートよりなるシフト制御手段と、被符号化入
力データに対して一意的に定まる可変長符号を出力する
、符号化規則対応の可変長符号データ変換手段と、被符
号化入力データに対して一意的に定まるの可変長符号デ
ータ長Nビットを出力する、符号化規則対応の可変長符
号データ長出力手段と、可変長符号データ変換手段各々
の出力から何れか1つを選択する可変長符号データ選択
手段と、可変長符号データ長出力手段各々の出力から何
れか1つを選択する可変長符号データ長選択手段と、該
データ長選択手段からの可変長符号データ長が入力され
る度に、該データ長を1クロックサイクル毎に加算蓄積
する加算蓄積手段とを少なくとも具備せしめることで達
成される。
また、他の目的は、2種類以上の符号化規則に基づいて
被符号化入力データが符号化されるものとして、上記構
成に更に、1クロックサイクル毎に更新可能とされた状
態レジスタと、この状態レジスタの内容と被符号化入力
データに対して一意的に定まる選択制御出力を1クロッ
クサイクル毎に可変長符号データ選択手段および可変長
符号データ長選択手段に出力し、次クロックサイクルで
の遷移状態を1クロックサイクル毎にその状態レジスタ
に出力する状態遷移制御手段とを具備せしめる二とで達
成される。
被符号化入力データが符号化されるものとして、上記構
成に更に、1クロックサイクル毎に更新可能とされた状
態レジスタと、この状態レジスタの内容と被符号化入力
データに対して一意的に定まる選択制御出力を1クロッ
クサイクル毎に可変長符号データ選択手段および可変長
符号データ長選択手段に出力し、次クロックサイクルで
の遷移状態を1クロックサイクル毎にその状態レジスタ
に出力する状態遷移制御手段とを具備せしめる二とで達
成される。
更に、他の目的は、2×2Nビット長のデータ入力ポー
ト、2Nビット長のデータ出力ポートおよびNビット長
のシフト値入力ポートをからなるシフト制御手段と、可
変長符号人力データに対して一意的に定まる固定長復号
化データを出力する、復号化規則対応の可変長符号復号
化データ変換手段と、可変長符号入力データに対して一
意的に定まる、可変長符号データ長Nビットを出力する
、可変長符号データ長出力手段と、可変長符号復号化デ
ータ変換手段各々の出力から何れか1つを選択する復号
化データ選択手段と、可変長符号データ長出力手段各々
の出力から何れか1つを選択する可変長符号データ長選
択手段と、データ長選択手段からの可変長符号データ長
が入力される度に、そのデータ長を1クロックサイクル
毎に加算蓄積する加算蓄積手段とを少なくとも具備せし
めることで達成される。
ト、2Nビット長のデータ出力ポートおよびNビット長
のシフト値入力ポートをからなるシフト制御手段と、可
変長符号人力データに対して一意的に定まる固定長復号
化データを出力する、復号化規則対応の可変長符号復号
化データ変換手段と、可変長符号入力データに対して一
意的に定まる、可変長符号データ長Nビットを出力する
、可変長符号データ長出力手段と、可変長符号復号化デ
ータ変換手段各々の出力から何れか1つを選択する復号
化データ選択手段と、可変長符号データ長出力手段各々
の出力から何れか1つを選択する可変長符号データ長選
択手段と、データ長選択手段からの可変長符号データ長
が入力される度に、そのデータ長を1クロックサイクル
毎に加算蓄積する加算蓄積手段とを少なくとも具備せし
めることで達成される。
更にまた、他の目的は、復号化処理に関する上記構成に
更に、1クロックサイクル毎に更新可能とされた状態レ
ジスタと、この状態レジスタの内容と復号化データ選択
手段からの復号化データに対して一意的に定まる選択制
御出力を1クロックサイクル毎に可変長符号データ長出
力手段および可変長符号復号化データ変換手段に出力し
、次クロックサイクルでの遷移状態を1クロックサイク
ル毎に上記状態レジスタに出力する状態遷移制御手段と
を少なくとも具備せしめることで達成される。
更に、1クロックサイクル毎に更新可能とされた状態レ
ジスタと、この状態レジスタの内容と復号化データ選択
手段からの復号化データに対して一意的に定まる選択制
御出力を1クロックサイクル毎に可変長符号データ長出
力手段および可変長符号復号化データ変換手段に出力し
、次クロックサイクルでの遷移状態を1クロックサイク
ル毎に上記状態レジスタに出力する状態遷移制御手段と
を少なくとも具備せしめることで達成される。
更には、他の目的は、上記信号符号化処理を行なう要部
構成と、同じく信号復号化処理を行なう要部構成とを少
なくとも具備せしめることで達成される。
構成と、同じく信号復号化処理を行なう要部構成とを少
なくとも具備せしめることで達成される。
[作用]
順次所定順に入力される固定長被符号化入力データ各々
に対する符号化規則が直接間接に予め知れている場合、
あるいは状態遷移制御手段によって固定長被符号化入力
データと過去の処理来歴とに基づき、順次所定順に入力
される固定長被符号化入力データ各々に対する符号化規
則が決定される場合には、その符号化規則に基づき固定
長被符号化入力データが符号化されるようにすればよい
ものである。即ち、固定長被符号化入力データをアドレ
スとして、規則対応の可変長符号データ変換手段各々よ
り読み出された可変長符号データの中から、可変長符号
データ選択手段によってその符号化規則対応のものを選
択すると同時に、符号化規則対応の可変長符号データ長
出力手段各々より読み出された可変長符号データ長の中
がら、可変長符号データ長選択手段によってその符合化
規則対応のものを選択すればよいものである。もしも、
固定長被符合化入力データが固定長符合に符号化される
必要がある場合には、その符号化規則対応の可変長符号
データ変換手段には固定長被符号化入力データそのもの
を、また、同じく可変長符号データ長出力手段にはその
固定長被符号化入力データのデータ長を予め記憶せしめ
ておくことも考えられるが、選択された符号化規則、あ
るいは状態遷移制御手段で決定された符号化規則に基づ
いて、可変長符号データ変換手段および可変長符号デー
タ長出力手段不要として固定長符号とこれに対するデー
タ長が容易に得られるものである。
に対する符号化規則が直接間接に予め知れている場合、
あるいは状態遷移制御手段によって固定長被符号化入力
データと過去の処理来歴とに基づき、順次所定順に入力
される固定長被符号化入力データ各々に対する符号化規
則が決定される場合には、その符号化規則に基づき固定
長被符号化入力データが符号化されるようにすればよい
ものである。即ち、固定長被符号化入力データをアドレ
スとして、規則対応の可変長符号データ変換手段各々よ
り読み出された可変長符号データの中から、可変長符号
データ選択手段によってその符号化規則対応のものを選
択すると同時に、符号化規則対応の可変長符号データ長
出力手段各々より読み出された可変長符号データ長の中
がら、可変長符号データ長選択手段によってその符合化
規則対応のものを選択すればよいものである。もしも、
固定長被符合化入力データが固定長符合に符号化される
必要がある場合には、その符号化規則対応の可変長符号
データ変換手段には固定長被符号化入力データそのもの
を、また、同じく可変長符号データ長出力手段にはその
固定長被符号化入力データのデータ長を予め記憶せしめ
ておくことも考えられるが、選択された符号化規則、あ
るいは状態遷移制御手段で決定された符号化規則に基づ
いて、可変長符号データ変換手段および可変長符号デー
タ長出力手段不要として固定長符号とこれに対するデー
タ長が容易に得られるものである。
このようにして、固定長符号を含む可変長符号データは
そのデータ長と対として得られるか、可変長符号データ
長選択手段からの可変長符号データ長に基づき加算蓄積
手段を介しシフト制御手段での、可変長符号データ選択
手段からの可変長符号を所定にシフト制御出力するとと
もに、シフト制御手段からのシフト出力を2つの一時記
憶手段を介し一時記憶手段に転送記憶せしめるようにす
れば、並列/直列変換機能を有したその一時記憶手段に
は、直前の符号化処理で得られた可変長符号データ、あ
るいは固定長符号データに連続して今回での符号化処理
自得られた符号データが記憶せしめられるものである。
そのデータ長と対として得られるか、可変長符号データ
長選択手段からの可変長符号データ長に基づき加算蓄積
手段を介しシフト制御手段での、可変長符号データ選択
手段からの可変長符号を所定にシフト制御出力するとと
もに、シフト制御手段からのシフト出力を2つの一時記
憶手段を介し一時記憶手段に転送記憶せしめるようにす
れば、並列/直列変換機能を有したその一時記憶手段に
は、直前の符号化処理で得られた可変長符号データ、あ
るいは固定長符号データに連続して今回での符号化処理
自得られた符号データが記憶せしめられるものである。
一方、復号化処理においては、順次所定順に入力される
被復号化入力データ列に対する復号化規則が直接間接に
予め知れている場合、あるいは状態遷移制御手段によっ
て復号化データと過去の処理来歴とに基づき、順次所定
順に入力される被復号化入力データに対する復号化規則
が決定される場合には、その復号化規則に基づきクロッ
ク周期で被復号化入力データ列が復号化されるようにす
ればよいものである。即ち、初期状態からの最初の復号
化処理において、その処理で必要とされる復号化規則が
予め知れている場合、その復号化規則に基づいて先頭の
可変長符号入力データ(可変長符号入力データ全体とし
てのデータ長は固定長とされるが、一般に不特定ビット
数の後続の可変長符号入力データ部分を含む)からは復
号化処理によって可変長符号データ長と固定長復号化デ
ータが得られるが、この後は、状態遷移制御手段等によ
ってその復号化データに基づき次の復号化規則を決定し
、また、その可変長データ長に基づき次の復号化される
べき可変長入力データを所定に更新する、いった具合に
復号化処理を繰返し行なうようにすればよいものである
。もしも、その復号化処理の途中において、固定長の可
変長符号入力データが出現するような場合には、適当に
発生された固定長の可変長データ長をそのままその可変
長符号入力データについてのデータ長として得るととも
に、その可変長符号入力データをそのまま復号化データ
として得るようにすればよいものである。
被復号化入力データ列に対する復号化規則が直接間接に
予め知れている場合、あるいは状態遷移制御手段によっ
て復号化データと過去の処理来歴とに基づき、順次所定
順に入力される被復号化入力データに対する復号化規則
が決定される場合には、その復号化規則に基づきクロッ
ク周期で被復号化入力データ列が復号化されるようにす
ればよいものである。即ち、初期状態からの最初の復号
化処理において、その処理で必要とされる復号化規則が
予め知れている場合、その復号化規則に基づいて先頭の
可変長符号入力データ(可変長符号入力データ全体とし
てのデータ長は固定長とされるが、一般に不特定ビット
数の後続の可変長符号入力データ部分を含む)からは復
号化処理によって可変長符号データ長と固定長復号化デ
ータが得られるが、この後は、状態遷移制御手段等によ
ってその復号化データに基づき次の復号化規則を決定し
、また、その可変長データ長に基づき次の復号化される
べき可変長入力データを所定に更新する、いった具合に
復号化処理を繰返し行なうようにすればよいものである
。もしも、その復号化処理の途中において、固定長の可
変長符号入力データが出現するような場合には、適当に
発生された固定長の可変長データ長をそのままその可変
長符号入力データについてのデータ長として得るととも
に、その可変長符号入力データをそのまま復号化データ
として得るようにすればよいものである。
また、上記したような符号化処理機能と復号化処理機能
とが同一装置内に具備せしめられる場合は、被符号化入
力データを固定長符号を含む可変長符号に高速に符号化
処理し得るばかりか、固定長符号を含む可変長符号とし
ての被復号化データを高速に復号化処理し得るものであ
る。
とが同一装置内に具備せしめられる場合は、被符号化入
力データを固定長符号を含む可変長符号に高速に符号化
処理し得るばかりか、固定長符号を含む可変長符号とし
ての被復号化データを高速に復号化処理し得るものであ
る。
[実施例]
以下、本発明を第1図から第17図により説明する。
先ず本発明による信号符号化装置の概略的な構成につい
て説明すれば、第1図はその一例での内部構成を示した
ものである。図示のように、本例でのものは、説明を一
般的に行なう必要上、符号化・復号化機能を具備したも
のと構成されているが、勿論前れか一方の機能のみを具
備したものとして構成することも可能である。本例での
信号符号化装置1による場合、外部からの入力信号(通
常、アナログ信号)10に対しては、先ず前処理として
信号入力処理部2でノイズ除去等の処理か行なわれ、こ
の処理済の入力信号IO1即ち、処理後入力信号14は
次に各種変換機能(A/D変換、周波数変換機能等)が
具備された信号変換部3で、例えば8ビット単位にディ
ジタル変換されるようになっている。信号変換部3から
出力されたデータは、(被符号化)入力データ15とし
て信号符号化部4で所定に符号化圧縮され内部に一時的
に保持されるが、送信制御部5より送信データ要求信号
21がある度に、送信データ16として送信制御部5に
入力され、更に送信制御部5からは送信信号12が外部
装置(図示されていない対向装置)に対し、あるCCI
TT規格に準拠した可変長フレームフォーマット型式(
フレーム上のデータチャネルには、一般に可変長符号デ
ータや固定長符号データが混在した状態で割り付けされ
ている)として出力されるようになっている。一方、そ
の外部装置からの被復号化データとしての受信信号13
は、同じく可変長フレームフォーマット型式として受信
制御部9で受信されたうえその内部に一時的に保持され
るが、信号復号化部8より受信データ要求信号20があ
る度に、受信データ19として信号復号化部8て所定に
復号化伸張された後は、(復号化)出力データ18とし
て信号逆変換部(信号変換部3での機能とは逆の変換機
能を具備)7て逆変換信号17に変換され、更に信号出
力処理部6を介し外部に出力信号11として出力され、
所定に処理されるようになっている。
て説明すれば、第1図はその一例での内部構成を示した
ものである。図示のように、本例でのものは、説明を一
般的に行なう必要上、符号化・復号化機能を具備したも
のと構成されているが、勿論前れか一方の機能のみを具
備したものとして構成することも可能である。本例での
信号符号化装置1による場合、外部からの入力信号(通
常、アナログ信号)10に対しては、先ず前処理として
信号入力処理部2でノイズ除去等の処理か行なわれ、こ
の処理済の入力信号IO1即ち、処理後入力信号14は
次に各種変換機能(A/D変換、周波数変換機能等)が
具備された信号変換部3で、例えば8ビット単位にディ
ジタル変換されるようになっている。信号変換部3から
出力されたデータは、(被符号化)入力データ15とし
て信号符号化部4で所定に符号化圧縮され内部に一時的
に保持されるが、送信制御部5より送信データ要求信号
21がある度に、送信データ16として送信制御部5に
入力され、更に送信制御部5からは送信信号12が外部
装置(図示されていない対向装置)に対し、あるCCI
TT規格に準拠した可変長フレームフォーマット型式(
フレーム上のデータチャネルには、一般に可変長符号デ
ータや固定長符号データが混在した状態で割り付けされ
ている)として出力されるようになっている。一方、そ
の外部装置からの被復号化データとしての受信信号13
は、同じく可変長フレームフォーマット型式として受信
制御部9で受信されたうえその内部に一時的に保持され
るが、信号復号化部8より受信データ要求信号20があ
る度に、受信データ19として信号復号化部8て所定に
復号化伸張された後は、(復号化)出力データ18とし
て信号逆変換部(信号変換部3での機能とは逆の変換機
能を具備)7て逆変換信号17に変換され、更に信号出
力処理部6を介し外部に出力信号11として出力され、
所定に処理されるようになっている。
以上のように、信号符号化部および信号復号化部は本発
明に直接係るものとされているか、第2図は一例でのそ
の信号符号化部の一般的な内部構成を示したものである
。図示のように、例えば8ビット単位の(被符号化)入
力データ15は、例えば8ビット単位にクロック信号2
2に同期して入力データレジスタ23に順次一時的に記
憶された後は、入力データレジスタ出力27として符号
化制御ユニット24にデータ種別判定用として与えられ
る他、データ種別対応の可変長符号語長テーブル(#1
〜#N)25および可変長符号化データテーブル(#1
〜# N )26には読み出しアドレスとして、符号化
データ選択回路31に対してはまた、被選択入力データ
として直接それぞれ与えられるようになっている。符号
化制御ユニット24については詳細に後述するところで
あるが、符号化制御ユニット24にはそれまでの処理来
歴に基づく状態が記憶されており、次に如何なる符号化
規則に基づいて入力データ15を可変長符号化、あるい
は固定長符号化する必要があるかが、入力データレジス
タ出力27の内容から判断されるようになっている。こ
の判断結果に基づき符号化データ選択信号29、あるい
は固定符号語長データ28が出力され、これら信号29
.28によって語長選択回路30および符号化データ選
択回路31は所定に制御されているものである。
明に直接係るものとされているか、第2図は一例でのそ
の信号符号化部の一般的な内部構成を示したものである
。図示のように、例えば8ビット単位の(被符号化)入
力データ15は、例えば8ビット単位にクロック信号2
2に同期して入力データレジスタ23に順次一時的に記
憶された後は、入力データレジスタ出力27として符号
化制御ユニット24にデータ種別判定用として与えられ
る他、データ種別対応の可変長符号語長テーブル(#1
〜#N)25および可変長符号化データテーブル(#1
〜# N )26には読み出しアドレスとして、符号化
データ選択回路31に対してはまた、被選択入力データ
として直接それぞれ与えられるようになっている。符号
化制御ユニット24については詳細に後述するところで
あるが、符号化制御ユニット24にはそれまでの処理来
歴に基づく状態が記憶されており、次に如何なる符号化
規則に基づいて入力データ15を可変長符号化、あるい
は固定長符号化する必要があるかが、入力データレジス
タ出力27の内容から判断されるようになっている。こ
の判断結果に基づき符号化データ選択信号29、あるい
は固定符号語長データ28が出力され、これら信号29
.28によって語長選択回路30および符号化データ選
択回路31は所定に制御されているものである。
即ち、入力データレジスタ出力27内容より入力データ
15かある符号化規則に基づき可変長符号化される必要
があると判断された場合には、符号化データ選択信号2
9によって語長選択回路30では、複数の可変長符号語
長テーブル25各々から同時に読み出された語長データ
(#1〜#N)40のうちから、その符号化規則に応じ
たものを送信語長データ33として選択出力する一方で
は、符号化データ選択回路31では、複数の可変長符号
化データテーブル26各々から同時に読み出された符号
化データ(#1〜#N)41のうちから、その符号化規
則に応じたものを送信符号化データ34として選択出力
しているものである。尤も、符号化データ選択信号29
を可変長符号語長テーブル25および可変長符号化デー
タテーブル26に選択信号として作用せしめる場合は、
語長選択回路30および符号化データ選択回路31は不
要となっている。このような事情は後述する復号化処理
でも同様となっている。しかしながら、入力データレジ
スタ出力27内容より入力データ15が固定長符号化さ
れる必要があると判断された場合は、語長選択回路30
からは固定符号語長データ28がそのまま送信語長デー
タ33として選択出力される一方では、符号化データ選
択回路31からは入力データレジスタ出力27そのもの
が送信符号化データ34として選択出力されているもの
である。ここで、入力データレジスタ出力27である(
被符号化)入力データ15が、ある符号化規則に基ツイ
テ如何に一般的に符号化されるかについて説明すれば、
第3図にその例を示すところである。
15かある符号化規則に基づき可変長符号化される必要
があると判断された場合には、符号化データ選択信号2
9によって語長選択回路30では、複数の可変長符号語
長テーブル25各々から同時に読み出された語長データ
(#1〜#N)40のうちから、その符号化規則に応じ
たものを送信語長データ33として選択出力する一方で
は、符号化データ選択回路31では、複数の可変長符号
化データテーブル26各々から同時に読み出された符号
化データ(#1〜#N)41のうちから、その符号化規
則に応じたものを送信符号化データ34として選択出力
しているものである。尤も、符号化データ選択信号29
を可変長符号語長テーブル25および可変長符号化デー
タテーブル26に選択信号として作用せしめる場合は、
語長選択回路30および符号化データ選択回路31は不
要となっている。このような事情は後述する復号化処理
でも同様となっている。しかしながら、入力データレジ
スタ出力27内容より入力データ15が固定長符号化さ
れる必要があると判断された場合は、語長選択回路30
からは固定符号語長データ28がそのまま送信語長デー
タ33として選択出力される一方では、符号化データ選
択回路31からは入力データレジスタ出力27そのもの
が送信符号化データ34として選択出力されているもの
である。ここで、入力データレジスタ出力27である(
被符号化)入力データ15が、ある符号化規則に基ツイ
テ如何に一般的に符号化されるかについて説明すれば、
第3図にその例を示すところである。
図示のように、符号化データは対としての語長(データ
長)とともに示されているが、これより判るように入力
データa−h各々に対しては、その値が小さい程に語長
が短い符号化データが割当てられるようになっている。
長)とともに示されているが、これより判るように入力
データa−h各々に対しては、その値が小さい程に語長
が短い符号化データが割当てられるようになっている。
換言すれば、その値が大きい程に語長が長い符号化デー
タが割り付けされるようになっているものである。例え
ば入力データaにその例を採れば、本来“oooooo
oo”であったものが“00”に符号化圧縮され、した
がって、語長は“010”、即ち、2ビット長として表
されるようになっている。原則的には以上のようにして
各種の符号化が行なわれているわけであるが、場合によ
っては、被符号化入力データは符号化されることなく、
その入力データそのものが符号化データとして、即ち、
固定長符号化データとして得られるようになっている。
タが割り付けされるようになっているものである。例え
ば入力データaにその例を採れば、本来“oooooo
oo”であったものが“00”に符号化圧縮され、した
がって、語長は“010”、即ち、2ビット長として表
されるようになっている。原則的には以上のようにして
各種の符号化が行なわれているわけであるが、場合によ
っては、被符号化入力データは符号化されることなく、
その入力データそのものが符号化データとして、即ち、
固定長符号化データとして得られるようになっている。
したがって、固定長符号化データに対するデータ長は8
ビットとなる。
ビットとなる。
さて、再び説明を第2図に戻せば、以上のようにして送
信語長データ33および送信符号化データ34が得られ
るが、これらデータに基づいては送信データ生成回路3
2で送信制御部5への送信データ16が生成されるが、
これについては後述するところである。
信語長データ33および送信符号化データ34が得られ
るが、これらデータに基づいては送信データ生成回路3
2で送信制御部5への送信データ16が生成されるが、
これについては後述するところである。
第4図は符号化制御ユニットの一例での内部構成を示し
たものである。本例での符号化制御ユニット24は、現
時点での符号化状態を記憶している状態レジスタ(A
(i))37と、符号化状態遷移論理回路(A (i+
1 ))35と、符号化制御出力回路(B(i))36
とから構成されたものとなっている。符号化状態遷移論
理回路(A (i+1 ))35では、現時点での符号
化状態を表している現状態符号39と、新たに入力され
る入力データレジスタ出力27内容とから、一意的に次
状態符号38を次符号化規則として状態レジスタ37に
出力するようになっている。その状態はクロック信号2
2の1クロックサイクル毎の終了時点で更新化とされて
いるが、これが次の状態として状態レジスタ(A (i
))37に記憶されるものである。符号化状態遷移論理
回路(A (i+ 1 ))35と同様にして、符号化
制御出力回路(B (i))36ではまた、現状態符号
39と入力データレジスタ出力37内容とから一意的に
制御出力信号を発生されるようになっている。即ち、既
に述べたところの符号化データ選択信号29、固定符号
語長データ28が制御出力信号として得られるものであ
る。因みに、ここで、次の時点での符号化状態A (i
+ 1 )、現時点での制御出力状態B (i)を式で
示せば、以下のようである。
たものである。本例での符号化制御ユニット24は、現
時点での符号化状態を記憶している状態レジスタ(A
(i))37と、符号化状態遷移論理回路(A (i+
1 ))35と、符号化制御出力回路(B(i))36
とから構成されたものとなっている。符号化状態遷移論
理回路(A (i+1 ))35では、現時点での符号
化状態を表している現状態符号39と、新たに入力され
る入力データレジスタ出力27内容とから、一意的に次
状態符号38を次符号化規則として状態レジスタ37に
出力するようになっている。その状態はクロック信号2
2の1クロックサイクル毎の終了時点で更新化とされて
いるが、これが次の状態として状態レジスタ(A (i
))37に記憶されるものである。符号化状態遷移論理
回路(A (i+ 1 ))35と同様にして、符号化
制御出力回路(B (i))36ではまた、現状態符号
39と入力データレジスタ出力37内容とから一意的に
制御出力信号を発生されるようになっている。即ち、既
に述べたところの符号化データ選択信号29、固定符号
語長データ28が制御出力信号として得られるものであ
る。因みに、ここで、次の時点での符号化状態A (i
+ 1 )、現時点での制御出力状態B (i)を式で
示せば、以下のようである。
A(i+1)=A (D(i)、A(i))・・・
・・・(1)B(i)”B (D(i)、A(i))
・・・ ・・・(2)但し、A (i)は現時点で
の符号化状態を、D (i)は現時点での入力データレ
ジスタ出力37内容をそれぞれ示す。
・・・(1)B(i)”B (D(i)、A(i))
・・・ ・・・(2)但し、A (i)は現時点で
の符号化状態を、D (i)は現時点での入力データレ
ジスタ出力37内容をそれぞれ示す。
以上のように、A (i+1 )、 B (i)はとも
にD (i)A (i)の関数となっていることが判る
。
にD (i)A (i)の関数となっていることが判る
。
第5図はその状態遷移動作の具体例を示したものである
。ここで発生すべき符号化データ列は、本例ではあるク
ロックサイクル1−1.1.1+1という3つのサイク
ルに対応して、第2図に示されている符号化データテー
ブル(#1〜#N)26に対応して、1−1サイクルの
時に符号化データグループ#2に所属するデータ群の何
れかが、また、1.1+1にはともにグループ#5に所
属するデータの何れかが連続的に入力される場合が想定
されたものとなっている。図示のように、クロックサイ
クル1−1の時には、A (i)はデータ群#2が入力
されるを待っている状態になっている。
。ここで発生すべき符号化データ列は、本例ではあるク
ロックサイクル1−1.1.1+1という3つのサイク
ルに対応して、第2図に示されている符号化データテー
ブル(#1〜#N)26に対応して、1−1サイクルの
時に符号化データグループ#2に所属するデータ群の何
れかが、また、1.1+1にはともにグループ#5に所
属するデータの何れかが連続的に入力される場合が想定
されたものとなっている。図示のように、クロックサイ
クル1−1の時には、A (i)はデータ群#2が入力
されるを待っている状態になっている。
この時にデータ群#2に所属するデータD 2+か入力
されれば、これに対応した符号化データ(#2)41が
自動的に符号化データ選択回路31から得られるべく、
制御出力B (i)としての符号化データ選択信号29
の内容は、可変長符号化データテーブル(#2)26を
選択するような値を出力するようになっている。その際
同時に、その符号化データ選択信号29によっては、語
長データ(#2)40が自動的に語長選択回路30から
得られるべく制御されているものである。その後は、デ
ータ群#5に所属するデータI)s4が入力されるのを
待つようにして、以下同様にして動作するものである。
されれば、これに対応した符号化データ(#2)41が
自動的に符号化データ選択回路31から得られるべく、
制御出力B (i)としての符号化データ選択信号29
の内容は、可変長符号化データテーブル(#2)26を
選択するような値を出力するようになっている。その際
同時に、その符号化データ選択信号29によっては、語
長データ(#2)40が自動的に語長選択回路30から
得られるべく制御されているものである。その後は、デ
ータ群#5に所属するデータI)s4が入力されるのを
待つようにして、以下同様にして動作するものである。
このように、所定にA (i+1)、 B (i)を予
め実行するための論理回路が符号化状態遷移論理回路3
5、符号化制御出力回路36に設けられたものとなって
いる。因みに、第5図に注記されているデータ群#1〜
#N各々を構成するデータについて説明すれば、例えば
データ群#1は、存在の可能性があるに1種類のデータ
DIl〜D lklよりなるものとなっている。即ち、
データDll〜D、に1各々が8ビットデータであると
すれば、klの値は256(=22)以下の値をとるよ
うになっている。このような事情は他のデータ群#2〜
#5についても、また、後述するデータ群(第13図参
照のこと)においても同様である。
め実行するための論理回路が符号化状態遷移論理回路3
5、符号化制御出力回路36に設けられたものとなって
いる。因みに、第5図に注記されているデータ群#1〜
#N各々を構成するデータについて説明すれば、例えば
データ群#1は、存在の可能性があるに1種類のデータ
DIl〜D lklよりなるものとなっている。即ち、
データDll〜D、に1各々が8ビットデータであると
すれば、klの値は256(=22)以下の値をとるよ
うになっている。このような事情は他のデータ群#2〜
#5についても、また、後述するデータ群(第13図参
照のこと)においても同様である。
さて、再び第2図に戻り図中の送信データ生成回路32
について詳細に説明すれば、第6図はその一例での具体
的構成を示したものである。図示のように、本例での送
信データ生成回路32は、クロスバシフト制御回路42
、加算器43、加算器ラッチ44、キャリー信号ラッチ
45、論理和回路46、データセレクタ(# 1 )4
7、データセレクタ(#2)48、送信データ上位ラッ
チ49、送信データ下位ラッチ50、送信データセット
制御回路57および並列/直列変換レジスタ(既述の一
時記憶手段に相当)56とから構成されたものとなって
いる。本例においては、例として送信符号化データ34
は不要ビットも含めてそのデータ長が8ビットとされ、
したかって、送信語長データ33としては3ビットで十
分となっている。
について詳細に説明すれば、第6図はその一例での具体
的構成を示したものである。図示のように、本例での送
信データ生成回路32は、クロスバシフト制御回路42
、加算器43、加算器ラッチ44、キャリー信号ラッチ
45、論理和回路46、データセレクタ(# 1 )4
7、データセレクタ(#2)48、送信データ上位ラッ
チ49、送信データ下位ラッチ50、送信データセット
制御回路57および並列/直列変換レジスタ(既述の一
時記憶手段に相当)56とから構成されたものとなって
いる。本例においては、例として送信符号化データ34
は不要ビットも含めてそのデータ長が8ビットとされ、
したかって、送信語長データ33としては3ビットで十
分となっている。
さて、具体的にその動作について説明すれば、送信符号
化データ34は送信語長データ33とともにクロック信
号22周期で得られるが、加算器43では加算器ラッチ
44とともに、その送信符号化データ34についての送
信語長データ33が1クロックサイクル毎に加算蓄積さ
れており、その蓄積値、即ち、加算器ラッチ44の出力
値に応じて、クロスバシフト制御回路42からはそのク
ロスバ出力53かシフト制御された状態で出力されるよ
うになっている。
化データ34は送信語長データ33とともにクロック信
号22周期で得られるが、加算器43では加算器ラッチ
44とともに、その送信符号化データ34についての送
信語長データ33が1クロックサイクル毎に加算蓄積さ
れており、その蓄積値、即ち、加算器ラッチ44の出力
値に応じて、クロスバシフト制御回路42からはそのク
ロスバ出力53かシフト制御された状態で出力されるよ
うになっている。
加算器43は3ビット加算器として機能しているが、そ
の加算結果が“1000”(10進表示での8に相当)
社となれば、いわゆるオーバーフローし、その際に加算
器43から発生されるキャリー信号51は、クロック信
号22に同期してキャリー信号ラッチ45に記憶される
ようになっている。キャリーラッチ信号76はクロック
信号22とともに送信データセット制御回路57へ送ら
れ、これにより送信データセット制御回路57からは送
信データセット信号52か並列/直列変換レジスタ(本
例では8ビット容量)56に送出されるようになってい
る。また、同時に加算器43からキャリー信号51が発
生された場合には、次のクロックサイクルで送信データ
上位ラッチ(本例では8ビット容量)49の内容が送信
データ下位ラッチ(本例では8ビット容量)48の内容
に更新されるべく、また、下位ラッチ48の記憶内容と
しては全て“0”がセットされるべく、キャリーラッチ
信号76によってデータセレクタ(#1)47、データ
セレクタ(@ 2 )48各々か同時に制御されるよう
になっている。ところで、クロスバ出力53は16ビッ
ト長とされ、入力としての送信符号化データ34のそれ
の2倍の長さをもっているが、クロスバ出力53の内容
は、8ビット長の送信符号化データ34を、加算器ラッ
チ44出力をシフトデータ(So=S2)として、クロ
スバ出力53でのMSB側からその分LSB側にシフト
せしめられた状態として得られるようになっている。
の加算結果が“1000”(10進表示での8に相当)
社となれば、いわゆるオーバーフローし、その際に加算
器43から発生されるキャリー信号51は、クロック信
号22に同期してキャリー信号ラッチ45に記憶される
ようになっている。キャリーラッチ信号76はクロック
信号22とともに送信データセット制御回路57へ送ら
れ、これにより送信データセット制御回路57からは送
信データセット信号52か並列/直列変換レジスタ(本
例では8ビット容量)56に送出されるようになってい
る。また、同時に加算器43からキャリー信号51が発
生された場合には、次のクロックサイクルで送信データ
上位ラッチ(本例では8ビット容量)49の内容が送信
データ下位ラッチ(本例では8ビット容量)48の内容
に更新されるべく、また、下位ラッチ48の記憶内容と
しては全て“0”がセットされるべく、キャリーラッチ
信号76によってデータセレクタ(#1)47、データ
セレクタ(@ 2 )48各々か同時に制御されるよう
になっている。ところで、クロスバ出力53は16ビッ
ト長とされ、入力としての送信符号化データ34のそれ
の2倍の長さをもっているが、クロスバ出力53の内容
は、8ビット長の送信符号化データ34を、加算器ラッ
チ44出力をシフトデータ(So=S2)として、クロ
スバ出力53でのMSB側からその分LSB側にシフト
せしめられた状態として得られるようになっている。
ここで、クロスバシフト制御回路42のその機能を第7
図および第8図により説明すれば、第7図に示す例では
、シフトデータ(S、−52)として“101”、即ち
、5ビット分のシフト量がクロスバシフト制御回路に与
えられていることから、クロスバシフト制御回路への8
ビット並列データ人力X7〜X0は、そのMSBがクロ
スバ出力Y15〜Y、におけるMSB側に偏寄された状
態から、5ビット分LSB側にシフトせしめられた状態
として得られるようになっている。また、第8図はビッ
トS。〜S、から構成されるシフトデータ5i(i=0
〜7)各々に対し、クロスバ出力Ls−yo中の如何な
るビット位置に並列データ人力X7〜X0が出現するか
を示したものである。これについては明らかであるので
、これ以上の説明は特に要しない。
図および第8図により説明すれば、第7図に示す例では
、シフトデータ(S、−52)として“101”、即ち
、5ビット分のシフト量がクロスバシフト制御回路に与
えられていることから、クロスバシフト制御回路への8
ビット並列データ人力X7〜X0は、そのMSBがクロ
スバ出力Y15〜Y、におけるMSB側に偏寄された状
態から、5ビット分LSB側にシフトせしめられた状態
として得られるようになっている。また、第8図はビッ
トS。〜S、から構成されるシフトデータ5i(i=0
〜7)各々に対し、クロスバ出力Ls−yo中の如何な
るビット位置に並列データ人力X7〜X0が出現するか
を示したものである。これについては明らかであるので
、これ以上の説明は特に要しない。
以上のようにして、クロスバシフト制御回路42からは
シフトされた送信符号化データ34がクロスバ出力53
として得られるが、このクロスバ出力53は、次に16
ビット論理和演算を行なう論理和回路46において、送
信データ上位/下位ラッチ4950に既に記憶されてい
る内容と対応するビット単位に論理和されるようになっ
ている。この論理和演算によって得られる16ビット論
理和結果は、そのMSB側8ビットがクロック信号22
に同期して送信データ上位ラッチ49に、また、そのL
SB側8ビットは送信データ下位ラッチ50にラッチさ
れるが、この結果としてクロスバシフト制御回路42か
らの送信符号化データ34は、送信データ上位/下位ラ
ッチ49.50に既にラッチされている送信データの直
後に引き続いてラッチされ得るものである。
シフトされた送信符号化データ34がクロスバ出力53
として得られるが、このクロスバ出力53は、次に16
ビット論理和演算を行なう論理和回路46において、送
信データ上位/下位ラッチ4950に既に記憶されてい
る内容と対応するビット単位に論理和されるようになっ
ている。この論理和演算によって得られる16ビット論
理和結果は、そのMSB側8ビットがクロック信号22
に同期して送信データ上位ラッチ49に、また、そのL
SB側8ビットは送信データ下位ラッチ50にラッチさ
れるが、この結果としてクロスバシフト制御回路42か
らの送信符号化データ34は、送信データ上位/下位ラ
ッチ49.50に既にラッチされている送信データの直
後に引き続いてラッチされ得るものである。
第9図は以上での一連の処理動作を示したものである。
本例では送信符号化データ34がクロックサイクル1〜
5各々で3ビットデータ(at〜aa)、4ビットデー
タ(b+〜b4)、6ビットデータ(01〜c6)、3
ビットデータ(d1〜d3)、4ビットデータ(e□〜
e4)として入力された場合に、加算器43出力、送信
データ上位ラッチ49内容、送信データ下位ラッチ50
内容、並列/直列変換レジスタ56内容が如何に変化す
るかを示したものである。キャリー信号51が発生(O
N)した場合での影響として、次クロックサイクルで送
信データ上位/下位ラッチ49.50各々では、下位ラ
ッチ内容か上位ラッチ内容となるべく、また、上位ラッ
チ内容は最終段の並列/直列変換レジスタ56に転送記
憶されていることが判る。
5各々で3ビットデータ(at〜aa)、4ビットデー
タ(b+〜b4)、6ビットデータ(01〜c6)、3
ビットデータ(d1〜d3)、4ビットデータ(e□〜
e4)として入力された場合に、加算器43出力、送信
データ上位ラッチ49内容、送信データ下位ラッチ50
内容、並列/直列変換レジスタ56内容が如何に変化す
るかを示したものである。キャリー信号51が発生(O
N)した場合での影響として、次クロックサイクルで送
信データ上位/下位ラッチ49.50各々では、下位ラ
ッチ内容か上位ラッチ内容となるべく、また、上位ラッ
チ内容は最終段の並列/直列変換レジスタ56に転送記
憶されていることが判る。
再び第6図に戻り説明すれば、送信制御部5からの送信
データ要求信号21があった場合、送信データセット制
御回路57からは並列/直列モード切替信号58が並列
/直列変換レジスタ56に送出され、この結果として、
並列/直列変換レジスタ56に記憶されている送信デー
タは、直列状態の送信データ16として送信制御部5に
送り出されるものとなっている。
データ要求信号21があった場合、送信データセット制
御回路57からは並列/直列モード切替信号58が並列
/直列変換レジスタ56に送出され、この結果として、
並列/直列変換レジスタ56に記憶されている送信デー
タは、直列状態の送信データ16として送信制御部5に
送り出されるものとなっている。
以上、本発明に係る符号化処理について説明した。次に
その逆処理、即ち、復号化処理について説明すれば、第
10図は第1図に示されている信号復号化部の一例での
一般的な内部構成を示したものである。信号復号化部8
では、信号復号化部8から受信データ要求信号20が送
出される度に、これに対する応答としての、受信制御部
9からの直列状態の受信データ19を取り込み、復号化
処理を順次行なうようになっているか、図示のように、
その概要構成は信号符号化部4に一部を除き類似したも
のとなっている。即ち、信号復号化部8は図示のように
、受信データ19としての被復号化入力データ列より、
単位としての被復号仕入力データをその先頭ビットを最
上位ビットとして抽出する受信データ抽出回路60と、
この抽出後受信データ70が入力された際に、その入カ
バターンに応じて予め決められた制御出力を出力する復
号化制御ユニット61と、同じくその入カバターンに応
じて予め決められた出カバターンを出力する可変長符号
復号化語長テーブル(#1〜# N )62と、可変長
符号復号化データテーブル63と、受信符号の語長デー
タ(#1〜# N )102を選択する語長選択回路6
4と、受信符号の復号化データ(#1〜#N)103を
選択する復号化データ選択回路65と、選択された受信
復号化データ69をクロック信号22に同期して一時記
憶する出力データレジスタ66とから構成されたものと
なっている。
その逆処理、即ち、復号化処理について説明すれば、第
10図は第1図に示されている信号復号化部の一例での
一般的な内部構成を示したものである。信号復号化部8
では、信号復号化部8から受信データ要求信号20が送
出される度に、これに対する応答としての、受信制御部
9からの直列状態の受信データ19を取り込み、復号化
処理を順次行なうようになっているか、図示のように、
その概要構成は信号符号化部4に一部を除き類似したも
のとなっている。即ち、信号復号化部8は図示のように
、受信データ19としての被復号化入力データ列より、
単位としての被復号仕入力データをその先頭ビットを最
上位ビットとして抽出する受信データ抽出回路60と、
この抽出後受信データ70が入力された際に、その入カ
バターンに応じて予め決められた制御出力を出力する復
号化制御ユニット61と、同じくその入カバターンに応
じて予め決められた出カバターンを出力する可変長符号
復号化語長テーブル(#1〜# N )62と、可変長
符号復号化データテーブル63と、受信符号の語長デー
タ(#1〜# N )102を選択する語長選択回路6
4と、受信符号の復号化データ(#1〜#N)103を
選択する復号化データ選択回路65と、選択された受信
復号化データ69をクロック信号22に同期して一時記
憶する出力データレジスタ66とから構成されたものと
なっている。
その動作について説明すれば、復号化制御ユニフト61
では過去の処理来歴に基づく状態を記憶しており、次に
如何なる種類の可変長符号、あるいは、固定長符号が受
信されるかが、現に復号化されて受信復号化データ69
から判断されるようになっている。その判断結果として
、復号化制御ユニット61からは復号化データ選択信号
68と、固定符号語長データ67とか出力されるものと
なっている。
では過去の処理来歴に基づく状態を記憶しており、次に
如何なる種類の可変長符号、あるいは、固定長符号が受
信されるかが、現に復号化されて受信復号化データ69
から判断されるようになっている。その判断結果として
、復号化制御ユニット61からは復号化データ選択信号
68と、固定符号語長データ67とか出力されるものと
なっている。
可変長符号復号化語長テーブル(#1〜#N)62には
各々種類の異なる可変長符号のデータ長が記憶されてお
り、入カバターンをアドレスとして語長データ(#1〜
# N 002が同時に出力されるようになっている。
各々種類の異なる可変長符号のデータ長が記憶されてお
り、入カバターンをアドレスとして語長データ(#1〜
# N 002が同時に出力されるようになっている。
また、可変長符号復号化データテーブル(#1〜# N
)63からも同様にして、復号化データ(#1〜#N
)103が同時に出力されるようになっている。これら
同時に出力されているテーブル出力の中から、選択すべ
き語長データ102および復号化データ103各々を選
択させるものか復号化データ信号68なわけである。尤
も、復号化制御ユニット61で固定長符号が受信される
と判断された場合には、固定符号語長データ67はその
まま語長選択回路64を介し受信語長として得られる一
方、抽出後受信データ70はそのまま復号化データ選択
回路65より受信復号化データとして得られるものとな
っている。ここで、固定長符号を含む可変長符号が如何
に復号化されるかについて説明すれば、第11図は一例
での語長テーブルと復号化データテーブルを示したもの
である。例えば、図のように先頭ビットから“00”と
いう符号パターンは、残りの6ビットの内容とは無関係
に“ooooo。
)63からも同様にして、復号化データ(#1〜#N
)103が同時に出力されるようになっている。これら
同時に出力されているテーブル出力の中から、選択すべ
き語長データ102および復号化データ103各々を選
択させるものか復号化データ信号68なわけである。尤
も、復号化制御ユニット61で固定長符号が受信される
と判断された場合には、固定符号語長データ67はその
まま語長選択回路64を介し受信語長として得られる一
方、抽出後受信データ70はそのまま復号化データ選択
回路65より受信復号化データとして得られるものとな
っている。ここで、固定長符号を含む可変長符号が如何
に復号化されるかについて説明すれば、第11図は一例
での語長テーブルと復号化データテーブルを示したもの
である。例えば、図のように先頭ビットから“00”と
いう符号パターンは、残りの6ビットの内容とは無関係
に“ooooo。
00”に、即ち、符号化前の固定長データaに復号化さ
れたうえ後続の処理系に送られるようになっている。
れたうえ後続の処理系に送られるようになっている。
次に、復号化制御ユニット61の詳細について第12図
により説明すれば、本ユニットは、現時点での復号化状
態を記憶している状態レジスタA’(i)72と、復号
化状態遷移論理回路A’ (i+1) 75と、復号化
制御出力回路B ’ (i)71とから構成されたもの
となっている。この状態遷移制御系は第4図に示されて
いる符号化制御ユニット24と同様にして、以下の原理
に基づいて動作するものとなっている。
により説明すれば、本ユニットは、現時点での復号化状
態を記憶している状態レジスタA’(i)72と、復号
化状態遷移論理回路A’ (i+1) 75と、復号化
制御出力回路B ’ (i)71とから構成されたもの
となっている。この状態遷移制御系は第4図に示されて
いる符号化制御ユニット24と同様にして、以下の原理
に基づいて動作するものとなっている。
A’ (i+1) =A’ (D’ (i)、
A’ (i) 1・・・(3) B’ (i) −B’ (D’ (i)、A’
(i))・・ ・ (4) 但し、A’ (i)は現時点での復号化状態を、A’
(i+1)は次の時点での複合化状態を、B’ (i)
は現時点での制御出力状態を、D’ (i)は現時点で
の人力、即ち、受信符号化データ69をそれぞれ示す。
A’ (i) 1・・・(3) B’ (i) −B’ (D’ (i)、A’
(i))・・ ・ (4) 但し、A’ (i)は現時点での復号化状態を、A’
(i+1)は次の時点での複合化状態を、B’ (i)
は現時点での制御出力状態を、D’ (i)は現時点で
の人力、即ち、受信符号化データ69をそれぞれ示す。
更に、この状態遷移制御系での動作を第13図により説
明すれば、本例では受信、復号化されるブタ列としては
、あるクロックサイクル1′−11’、1’+1という
3つのサイクルに対応して、しかも第10図に示されて
いる可変長符号復号化ブタテーブル(#1〜#N)63
に対応して、1′1サイクルの時にはグループ#2に所
属するデータ群の中のデータD′2.か1、次の1′
サイクルにはグループ#5に所属するデータ群の中のD
′54か、更に次の1′+1サイクルにはグループ#5
に所属するデータ群の中のD′62が入力された場合が
想定されたものとなっている。図示のように、基本的動
作は第5図でのものと同様となっている。
明すれば、本例では受信、復号化されるブタ列としては
、あるクロックサイクル1′−11’、1’+1という
3つのサイクルに対応して、しかも第10図に示されて
いる可変長符号復号化ブタテーブル(#1〜#N)63
に対応して、1′1サイクルの時にはグループ#2に所
属するデータ群の中のデータD′2.か1、次の1′
サイクルにはグループ#5に所属するデータ群の中のD
′54か、更に次の1′+1サイクルにはグループ#5
に所属するデータ群の中のD′62が入力された場合が
想定されたものとなっている。図示のように、基本的動
作は第5図でのものと同様となっている。
次に再び第10図に戻り、受信データ抽出回路60につ
いて説明すれば、第14図はその一例での構成を示した
ものである。図示のように、本例での受信データ抽出回
路60は、バレルシフト制御回路82、加算器83、加
算器ラッチ93、キャリー信号ラッチ94、論理和回路
98、データセレクタ(# 1 )84、データセレク
タ(# 2 )85、受信データ上位ラッチ86、受信
データ下位ラッチ87、受信データセット制御回路81
および直列/並列変換レジスタ80とから構成されたも
のとなっている。
いて説明すれば、第14図はその一例での構成を示した
ものである。図示のように、本例での受信データ抽出回
路60は、バレルシフト制御回路82、加算器83、加
算器ラッチ93、キャリー信号ラッチ94、論理和回路
98、データセレクタ(# 1 )84、データセレク
タ(# 2 )85、受信データ上位ラッチ86、受信
データ下位ラッチ87、受信データセット制御回路81
および直列/並列変換レジスタ80とから構成されたも
のとなっている。
ここで、符号化処理の場合と同様にして、受信データ1
9から直列/並列変換レジスタ80を介し得られる受信
データ人力99のデータ長を8ビットとすれば、受信語
長データ76は3ビットで十分となっている。さて、加
算器ラッチ93が付属されている加算器83では、受信
復号化データ103についての、語長選択回路64から
の受信語長データ76が1クロックサイクル毎に加算蓄
積されており、その加算蓄積値、即ち、加算器ラッチ9
3出力をシフトデータ90として、バレルシフト制御回
路82出力はシフト制御された状態で出力されるように
なっている。加算器83は3ビット加算器として機能し
ているが、加算結果がlO進数で8以上になるとオーバ
ーフローしキャリー信号95が発生されるが、このキャ
リー信号95はクロック信号22に同期してキャリー信
号ラッチ94にサンプリング記憶されるものとなってい
る。キャリー信号95が発生された場合には、キャリー
ラッチ信号97が、クロック信号22とともに受信デー
タセット制御回路81へ送られることで、受信データセ
ット制御回路81からは受信データセット信号92が発
生される一方、キャリーラッチ信号97が論理和回路9
8を介し、データセレクタ84.85に入力セレクト信
号100として作用することで、次クロックサイクルで
受信データ上位ラッチ86には下位ラッチ87内容が更
新記憶されると同時に、下位ラッチ87には新たな受信
データ人力99が記憶されるようになっている。ところ
で、バレルシフト制御回路82では受位データ上位/下
位ラッチ出力88.89を入力(合計16ビット)とし
て、その半分の連続した8ビットがバレルシフト出力と
して抽出されており、抽出された8ビットは抽出後受信
データ70として出力されるようになっている。ここで
、バレルシフト制御回路82の機能について第15図に
より説明すれば、図示のように、本例では、バレルシフ
ト制御回路に16ビットデータX16〜Xoが入力され
ている場合に、シフトデータS2〜Soとして“101
”、即ち、5ビットシフトを示すデータが与えられた場
合が想定されたものとなっている。したがって、この場
合には、16ビットデータX 、s −X o入力にお
けるMSBから5ビット分LSB側にシフトされたビッ
ト位置から、連続した8ビットデータXIO〜X3がバ
レルシフト出力Y、〜Y、として得られるものである。
9から直列/並列変換レジスタ80を介し得られる受信
データ人力99のデータ長を8ビットとすれば、受信語
長データ76は3ビットで十分となっている。さて、加
算器ラッチ93が付属されている加算器83では、受信
復号化データ103についての、語長選択回路64から
の受信語長データ76が1クロックサイクル毎に加算蓄
積されており、その加算蓄積値、即ち、加算器ラッチ9
3出力をシフトデータ90として、バレルシフト制御回
路82出力はシフト制御された状態で出力されるように
なっている。加算器83は3ビット加算器として機能し
ているが、加算結果がlO進数で8以上になるとオーバ
ーフローしキャリー信号95が発生されるが、このキャ
リー信号95はクロック信号22に同期してキャリー信
号ラッチ94にサンプリング記憶されるものとなってい
る。キャリー信号95が発生された場合には、キャリー
ラッチ信号97が、クロック信号22とともに受信デー
タセット制御回路81へ送られることで、受信データセ
ット制御回路81からは受信データセット信号92が発
生される一方、キャリーラッチ信号97が論理和回路9
8を介し、データセレクタ84.85に入力セレクト信
号100として作用することで、次クロックサイクルで
受信データ上位ラッチ86には下位ラッチ87内容が更
新記憶されると同時に、下位ラッチ87には新たな受信
データ人力99が記憶されるようになっている。ところ
で、バレルシフト制御回路82では受位データ上位/下
位ラッチ出力88.89を入力(合計16ビット)とし
て、その半分の連続した8ビットがバレルシフト出力と
して抽出されており、抽出された8ビットは抽出後受信
データ70として出力されるようになっている。ここで
、バレルシフト制御回路82の機能について第15図に
より説明すれば、図示のように、本例では、バレルシフ
ト制御回路に16ビットデータX16〜Xoが入力され
ている場合に、シフトデータS2〜Soとして“101
”、即ち、5ビットシフトを示すデータが与えられた場
合が想定されたものとなっている。したがって、この場
合には、16ビットデータX 、s −X o入力にお
けるMSBから5ビット分LSB側にシフトされたビッ
ト位置から、連続した8ビットデータXIO〜X3がバ
レルシフト出力Y、〜Y、として得られるものである。
第16図は8種類のシフトデータ5i(52〜5o)(
i=0〜7)各々に対するバレルシフト出力を示すが、
これについては明かであるので特に説明は要しない。
i=0〜7)各々に対するバレルシフト出力を示すが、
これについては明かであるので特に説明は要しない。
以上、動作の概略を説明したが、第17図はその受信デ
ータ抽出回路60での一連の処理動作を示したのもので
ある。本例では、図示のように、受信データ(単位とし
ての可変長符号化データや固定長符号化データからなる
連続データ)19としては、3ビットデータ(at〜a
t)、4ビットデータ(b+〜b、)、6とットデータ
(c+〜C6)、3ビットデータ(d1〜ds)、4ビ
ットデータ(e、〜e4)、2ビットデータ(f□〜f
*)、3ビットデータ(g1〜gs)、2ビットデータ
(h、〜h、)、4ビットデータ(i、〜14)・・・
・・・がこの順で入力される場合が想定されたものと
なっている。以上のデータが順次直列/並列変換レジス
タ80を介し入力された場合に、加算器93出力、受信
データ上位ラッチ86内容、受信データ下位ラッチ87
内容、抽出後受信データ70内容がそれぞれ如何に更新
されるかが示されているわけであるが、これよりキャリ
ー信号95が発生(ON)された影響として、次クロッ
クサイクルでは受信データ上位ラッチ86内容は抽出後
受信データ70として出力されると同時に、受信データ
下位ラッチ87内容は受信データ上位ラッチに、また、
直列/並列変換レジスタ80内容は受信データ下位ラッ
チ87へ各々転送記憶されていることが判る。また、受
信データ上位/下位ラッチ86.87内容中、特定の連
続8ビットデータは細線枠内のものとして示されている
が、これらデータが抽出後受信データ70として得られ
るものであることが判る。なお、図中での表示“×”は
、いわゆる“dori’t care”状態を示してい
る。また、初期状態においては、受信データ上位ラッチ
86および下位ラッチ87の中に処理すべき受信データ
を読み出しておく必要があるので、通常処理でのクロッ
クサイクルの前に、イニシャルクロックサイクル1.2
各々で受信データセット制御回路81からは初期セット
信号96が出力され、これら初期セット信号は96は論
理和回路98を介し入力セレクト信号100としてデー
タセレクタ84.85に作用するようになっている。
ータ抽出回路60での一連の処理動作を示したのもので
ある。本例では、図示のように、受信データ(単位とし
ての可変長符号化データや固定長符号化データからなる
連続データ)19としては、3ビットデータ(at〜a
t)、4ビットデータ(b+〜b、)、6とットデータ
(c+〜C6)、3ビットデータ(d1〜ds)、4ビ
ットデータ(e、〜e4)、2ビットデータ(f□〜f
*)、3ビットデータ(g1〜gs)、2ビットデータ
(h、〜h、)、4ビットデータ(i、〜14)・・・
・・・がこの順で入力される場合が想定されたものと
なっている。以上のデータが順次直列/並列変換レジス
タ80を介し入力された場合に、加算器93出力、受信
データ上位ラッチ86内容、受信データ下位ラッチ87
内容、抽出後受信データ70内容がそれぞれ如何に更新
されるかが示されているわけであるが、これよりキャリ
ー信号95が発生(ON)された影響として、次クロッ
クサイクルでは受信データ上位ラッチ86内容は抽出後
受信データ70として出力されると同時に、受信データ
下位ラッチ87内容は受信データ上位ラッチに、また、
直列/並列変換レジスタ80内容は受信データ下位ラッ
チ87へ各々転送記憶されていることが判る。また、受
信データ上位/下位ラッチ86.87内容中、特定の連
続8ビットデータは細線枠内のものとして示されている
が、これらデータが抽出後受信データ70として得られ
るものであることが判る。なお、図中での表示“×”は
、いわゆる“dori’t care”状態を示してい
る。また、初期状態においては、受信データ上位ラッチ
86および下位ラッチ87の中に処理すべき受信データ
を読み出しておく必要があるので、通常処理でのクロッ
クサイクルの前に、イニシャルクロックサイクル1.2
各々で受信データセット制御回路81からは初期セット
信号96が出力され、これら初期セット信号は96は論
理和回路98を介し入力セレクト信号100としてデー
タセレクタ84.85に作用するようになっている。
なお、以上の説明においては、データ列の処理単位は8
ビットとされているが、取り扱う符号化規則に応じて2
NNピット位の処理単位であれば、基本的には同様の処
理が行なえるものとなっている。
ビットとされているが、取り扱う符号化規則に応じて2
NNピット位の処理単位であれば、基本的には同様の処
理が行なえるものとなっている。
以上、第9図、第17図にそれぞれ本発明に係る符号化
処理、復号化処理の内容をまとめて示した如く、符号化
ユニット、復号化ユニットともに、1クロックサイクル
でのデータの符号化、復号化が可能になり、符号化前の
データを、固定長符号を含むようにして極めて高速に可
変長符号化し得るばかりか、固定長符号を含む可変長符
号データ列を極めて高速に復号化し得ることになる。
処理、復号化処理の内容をまとめて示した如く、符号化
ユニット、復号化ユニットともに、1クロックサイクル
でのデータの符号化、復号化が可能になり、符号化前の
データを、固定長符号を含むようにして極めて高速に可
変長符号化し得るばかりか、固定長符号を含む可変長符
号データ列を極めて高速に復号化し得ることになる。
[発明の効果]
以上、説明したように、請求項1.4による場合は、順
次所定順に入力される固定長被符号化入力データ各々に
対する符号化規則が直接間接に予め知れている場合に、
それら入力データ各々を固定長符号を含む可変長符号と
して高速に符号化処理し得、また、請求項2〜4による
場合には、固定長被符号化入力データと過去の処理来歴
とに基つき、順次所定順に入力される固定長被符号化入
力データ各々に対する符号化規則を決定しつつ、被符号
化入力データを固定長符号を含む可変長符号として高速
に符号化処理し得ることになる。更に請求項5.8によ
れば、順次所定順に人力される、固定長符号を含む可変
長符号からなる被復号化入力データ列に対する復号化規
則が直接間接に予め知れている場合に、その被復号化入
力データ列を1種類以上の復号化規則に基づき固定長復
号化データに高速に復号化処理し得ることになる。
次所定順に入力される固定長被符号化入力データ各々に
対する符号化規則が直接間接に予め知れている場合に、
それら入力データ各々を固定長符号を含む可変長符号と
して高速に符号化処理し得、また、請求項2〜4による
場合には、固定長被符号化入力データと過去の処理来歴
とに基つき、順次所定順に入力される固定長被符号化入
力データ各々に対する符号化規則を決定しつつ、被符号
化入力データを固定長符号を含む可変長符号として高速
に符号化処理し得ることになる。更に請求項5.8によ
れば、順次所定順に人力される、固定長符号を含む可変
長符号からなる被復号化入力データ列に対する復号化規
則が直接間接に予め知れている場合に、その被復号化入
力データ列を1種類以上の復号化規則に基づき固定長復
号化データに高速に復号化処理し得ることになる。
更にまた請求項6〜8による場合は、現に復号化されて
いるデータと過去の処理来歴とに基づき、順次入力され
る被復号化入力データ列に対する復号化規則を決定しつ
つ、その被復号化入力データ列を高速に復号化処理し得
、請求項9による場合にはまた、被符号化入力データを
固定長符号を含む可変長符号に高速に符号化処理し得る
とともに、固定長符号を含む可変長符号としての被復号
化データを高速に復号化処理し得ることになる。
いるデータと過去の処理来歴とに基づき、順次入力され
る被復号化入力データ列に対する復号化規則を決定しつ
つ、その被復号化入力データ列を高速に復号化処理し得
、請求項9による場合にはまた、被符号化入力データを
固定長符号を含む可変長符号に高速に符号化処理し得る
とともに、固定長符号を含む可変長符号としての被復号
化データを高速に復号化処理し得ることになる。
第1図は、本発明による信号符号化装置の概略的な一例
での内部構成を示す図、第2図は、その要部構成要素と
しての信号符号化部の一般的な内部構成を示す図、第3
図は、固定長被符号化データかある符号化規則に基づい
て如何に一般的に符号化されるかを説明するための図、
第4図は、信号符号化部の1構成要素としての符号化制
御ユニットの一例での内部構成を示す図、第5図は、そ
の符号化制御ユニットでの状態遷移動作を説明するため
の図、第6図は、信号符号化部の1構成要素としての送
信データ生成回路の一例での内部構成を示す図、第7図
、第8図は、クロスバシフト制御回路の機能を説明する
ための図。第9図は、本発明に係る一連の符号化処理動
作を説明するための図、第10図は、本発明による信号
符号化装置のその要部構成要素としての信号符号化部の
一般的な内部構成を示す図、第11図は、−例での語長
テーブルと復号化データテーブルを示す図、第12図は
、信号復号化部の1構成要素としての復号化制御ユニッ
トの一例での内部構成を示す図、第13図は、復号化制
御ユニットでの状態遷移動作を説明するための図、第1
4図は、信号復号化部の1構成要素としての受信データ
抽出回路の一例での内部構成を示す図、第15図、第1
6図は、バレルシフト制御回路の機能を説明するための
図。第17図は、本発明に係る一連の復号化処理動作を
説明するための図である。 1・・・信号符号化装置、4・・・信号符号化部、8信
号復号化部、23・・・入力データレジスタ、24符号
化制御ユニット、25・・可変長符号語長テーブル、2
6・・・可変長符号化データテーブル、30・語長選択
回路、31・・・符号化データ選択回路、32・・・送
信データ生成回路、35・・・符号化状態遷移論理回路
、36・・・符号化制御出力回路、37・・状態レジス
タ、42・・・クロスバシフト制御回路、43・・・加
算器、44・・・加算器ラッチ、45・・・キャリー信
号ラッチ、46・・・論理和回路、47.48・・・デ
ータセレクタ、49・・・送信データ上位ラッチ、50
送信デ−夕下位ラッチ、56・・・並列/直列変換
レジスタ、57・・・送信データセット制御回路、60
・・・受信データ抽出回路、61・・・復号化制御ユニ
ット、62・・・可変長符号復号化語長テーブル、63
・・・可変長符号復号化データテーブル、64・・・語
長選択回路、65・・・復号化データ選択回路、66・
・・出力データレジスタ、71・・・復号化制御出力回
路、72・・・状態レジスタ、75・・・復号化状態遷
移論理回路、80・・・直列/並列変換レジスタ、81
・・・受信データセット制御回路、82・・・バレルシ
フト制御回路、83・・・加算器、84.85・・・デ
ータセレクタ、86・・・受信データ上位ラッチ、87
・・・受信データ下位ラッチ、93・・・加算器ラッチ
、94・・・キャリー信号ラッチ、98・・・論理和回
路
での内部構成を示す図、第2図は、その要部構成要素と
しての信号符号化部の一般的な内部構成を示す図、第3
図は、固定長被符号化データかある符号化規則に基づい
て如何に一般的に符号化されるかを説明するための図、
第4図は、信号符号化部の1構成要素としての符号化制
御ユニットの一例での内部構成を示す図、第5図は、そ
の符号化制御ユニットでの状態遷移動作を説明するため
の図、第6図は、信号符号化部の1構成要素としての送
信データ生成回路の一例での内部構成を示す図、第7図
、第8図は、クロスバシフト制御回路の機能を説明する
ための図。第9図は、本発明に係る一連の符号化処理動
作を説明するための図、第10図は、本発明による信号
符号化装置のその要部構成要素としての信号符号化部の
一般的な内部構成を示す図、第11図は、−例での語長
テーブルと復号化データテーブルを示す図、第12図は
、信号復号化部の1構成要素としての復号化制御ユニッ
トの一例での内部構成を示す図、第13図は、復号化制
御ユニットでの状態遷移動作を説明するための図、第1
4図は、信号復号化部の1構成要素としての受信データ
抽出回路の一例での内部構成を示す図、第15図、第1
6図は、バレルシフト制御回路の機能を説明するための
図。第17図は、本発明に係る一連の復号化処理動作を
説明するための図である。 1・・・信号符号化装置、4・・・信号符号化部、8信
号復号化部、23・・・入力データレジスタ、24符号
化制御ユニット、25・・可変長符号語長テーブル、2
6・・・可変長符号化データテーブル、30・語長選択
回路、31・・・符号化データ選択回路、32・・・送
信データ生成回路、35・・・符号化状態遷移論理回路
、36・・・符号化制御出力回路、37・・状態レジス
タ、42・・・クロスバシフト制御回路、43・・・加
算器、44・・・加算器ラッチ、45・・・キャリー信
号ラッチ、46・・・論理和回路、47.48・・・デ
ータセレクタ、49・・・送信データ上位ラッチ、50
送信デ−夕下位ラッチ、56・・・並列/直列変換
レジスタ、57・・・送信データセット制御回路、60
・・・受信データ抽出回路、61・・・復号化制御ユニ
ット、62・・・可変長符号復号化語長テーブル、63
・・・可変長符号復号化データテーブル、64・・・語
長選択回路、65・・・復号化データ選択回路、66・
・・出力データレジスタ、71・・・復号化制御出力回
路、72・・・状態レジスタ、75・・・復号化状態遷
移論理回路、80・・・直列/並列変換レジスタ、81
・・・受信データセット制御回路、82・・・バレルシ
フト制御回路、83・・・加算器、84.85・・・デ
ータセレクタ、86・・・受信データ上位ラッチ、87
・・・受信データ下位ラッチ、93・・・加算器ラッチ
、94・・・キャリー信号ラッチ、98・・・論理和回
路
Claims (1)
- 【特許請求の範囲】 1、順次所定順に入力される2^N(N:正の整数、以
下同様)ビット単位の固定長被符号化入力データ各々を
、1種類以上の符号化規則に基づき、固定長符号を含む
可変長符号として高速に符号化処理する信号符号化機能
を具備してなる信号符号化装置であって、2^Nビット
長のデータ入力ポート、2×2^Nビット長のデータ出
力ポートおよびNビット長のシフト値入力ポートよりな
るシフト制御手段と、被符号化入力データに対して一意
的に定まる可変長符号を出力する、符号化規則対応の可
変長符号データ変換手段と、被符号化入力データに対し
て一意的に定まる可変長符号データ長Nビットを出力す
る、符号化規則対応の可変長符号データ長出力手段と、
可変長符号データ変換手段各々の出力から何れか1つを
選択する可変長符号データ選択手段と、可変長符号デー
タ長出力手段各々の出力から何れか1つを選択する可変
長符号データ長選択手段と、該データ長選択手段からの
可変長符号データ長が入力される度に、該データ長を1
クロックサイクル毎に加算蓄積する加算蓄積手段とを少
なくとも具備してなり、可変長符号データ選択手段から
の可変長符号、可変長符号データ長選択手段からの可変
長符号データ長をそれぞれシフト制御手段のデータ入力
ポート、加算蓄積手段に入力せしめるとともに、該加算
蓄積手段の出力をシフト制御手段のシフト値入力ポート
に入力せしめる一方、シフト制御手段の出力として、シ
フト値分だけ上位からシフトされたビット位置直後から
、データ入力ポートに入力された可変長符号の最上位ビ
ットから順に可変長符号データ長分、該可変長符号を得
る構成を特徴とする信号符号化装置。 2、順次所定順に入力される2^N(N:正の整数、以
下同様)ビット単位の固定長被符号化入力データ各々を
、2種類以上の符号化規則に基づき、固定長符号を含む
可変長符号として高速に符号化処理する信号符号化機能
を具備してなる信号符号化装置であって、2^Nビット
長のデータ入力ポート、2×2^Nビット長のデータ出
力ポートおよびNビット長のシフト値入力ポートよりな
るシフト制御手段と、被符号化入力データに対して一意
的に定まる可変長符号を出力する、符号化規則対応の可
変長符号データ変換手段と、被符号化入力データに対し
て一意的に定まるの可変長符号データ長Nビットを出力
する、符号化規則対応の可変長符号データ長出力手段と
、可変長符号データ変換手段各々の出力から何れか1つ
を選択する可変長符号データ選択手段と、可変長符号デ
ータ長出力手段各々の出力から何れか1つを選択する可
変長符号データ長選択手段と、該データ長選択手段から
の可変長符号データ長が入力される度に、該データ長を
1クロックサイクル毎に加算蓄積する加算蓄積手段と、
1クロックサイクル毎に更新可能とされた状態レジスタ
と、該状態レジスタの内容と被符号化入力データに対し
て一意的に定まる選択制御出力を1クロックサイクル毎
に可変長符号データ選択手段および可変長符号データ長
選択手段に出力し、次クロックサイクルでの遷移状態を
1クロックサイクル毎に上記状態レジスタに出力する状
態遷移制御手段とを少なくとも具備してなり、可変長符
号データ選択手段からの可変長符号、可変長符号データ
長選択手段からの可変長符号データ長をそれぞれシフト
制御手段のデータ入力ポート、加算蓄積手段に入力せし
めるとともに、該加算蓄積手段の出力をシフト制御手段
のシフト値入力ポートに入力せしめる一方、シフト制御
手段の出力として、シフト値分だけ上位からシフトされ
たビット位置直後から、データ入力ポートに入力された
可変長符号の最上位ビットから順に可変長符号データ長
分、該可変長符号を得る構成を特徴とする信号符号化装
置。 3、請求項2記載の信号符号化装置において、状態遷移
制御手段には固定長符号データ長出力機能を具備せしめ
てなり、被符号化入力データが固定長符号に符号化され
る際に、状態遷移制御手段より出力される固定長符号デ
ータ長は、可変長符号データ長選択手段よりそのまま出
力される一方、被符号化入力データは可変長符号データ
選択手段よりそのまま出力される構成の信号符号化装置
。 4、請求項1〜3の何れかに記載の信号符号化装置にお
いて、2つの2^Nビット長の一時記憶手段を具備せし
めてなり、シフト制御手段の2×2^Nビット長の出力
データのうち、上位側2^Nビットを一時記憶手段の何
れか一方に、他方の一時記憶手段には下位側2^Nビッ
トを入力可能とするとともに、該下位側2^Nビットを
入力可能とした一時記憶手段の出力は上位側2^Nビッ
トを入力可能とした一時記憶手段に入力可能とし、シフ
ト制御手段の出力が初期値として2つの一時記憶手段に
設定された後においては、加算蓄積手段での加算結果の
オーバフロー信号を1クロックサイクル毎にサンプリン
グ記憶し、該オーバフロー信号が記憶保持されている期
間内に、下位側2^Nビットが入力可能とされた一時記
憶手段の出力を、上位側2^Nビットが入力可能とされ
た一時記憶手段に転送記憶せしめる構成の信号符号化装
置。 5、順次所定順に入力される、固定長符号を含む可変長
符号からなる被復号化入力データ列を、1種類以上の復
号化規則に基づき固定長復号化データに高速に復号化処
理する信号復号化機能を具備してなる信号符号化装置で
あって、2×2^Nビット長のデータ入力ポート、2^
Nビット長のデータ出力ポートおよびNビット長のシフ
ト値入力ポートをからなるシフト制御手段と、可変長符
号入力データに対して一意的に定まる固定長復号化デー
タを出力する、復号化規則対応の可変長符号復号化デー
タ変換手段と、可変長符号入力データに対して一意的に
定まる、可変長符号データ長Nビットを出力する、可変
長符号データ長出力手段と、可変長符号復号化データ変
換手段各々の出力から何れか1つを選択する復号化デー
タ選択手段と、可変長符号データ長出力手段各々の出力
から何れか1つを選択する可変長符号データ長選択手段
と、該データ長選択手段からの可変長符号データ長が入
力される度に、該データ長を1クロックサイクル毎に加
算蓄積する加算蓄積手段とを少なくとも具備してなり、
復号化されるべきデータをシフト制御手段のデータ入力
ポートに入力し、データ出力ポートを可変長符号復号化
データ変換手段および可変長データ長出力手段に入力し
、可変長データ長出力手段の出力をシフト制御手段のシ
フト値入力ポートに入力せしめる構成の信号符号化装置
。 6、順次所定順に入力される、固定長符号を含む可変長
符号からなる被復号化入力データ列を、2種類以上の復
号化規則に基づき固定長復号化データとして高速に復号
化処理する信号復号化機能を具備してなる信号符号化装
置であって、2×2^Nビット長のデータ入力ポート、
2^Nビット長のデータ出力ポートおよびNビット長の
シフト値入力ポートをからなるシフト制御手段と、可変
長符号入力データに対して一意的に定まる固定長復号化
データを出力する、復号化規則対応の可変長符号復号化
データ変換手段と、可変長符号入力データに対して一意
的に定まる、可変長符号データ長Nビットを出力する、
可変長符号データ長出力手段と、可変長符号復号化デー
タ変換手段各々の出力から何れか1つを選択する復号化
データ選択手段と、可変長符号データ長出力手段各々の
出力から何れか1つを選択する可変長符号データ長選択
手段と、該データ長選択手段からの可変長符号データ長
が入力される度に、該データ長を1クロックサイクル毎
に加算蓄積する加算蓄積手段と、1クロックサイクル毎
に更新可能とされた状態レジスタと、該状態レジスタの
内容と復号化データ選択手段からの復号化データに対し
て一意的に定まる選択制御出力を1クロックサイクル毎
に可変長符号データ長出力手段および可変長符号復号化
データ変換手段に出力し、次クロックサイクルでの遷移
状態を1クロックサイクル毎に上記状態レジスタに出力
する状態遷移制御手段とを少なくとも具備してなり、復
号化されるべきデータをシフト制御手段のデータ入力ポ
ートに入力し、データ出力ポートを可変長符号復号化デ
ータ変換手段および可変長データ長出力手段に入力し、
可変長データ長出力手段の出力をシフト制御手段のシフ
ト値入力ポートに入力せしめる構成の信号符号化装置。 7、請求項6記載の信号符号化装置において、状態遷移
制御手段には固定長符号データ長出力機能を具備せしめ
てなり、可変長符号入力データが固定長復号化データに
復号化される際に、状態遷移制御手段より出力される固
定長符号データ長は可変長符号データ長選択手段よりそ
のまま出力される一方、可変長符号入力データは復号化
データ選択手段よりそのまま出力される構成の信号符号
化装置。 8、請求項5〜7の何れかに記載の信号符号化装置にお
いて、2つの2^Nビット長の一時記憶手段を具備せし
めてなり、一時記憶手段の一方を上位側2^Nビット一
時記憶手段とし、他方を下位側2^Nビット一時記憶手
段として、下位側2^Nビット一時記憶手段の出力を上
位側2^Nビット一時記憶手段に入力可能とし、上位側
2^Nビット一時記憶手段の出力をシフト制御手段の2
×2^Nビット長のデータ入力ポートの上位側2^Nビ
ットに入力し、下位側2^Nビット一時記憶手段の出力
をシフト制御手段の下位側2^Nビットに入力し、復号
化されるべきデータ2×2^Nビットが2つの2^Nビ
ット一時記憶手段に設定された後においては、加算蓄積
手段の加算結果のオーバフロー信号を1クロック毎にサ
ンプリング記憶し、該信号の記憶保持期間内に下位側2
^Nビット一時記憶手段の出力を上位側2^Nビット一
時記憶手段に転送記憶せしめ、新たなる復号化されるべ
きデータ2^Nビットを下位側2^Nビット一時記憶手
段に転送記憶せしめる構成の信号符号化装置。 9、請求項4記載の信号符号化装置と、請求項8記載の
信号符号化装置との組合せとしてなる構成の信号符号化
装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2073493A JPH0799812B2 (ja) | 1990-03-26 | 1990-03-26 | 信号符号化装置および信号復号化装置、並びに信号符号化復号化装置 |
US07/906,269 US5436626A (en) | 1990-03-26 | 1992-06-26 | Variable-length codeword encoder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2073493A JPH0799812B2 (ja) | 1990-03-26 | 1990-03-26 | 信号符号化装置および信号復号化装置、並びに信号符号化復号化装置 |
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Publication Number | Publication Date |
---|---|
JPH03274920A true JPH03274920A (ja) | 1991-12-05 |
JPH0799812B2 JPH0799812B2 (ja) | 1995-10-25 |
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ID=13519849
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2073493A Expired - Lifetime JPH0799812B2 (ja) | 1990-03-26 | 1990-03-26 | 信号符号化装置および信号復号化装置、並びに信号符号化復号化装置 |
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---|---|
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JP (1) | JPH0799812B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06252775A (ja) * | 1991-03-28 | 1994-09-09 | American Teleph & Telegr Co <Att> | 復号化装置 |
JPH06276394A (ja) * | 1993-03-22 | 1994-09-30 | Kanebo Ltd | ハフマン復号化回路 |
JP2010028241A (ja) * | 2008-07-15 | 2010-02-04 | Sony Corp | ビット選択回路 |
JP2014236449A (ja) * | 2013-06-04 | 2014-12-15 | 国立大学法人 筑波大学 | データ圧縮器及びデータ解凍器 |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06217288A (ja) * | 1993-01-20 | 1994-08-05 | Matsushita Electric Ind Co Ltd | 動きベクトル符号化方法およびその装置 |
JP3025827B2 (ja) * | 1993-09-14 | 2000-03-27 | 松下電器産業株式会社 | 可変長コード化装置 |
US5557271A (en) * | 1993-09-23 | 1996-09-17 | Goldstar Co., Ltd. | Variable length coder and variable length decoder |
JP2715871B2 (ja) * | 1993-12-20 | 1998-02-18 | 日本電気株式会社 | 可変長符号化方法 |
US6549666B1 (en) * | 1994-09-21 | 2003-04-15 | Ricoh Company, Ltd | Reversible embedded wavelet system implementation |
US5550576A (en) * | 1995-04-17 | 1996-08-27 | Starsight Telecast Incorporated | Method and apparatus for merging television program schedule information received from multiple television schedule information sources |
KR0164097B1 (ko) * | 1995-06-15 | 1999-01-15 | 조백제 | 병렬 입력 / 직렬 출력 장치 및 그 방법 |
US5764357A (en) * | 1996-04-12 | 1998-06-09 | Vlsi Technology, Inc. | Zero-run-length encoder with shift register |
GB2367223B (en) * | 1997-01-21 | 2002-05-15 | Fujitsu Ltd | Data encoding method and apparatus and data decoding method and apparatus |
GB2321375B (en) * | 1997-01-21 | 2002-02-27 | Fujitsu Ltd | Data encoding method and apparatus and data decoding method and apparatus |
US6313766B1 (en) * | 1998-07-01 | 2001-11-06 | Intel Corporation | Method and apparatus for accelerating software decode of variable length encoded information |
KR100335138B1 (ko) * | 1998-12-30 | 2002-11-27 | 엘지정보통신주식회사 | 비디오코더의가변부호화기및이를이용한코딩방법 |
IT1308456B1 (it) * | 1999-04-26 | 2001-12-17 | Olivetti Lexikon Spa | Dispositivo per comprimere/decomprimere stringhe di bit |
US7546444B1 (en) | 1999-09-01 | 2009-06-09 | Intel Corporation | Register set used in multithreaded parallel processor architecture |
US7191309B1 (en) * | 1999-09-01 | 2007-03-13 | Intel Corporation | Double shift instruction for micro engine used in multithreaded parallel processor architecture |
WO2001016714A1 (en) | 1999-09-01 | 2001-03-08 | Intel Corporation | Fast write instruction for micro engine used in multithreaded parallel processor architecture |
US7681018B2 (en) * | 2000-08-31 | 2010-03-16 | Intel Corporation | Method and apparatus for providing large register address space while maximizing cycletime performance for a multi-threaded register file set |
US20020053017A1 (en) * | 2000-09-01 | 2002-05-02 | Adiletta Matthew J. | Register instructions for a multithreaded processor |
US7020871B2 (en) * | 2000-12-21 | 2006-03-28 | Intel Corporation | Breakpoint method for parallel hardware threads in multithreaded processor |
US7216204B2 (en) | 2001-08-27 | 2007-05-08 | Intel Corporation | Mechanism for providing early coherency detection to enable high performance memory updates in a latency sensitive multithreaded environment |
US6868476B2 (en) | 2001-08-27 | 2005-03-15 | Intel Corporation | Software controlled content addressable memory in a general purpose execution datapath |
US7487505B2 (en) | 2001-08-27 | 2009-02-03 | Intel Corporation | Multithreaded microprocessor with register allocation based on number of active threads |
US7225281B2 (en) * | 2001-08-27 | 2007-05-29 | Intel Corporation | Multiprocessor infrastructure for providing flexible bandwidth allocation via multiple instantiations of separate data buses, control buses and support mechanisms |
JP3859474B2 (ja) * | 2001-09-06 | 2006-12-20 | 富士ゼロックス株式会社 | 符号変換装置、符号化装置および画像出力装置ならびにこれらの方法 |
US7610451B2 (en) * | 2002-01-25 | 2009-10-27 | Intel Corporation | Data transfer mechanism using unidirectional pull bus and push bus |
US7437724B2 (en) * | 2002-04-03 | 2008-10-14 | Intel Corporation | Registers for data transfers |
US6563441B1 (en) | 2002-05-10 | 2003-05-13 | Seiko Epson Corporation | Automatic generation of program logic to decode variable-length codes |
US7337275B2 (en) * | 2002-08-13 | 2008-02-26 | Intel Corporation | Free list and ring data structure management |
US6941438B2 (en) | 2003-01-10 | 2005-09-06 | Intel Corporation | Memory interleaving |
WO2006032167A1 (en) * | 2004-09-24 | 2006-03-30 | Huawei Technologies Co., Ltd. | Video encoding/decoding method |
WO2009125322A1 (en) * | 2008-04-08 | 2009-10-15 | Nxp B.V. | Radio receiver gain control |
HUE028417T2 (en) | 2011-01-14 | 2016-12-28 | Ge Video Compression Llc | Entropy coding and decoding scheme |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3675211A (en) * | 1970-09-08 | 1972-07-04 | Ibm | Data compaction using modified variable-length coding |
CA1211219A (en) * | 1982-06-30 | 1986-09-09 | Hideo Kuroda | Digital data code conversion circuit for variable- word-length data code |
US4914675A (en) * | 1988-01-28 | 1990-04-03 | General Electric Company | Apparatus for efficiently packing data in a buffer |
FR2635241A1 (fr) * | 1988-08-05 | 1990-02-09 | Trt Telecom Radio Electr | Dispositif de codage statistique pour fournir des mots de code comportant un nombre variable d'elements binaires |
US4963867A (en) * | 1989-03-31 | 1990-10-16 | Ampex Corporation | Apparatus for packing parallel data words having a variable width into parallel data words having a fixed width |
JPH03106127A (ja) * | 1989-09-20 | 1991-05-02 | Fujitsu Ltd | 可変長符号化回路 |
JP3013381B2 (ja) * | 1990-03-28 | 2000-02-28 | ソニー株式会社 | 可変長データの復号装置 |
JP2922571B2 (ja) * | 1990-04-05 | 1999-07-26 | キヤノン株式会社 | データ変換回路 |
JPH04107013A (ja) * | 1990-08-28 | 1992-04-08 | Ricoh Co Ltd | 可変長符号の符号化回路 |
-
1990
- 1990-03-26 JP JP2073493A patent/JPH0799812B2/ja not_active Expired - Lifetime
-
1992
- 1992-06-26 US US07/906,269 patent/US5436626A/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06252775A (ja) * | 1991-03-28 | 1994-09-09 | American Teleph & Telegr Co <Att> | 復号化装置 |
JPH06276394A (ja) * | 1993-03-22 | 1994-09-30 | Kanebo Ltd | ハフマン復号化回路 |
JP2010028241A (ja) * | 2008-07-15 | 2010-02-04 | Sony Corp | ビット選択回路 |
JP2014236449A (ja) * | 2013-06-04 | 2014-12-15 | 国立大学法人 筑波大学 | データ圧縮器及びデータ解凍器 |
Also Published As
Publication number | Publication date |
---|---|
JPH0799812B2 (ja) | 1995-10-25 |
US5436626A (en) | 1995-07-25 |
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