JPH03274736A - 電界効果型トランジスタおよびその製造方法 - Google Patents
電界効果型トランジスタおよびその製造方法Info
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- JPH03274736A JPH03274736A JP7431890A JP7431890A JPH03274736A JP H03274736 A JPH03274736 A JP H03274736A JP 7431890 A JP7431890 A JP 7431890A JP 7431890 A JP7431890 A JP 7431890A JP H03274736 A JPH03274736 A JP H03274736A
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- gate electrode
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- 230000005669 field effect Effects 0.000 title claims description 6
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 8
- 239000000126 substance Substances 0.000 claims 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 8
- 150000001875 compounds Chemical class 0.000 abstract description 7
- 238000000059 patterning Methods 0.000 abstract description 3
- 230000000087 stabilizing effect Effects 0.000 abstract description 3
- 238000001312 dry etching Methods 0.000 abstract description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 6
- 229910052681 coesite Inorganic materials 0.000 abstract 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract 3
- 239000000377 silicon dioxide Substances 0.000 abstract 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract 3
- 229910052682 stishovite Inorganic materials 0.000 abstract 3
- 229910052905 tridymite Inorganic materials 0.000 abstract 3
- 238000005275 alloying Methods 0.000 abstract 1
- 239000000376 reactant Substances 0.000 abstract 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
り粟上旦科且立立
本発明は、マイクロ波帯以上の周波数で動作する電界効
果型トランジスタに関し、特にゲート電極近傍の寄生容
量低減、半導体表面の安定化に好適する構造およびその
製法に関する。
果型トランジスタに関し、特にゲート電極近傍の寄生容
量低減、半導体表面の安定化に好適する構造およびその
製法に関する。
従来旦皮徽
従来、マイクロ波帯以上の周波数で動作する電界効果ト
ランジスタ（以下ＦＥＴと記す）は例えば第２図に示す
ように、ＧａＡｓからなる化合物半導体基板１上に、シ
ロットキー接合のゲート電極２を形成し、さらにＳｉＯ
□膜あるいはＳｉＮ膜からなる絶縁膜１２を保護膜とし
て、ゲート電極２を被覆するように化合物半導体基板３
及びオーミック電極７上に直接成長させて 形成したゲ
ート電極構造を有している。
ランジスタ（以下ＦＥＴと記す）は例えば第２図に示す
ように、ＧａＡｓからなる化合物半導体基板１上に、シ
ロットキー接合のゲート電極２を形成し、さらにＳｉＯ
□膜あるいはＳｉＮ膜からなる絶縁膜１２を保護膜とし
て、ゲート電極２を被覆するように化合物半導体基板３
及びオーミック電極７上に直接成長させて 形成したゲ
ート電極構造を有している。
さらにオーミック電極７上には各々ソース電極１０、
ドレイン電極１１を形成してＦＥＴが完成する。
ドレイン電極１１を形成してＦＥＴが完成する。
Ｕ よ゛
上記のように従来のＦＥＴのゲート電極の周りは、化合
物半導体上を含め、誘電率が１を超える絶縁膜で被われ
ているため、 ■ゲートーソース間、あるいはゲート−ドレイン間の容
量が大きくなり、マイクロ波特性を劣化させる。
物半導体上を含め、誘電率が１を超える絶縁膜で被われ
ているため、 ■ゲートーソース間、あるいはゲート−ドレイン間の容
量が大きくなり、マイクロ波特性を劣化させる。
■化合物半導体基板と絶縁膜の界面は、界面準位等によ
り不安定な界面特性となるため、保護膜としては十分で
ない。
り不安定な界面特性となるため、保護膜としては十分で
ない。
等の問題を有していた。
： 、の
本発明によるＦＥＴは、ゲート電極の近傍を誘電率が１
の空間とし、かつＧａＡｓのような化合物半導体表面に
絶縁膜が直接形成されない構造を有している。
の空間とし、かつＧａＡｓのような化合物半導体表面に
絶縁膜が直接形成されない構造を有している。
また、形成方法としては、ゲート電極上にオーバーへン
グ状に第１の絶縁膜を形成し、一方向を開いた状態で基
板に垂直方向から平均自由工程の短い反応分子が入射す
る気相化学成長法で第２の絶縁膜を成長することにより
ゲート電極近傍に密閉空間を形成することを特徴とする
。
グ状に第１の絶縁膜を形成し、一方向を開いた状態で基
板に垂直方向から平均自由工程の短い反応分子が入射す
る気相化学成長法で第２の絶縁膜を成長することにより
ゲート電極近傍に密閉空間を形成することを特徴とする
。
在且
上記の構造によると、
■ゲート電極近傍の誘電率が１であるため、ゲート−ソ
ース間、ゲート−ドレイン間の容量を低減できる。
ース間、ゲート−ドレイン間の容量を低減できる。
■ＧａＡｓのような化合物半導体の界面特性が安定する
。
。
以上の作用がある。
また、形成方法については、密閉空間内への成長を抑え
るため、平均自由工程の短い反応分子を基板に垂直に入
射させることで、これを達成している。
るため、平均自由工程の短い反応分子を基板に垂直に入
射させることで、これを達成している。
災胤囲
以下、第１図により本発明の一実施例の構造と製造方法
を説明する。なお、第１図はＦＥＴの要部の断面構造を
示している。
を説明する。なお、第１図はＦＥＴの要部の断面構造を
示している。
第１図（ａ）に示すように半導体基板（例えばＧａＡｓ
） ｉ上にゲート電極（例えばＷＳｉ ） ２．および
５ＩＯ３膜３を形成している。ここで、いわゆる平坦化
頭出し技法により、ゲート電極２上の５ｉＯ９膜は除去
されており、Ｓ１０°膜３からゲート電極２が突き出た
状態になっている。
） ｉ上にゲート電極（例えばＷＳｉ ） ２．および
５ＩＯ３膜３を形成している。ここで、いわゆる平坦化
頭出し技法により、ゲート電極２上の５ｉＯ９膜は除去
されており、Ｓ１０°膜３からゲート電極２が突き出た
状態になっている。
次に、第１図（ｂ）に示すように第１の絶縁膜（例えば
ＳｉＮ膜）４を形成後、第１図（ｃ）に示すようにホト
レジスト（以下ＰＲ）５によりパターンニングを行い、
第１図（ｄ）に示すようにドライエッチにより、パター
ンニングにより露出したＳｉＮ膜４を除去する。次に、
第１図（ｅ）に示すようにバッフアートフッ酸を用いて
Ｓ１０□膜３を完全に除去する。ゲート電極２． Ｓｉ
Ｎ膜４はバッフアートフッ酸に対してそのエッチレート
が十分小さいので除去されることはない。次に第１図（
ｆ）に示すようにＡｕＧｅ−Ｎｉ膜６を蒸着後、ＰＨ１
を併用してリフトオフ処理し、アロイ化して、第１図（
ｇ）に示すようにオーミック電極−７及びゲート電極４
が形成される。次に第１図（ｈ）に示すように、平均自
由工程の短い反応分子をＧａＡｓ基板１に対して垂直に
入射させる低圧ＣＶＤ法を用いて第２の絶縁膜（例えば
５ｔＯ２膜）８を形成する。これによりＳｉＮ膜−４の
下の領域にはＣＶＤの反応分子が入り込まないので結果
として密閉され、密閉空間−９が形成される。 最後に
第１図（１）に示すようにオーミック電極７上上にソー
ス電極１０． ドレイン電極ｌｌを形成してＦＥＴが
完成する。
ＳｉＮ膜）４を形成後、第１図（ｃ）に示すようにホト
レジスト（以下ＰＲ）５によりパターンニングを行い、
第１図（ｄ）に示すようにドライエッチにより、パター
ンニングにより露出したＳｉＮ膜４を除去する。次に、
第１図（ｅ）に示すようにバッフアートフッ酸を用いて
Ｓ１０□膜３を完全に除去する。ゲート電極２． Ｓｉ
Ｎ膜４はバッフアートフッ酸に対してそのエッチレート
が十分小さいので除去されることはない。次に第１図（
ｆ）に示すようにＡｕＧｅ−Ｎｉ膜６を蒸着後、ＰＨ１
を併用してリフトオフ処理し、アロイ化して、第１図（
ｇ）に示すようにオーミック電極−７及びゲート電極４
が形成される。次に第１図（ｈ）に示すように、平均自
由工程の短い反応分子をＧａＡｓ基板１に対して垂直に
入射させる低圧ＣＶＤ法を用いて第２の絶縁膜（例えば
５ｔＯ２膜）８を形成する。これによりＳｉＮ膜−４の
下の領域にはＣＶＤの反応分子が入り込まないので結果
として密閉され、密閉空間−９が形成される。 最後に
第１図（１）に示すようにオーミック電極７上上にソー
ス電極１０． ドレイン電極ｌｌを形成してＦＥＴが
完成する。
髪牡旦羞果
上述したように本発明により、ゲート−ソース間、ゲー
ト−ドレイン間の容量を低減でき、かつ界面特性の安定
を図ることにより、高性能なマイクロ波特性が期待でき
る。
ト−ドレイン間の容量を低減でき、かつ界面特性の安定
を図ることにより、高性能なマイクロ波特性が期待でき
る。
第１図は本発明の一実施例を示すＦＥＴの要部断面図、
第２図は従来例のＦＥＴの要部断面図である。 １・・・半導体基板（例えばＧａＡｓ）、２・・・ゲー
ト電極（例えばｗｓｉ ）、３・・・５ｔＯ３膜、 ４・・・第１の絶縁膜（例えばＳｉＮ膜）、５・・・ホ
トレジスト、 ６ ・・・ＡｕＧｅ−Ｎｉ膜、 ７・・・オーミック電極、 ８・・・第２の絶縁膜（例えば５ｉｎ２膜）９・・・密
閉空間。 ＼辷−−／ （ｅ）
第２図は従来例のＦＥＴの要部断面図である。 １・・・半導体基板（例えばＧａＡｓ）、２・・・ゲー
ト電極（例えばｗｓｉ ）、３・・・５ｔＯ３膜、 ４・・・第１の絶縁膜（例えばＳｉＮ膜）、５・・・ホ
トレジスト、 ６ ・・・ＡｕＧｅ−Ｎｉ膜、 ７・・・オーミック電極、 ８・・・第２の絶縁膜（例えば５ｉｎ２膜）９・・・密
閉空間。 ＼辷−−／ （ｅ）
Claims (1)
- 【特許請求の範囲】 １、ゲート電極がショットキー接合となる電界効果型ト
ランジスタにおいて、 ゲート電極近傍の絶縁膜がゲート電極端を含む領域で半
導体基板と接触せず、結果としてゲート電極近傍で密閉
空間を有することを特徴とする電界効果型トランジスタ
。 ２、半導体基板上に形成したゲート電極上部にオーバー
ハング状に第１の絶縁膜を加工し、該第１の絶縁膜に対
して平均自由工程の短い反応分子が垂直に入射するよう
な気相化学成長法で第２の絶縁膜を成長することにより
、ゲート電極近傍に密閉空間を形成することを特徴とす
る電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7431890A JPH03274736A (ja) | 1990-03-23 | 1990-03-23 | 電界効果型トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7431890A JPH03274736A (ja) | 1990-03-23 | 1990-03-23 | 電界効果型トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03274736A true JPH03274736A (ja) | 1991-12-05 |
Family
ID=13543653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7431890A Pending JPH03274736A (ja) | 1990-03-23 | 1990-03-23 | 電界効果型トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03274736A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0595298A1 (en) * | 1992-10-28 | 1994-05-04 | Matsushita Electronics Corporation | A semiconductor device having a hollow around a gate electrode and a method for producing the same |
-
1990
- 1990-03-23 JP JP7431890A patent/JPH03274736A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0595298A1 (en) * | 1992-10-28 | 1994-05-04 | Matsushita Electronics Corporation | A semiconductor device having a hollow around a gate electrode and a method for producing the same |
| US5536971A (en) * | 1992-10-28 | 1996-07-16 | Matsushita Electronics Corporation | Semiconductor device having a hollow around a gate electrode and a method for producing the same |
| US5559046A (en) * | 1992-10-28 | 1996-09-24 | Matsushita Electronics Corporation | Semiconductor device having a hollow around a gate electrode and a method for producing the same |
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