JPH03266446A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03266446A JPH03266446A JP2066412A JP6641290A JPH03266446A JP H03266446 A JPH03266446 A JP H03266446A JP 2066412 A JP2066412 A JP 2066412A JP 6641290 A JP6641290 A JP 6641290A JP H03266446 A JPH03266446 A JP H03266446A
- Authority
- JP
- Japan
- Prior art keywords
- film
- wafer
- chip
- electrode
- regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 claims abstract description 15
- 238000000605 extraction Methods 0.000 claims abstract description 10
- 230000002093 peripheral effect Effects 0.000 claims abstract description 5
- 229910052751 metal Inorganic materials 0.000 abstract description 10
- 239000002184 metal Substances 0.000 abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 8
- 238000012360 testing method Methods 0.000 abstract description 7
- 238000002161 passivation Methods 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 230000002265 prevention Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 239000000758 substrate Substances 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は半導体装置の製造方法に関し、特にチップ特性
をウェハ段階で選別試験することのできるフリップ・チ
ップ型半導体装置の製造方法に関する。
をウェハ段階で選別試験することのできるフリップ・チ
ップ型半導体装置の製造方法に関する。
［従来の技術１
第５図 （ａ）およびｆｂ）はそれぞれ従来のフリップ
・チップ型半導体装置の平面図およびそのプリント基板
上への実装図である。この種の半導体装置は半導体チッ
プ基板１上にバンブ３を備えた素子電極２をアレイ状に
形成したもので、実装に際しては、プリント基板１４上
のポンディングパッド１５に素子電極２がバンブ３を介
してそれぞれ接続される。この実装方法はフリップ・チ
ップ方式と呼ばれるもので、実装面積及び高さが極めて
小さ（できるのが利点とされているものである。
・チップ型半導体装置の平面図およびそのプリント基板
上への実装図である。この種の半導体装置は半導体チッ
プ基板１上にバンブ３を備えた素子電極２をアレイ状に
形成したもので、実装に際しては、プリント基板１４上
のポンディングパッド１５に素子電極２がバンブ３を介
してそれぞれ接続される。この実装方法はフリップ・チ
ップ方式と呼ばれるもので、実装面積及び高さが極めて
小さ（できるのが利点とされているものである。
［発明が解決しようとする課題］
このように、上述した従来のフリップ・チップ型半導体
装置は、素子電極２が半導体チップ基板１上にアレイ状
に形成されているため、半導体装置の電気的試験を行な
う際は試験端子を直接接続することが難しい。このため
、従来はウェハから切出した半導体チップを実装図の第
５図ｆｃ）のようにプリント基板上のボンディングパッ
ドにバンブ接続して試験回路を構成するのが通常である
。従って、試験結果が不良であった場合は再接続の手間
がかかりそのための工数が増加するのでコスト増となる
。また、再接続によりプリント板が傷つく場合もあるの
で、高い信頼性を要求される機器に実装する場合は所要
の信頼性が確保できないという欠点がある。
装置は、素子電極２が半導体チップ基板１上にアレイ状
に形成されているため、半導体装置の電気的試験を行な
う際は試験端子を直接接続することが難しい。このため
、従来はウェハから切出した半導体チップを実装図の第
５図ｆｃ）のようにプリント基板上のボンディングパッ
ドにバンブ接続して試験回路を構成するのが通常である
。従って、試験結果が不良であった場合は再接続の手間
がかかりそのための工数が増加するのでコスト増となる
。また、再接続によりプリント板が傷つく場合もあるの
で、高い信頼性を要求される機器に実装する場合は所要
の信頼性が確保できないという欠点がある。
本発明の目的は、上記の問題点に鑑み、プリント基板実
装前にチップ個々の電気的選別をウェハ段階で容易に行
い得るようにしたフリップ・チップ型半導体装置の製造
方法を提供することである。
装前にチップ個々の電気的選別をウェハ段階で容易に行
い得るようにしたフリップ・チップ型半導体装置の製造
方法を提供することである。
［課題を解決するための手段］
本発明によれば、半導体装置の製造方法は、半導体ウェ
ハ上に素子電極をアレイ状に配置するフリップ・チップ
型半導体チップ領域と前記素子電極にそれぞれ配線接続
されるチップ周辺領域上の選別用引出電極配列とを同時
形成する工程と、前記選別用引出電極を用いて行う該チ
ップ特性の電気的選別工程と、前記選別用引出電極配列
からなるチップ周辺領域を該フリップ・チップ型半導体
チップ領域から切離すダイシング工程とを含んで構成さ
れる。
ハ上に素子電極をアレイ状に配置するフリップ・チップ
型半導体チップ領域と前記素子電極にそれぞれ配線接続
されるチップ周辺領域上の選別用引出電極配列とを同時
形成する工程と、前記選別用引出電極を用いて行う該チ
ップ特性の電気的選別工程と、前記選別用引出電極配列
からなるチップ周辺領域を該フリップ・チップ型半導体
チップ領域から切離すダイシング工程とを含んで構成さ
れる。
〔作 用 ］
本発明によれば、アレイ状に設けられた素子電極の周囲
にこれと配線接続された選別用電極がウェハ上に設けら
れるので、ウェハ段階で良品のみを選別しつつ製造する
ことができる。また、選別に使用した選別用電極はダイ
シング工程において素子形成領域から切離されるので、
従来と同様に実装面積および高さが非常に小さな信頼性
高きフリップ・チップ型半導体装置を提供し得る。
にこれと配線接続された選別用電極がウェハ上に設けら
れるので、ウェハ段階で良品のみを選別しつつ製造する
ことができる。また、選別に使用した選別用電極はダイ
シング工程において素子形成領域から切離されるので、
従来と同様に実装面積および高さが非常に小さな信頼性
高きフリップ・チップ型半導体装置を提供し得る。
つぎに、本発明について図面を参照して詳細に説明する
。
。
第１図 （ａ）〜（ｆｌは本発明の一実施例を示す工程
順序図である。本実施例によれば、半導体素子（図示し
ない）を形成したシリコン・ウェハ１０上にシリコン酸
化膜６がまず形成され、ついで、これに半導体素子と外
部とを接続するための開孔部（図示しない）が設けられ
た後、シリコン・ウェハ１０の全面にアルミニウム膜７
ａが形成される。つぎに、このアルミニウム膜７ａ上に
はパターニング用のホトレジスト８ａが形成される［第
１図Ｃｄ） 参照］。ついで、アルミニウム膜７ａはア
ルミ配線７にパターニングされ、続いてウェハ全面にパ
ッシベーション膜（シリコン酸化膜またはシリコン窒化
膜）９が厚さ１μｍ程度形成され、外部との接続に必要
な領域１０ａ、 ｌＯｂが選択的にエツチング除去され
開口される［第１図（ｂ）−を照］。つぎに、パッシベ
ーション膜９と接着性の良い金属膜（例えば、Ｃｒ）
１１および拡散防止用の金属膜（例えば、Ｃｕ）がスパ
ッタ法によりそれぞれ厚さ約０．２μｍ形成され、つい
で、開口部１０ａ、 ｌＯｂを除（他の領域上から金属
膜１２がエツチング除去された後、ホトレジスト８ｂを
介してバンブ３がメツキ法により形成される〔第１図（
ｃ） 参照］。つぎに、不要となったホトレジスト８ｂ
が除去され、続いて開口部１０ａ、 １０ｂを除く他の
領域上から金属膜１１がエツチング除去され、バンブ３
を備える素子電極２と共に、アルミ配線７を介して素子
電極２と接続する選別用引出電極４とがそれぞれ形成さ
れる〔第１図（ｄ＋参照〕。
順序図である。本実施例によれば、半導体素子（図示し
ない）を形成したシリコン・ウェハ１０上にシリコン酸
化膜６がまず形成され、ついで、これに半導体素子と外
部とを接続するための開孔部（図示しない）が設けられ
た後、シリコン・ウェハ１０の全面にアルミニウム膜７
ａが形成される。つぎに、このアルミニウム膜７ａ上に
はパターニング用のホトレジスト８ａが形成される［第
１図Ｃｄ） 参照］。ついで、アルミニウム膜７ａはア
ルミ配線７にパターニングされ、続いてウェハ全面にパ
ッシベーション膜（シリコン酸化膜またはシリコン窒化
膜）９が厚さ１μｍ程度形成され、外部との接続に必要
な領域１０ａ、 ｌＯｂが選択的にエツチング除去され
開口される［第１図（ｂ）−を照］。つぎに、パッシベ
ーション膜９と接着性の良い金属膜（例えば、Ｃｒ）
１１および拡散防止用の金属膜（例えば、Ｃｕ）がスパ
ッタ法によりそれぞれ厚さ約０．２μｍ形成され、つい
で、開口部１０ａ、 ｌＯｂを除（他の領域上から金属
膜１２がエツチング除去された後、ホトレジスト８ｂを
介してバンブ３がメツキ法により形成される〔第１図（
ｃ） 参照］。つぎに、不要となったホトレジスト８ｂ
が除去され、続いて開口部１０ａ、 １０ｂを除く他の
領域上から金属膜１１がエツチング除去され、バンブ３
を備える素子電極２と共に、アルミ配線７を介して素子
電極２と接続する選別用引出電極４とがそれぞれ形成さ
れる〔第１図（ｄ＋参照〕。
第１図（ｅ）はかかる手法により製造されたシリコン・
ウェハ朋上の半導体チップとその周辺部の平面図を示す
もので、選別用引出電極４を利用して電気的選別を行っ
た後は、第１図ｉｆ）の如くダイシング・ライン１３に
そって切断され切出される。ここで、ｌおよび５はそれ
ぞれ半導体チップ基板およびスクライブ領域である。
ウェハ朋上の半導体チップとその周辺部の平面図を示す
もので、選別用引出電極４を利用して電気的選別を行っ
た後は、第１図ｉｆ）の如くダイシング・ライン１３に
そって切断され切出される。ここで、ｌおよび５はそれ
ぞれ半導体チップ基板およびスクライブ領域である。
なお、理解を深めるため、第１図Ｃｄ）にもダイシング
・ラインエ３を明示した。
・ラインエ３を明示した。
第２図 ｆａｔ〜Ｆｄｌは本発明の他の実施例を示す工
程順序図である。本実施例によれば前実施例のものより
高信頼性が要求される場合の製造工程が示される。すな
わち、前実施例ではダイシングの際、アルミ配ｌ１ｉ１
７が露出されるので信軸性上問題を生じる恐れがある。
程順序図である。本実施例によれば前実施例のものより
高信頼性が要求される場合の製造工程が示される。すな
わち、前実施例ではダイシングの際、アルミ配ｌ１ｉ１
７が露出されるので信軸性上問題を生じる恐れがある。
本実施例はこれを解決するもので、シリコン・ウェハｌ
Ｏ上に形成されたシリコン酸化膜６のスクライブライン
領域上には開口部１０ｃがまず設けられ、また電極２お
よびパッド３が形成される領域上にはアルミ・パッド７
ｃが設けられる〔第２図（ａｌ ｌ照〕。ここで、９は
前実施例と同じくシリコン酸化膜またはシリコン窒化膜
からなるパッシベーション膜である。つぎに、前実施例
同様、ウェハ全面に２層の金属膜１１．１２が形成され
、更に一方の金属膜１２がパターニングされた後、ホト
レジスト８ｂをマスクとするメツキ法でバンブ３が形成
される〔第２図（ｂ） Ｉ照］。ついで、不要のホトレ
ジスト８ｂを除去後、他方の金属膜１１がパターニング
され、選別用引出電極４およびこれをバンブ３直下の素
子電極２に接続する配線とが形成される〔第２図（ＣＩ
１’照］。ここで、電気的選別は前実施例同様選別用
引出電極４を介して行われ選別試験の終了と共に不要と
なったこれらの電極４および配線部分はそれぞれエツチ
ングにより除去される。最後にスクライブライン上のパ
ッシベーションＭ９ をｘッチング除去し、ダイシング
ライン１３に沿って切断すれば配線部分を露出しないフ
リップ・チップ型半導体装置を選別して得ることができ
る。
Ｏ上に形成されたシリコン酸化膜６のスクライブライン
領域上には開口部１０ｃがまず設けられ、また電極２お
よびパッド３が形成される領域上にはアルミ・パッド７
ｃが設けられる〔第２図（ａｌ ｌ照〕。ここで、９は
前実施例と同じくシリコン酸化膜またはシリコン窒化膜
からなるパッシベーション膜である。つぎに、前実施例
同様、ウェハ全面に２層の金属膜１１．１２が形成され
、更に一方の金属膜１２がパターニングされた後、ホト
レジスト８ｂをマスクとするメツキ法でバンブ３が形成
される〔第２図（ｂ） Ｉ照］。ついで、不要のホトレ
ジスト８ｂを除去後、他方の金属膜１１がパターニング
され、選別用引出電極４およびこれをバンブ３直下の素
子電極２に接続する配線とが形成される〔第２図（ＣＩ
１’照］。ここで、電気的選別は前実施例同様選別用
引出電極４を介して行われ選別試験の終了と共に不要と
なったこれらの電極４および配線部分はそれぞれエツチ
ングにより除去される。最後にスクライブライン上のパ
ッシベーションＭ９ をｘッチング除去し、ダイシング
ライン１３に沿って切断すれば配線部分を露出しないフ
リップ・チップ型半導体装置を選別して得ることができ
る。
第３図および第４図（ａｌ 、 （ｂｌはそれぞれ本発
明半導体装置のプリント基板およびフィルムキャリア・
テープ上への実装図を示すものである。ここで、第４図
ｆｂｌは第４図ｆａｌの八−Ａ′断面図を示している。
明半導体装置のプリント基板およびフィルムキャリア・
テープ上への実装図を示すものである。ここで、第４図
ｆｂｌは第４図ｆａｌの八−Ａ′断面図を示している。
いずれの場合もプリント基板１４またはフィルムキャリ
ア・テープ１６上に実装される半導体チップはいずれも
選別された良品のみであるので、従来のように再接続を
行うなどの不都合が全く生じない。
ア・テープ１６上に実装される半導体チップはいずれも
選別された良品のみであるので、従来のように再接続を
行うなどの不都合が全く生じない。
［発明の効果］
以上詳細に説明したように、本発明によれば、フリップ
・チップ型半導体素子の特性をウニ八段階で選別試験を
行いつつ製造することができるので、実装する機器の歩
留向上およびこれによるコストの低減並びに不良半導体
装置を置換える際の熱的ストレスによる機器の信頼性低
下の問題点を解決できる効果がある。
・チップ型半導体素子の特性をウニ八段階で選別試験を
行いつつ製造することができるので、実装する機器の歩
留向上およびこれによるコストの低減並びに不良半導体
装置を置換える際の熱的ストレスによる機器の信頼性低
下の問題点を解決できる効果がある。
第１図 ｆａ）〜（ｆ）は本発明の一実施例を示す工程
順序図、第２図 ｆａｌ〜ｆｄ）は本発明の他の実施例
を示す工程順序図、第３図および第４図ｆａｌ 、 （
ｂｌはそれぞれ本発明半導体装置のプリント基板および
フィルムキャリア・テープ上への実装図、第５図 （ａ
）および（ｂ）はそれぞれ従来のフリップ・チップ型半
導体装置の平面図およびそのプリント基板上への実装図
である。 １・・・半導体チップ基板、２・−・素子電極、３・・
・バンブ、 ４・・・選別用引出電極、５・・・
スクライブ領域、６−・・シリコン酸化膜、７ａ・・・
アルミニウム膜、 ８ａ、 ８ｂ・・・ホトレジスト。 ９・・・パッシベーション膜、 １０ａ、ｌＯｂ −＝開口部、 １０・・−シリコン・ウェハ、１１−・・クロム金属膜
、１２・・・銅金属膜、 １３・・・ダイシング・ライン、 １４・・・プリント基板、 １５・・・ボンディング・パッド、 Ｊ６・・・フィルムキャリア・テープ。
順序図、第２図 ｆａｌ〜ｆｄ）は本発明の他の実施例
を示す工程順序図、第３図および第４図ｆａｌ 、 （
ｂｌはそれぞれ本発明半導体装置のプリント基板および
フィルムキャリア・テープ上への実装図、第５図 （ａ
）および（ｂ）はそれぞれ従来のフリップ・チップ型半
導体装置の平面図およびそのプリント基板上への実装図
である。 １・・・半導体チップ基板、２・−・素子電極、３・・
・バンブ、 ４・・・選別用引出電極、５・・・
スクライブ領域、６−・・シリコン酸化膜、７ａ・・・
アルミニウム膜、 ８ａ、 ８ｂ・・・ホトレジスト。 ９・・・パッシベーション膜、 １０ａ、ｌＯｂ −＝開口部、 １０・・−シリコン・ウェハ、１１−・・クロム金属膜
、１２・・・銅金属膜、 １３・・・ダイシング・ライン、 １４・・・プリント基板、 １５・・・ボンディング・パッド、 Ｊ６・・・フィルムキャリア・テープ。
Claims (1)
- 半導体ウェハ上に、素子電極をアレイ状に配置するフリ
ップ・チップ型半導体チップ領域と前記素子電極にそれ
ぞれ配線接続されるチップ周辺領域上の選別用引出電極
配列とを同時形成する工程と、前記選別用引出電極を用
いて行う該チップ特性の電気的選別工程と、前記選別用
引出電極配列からなるチップ周辺領域を該フリップ・チ
ップ型半導体チップ領域から切離すダイシング工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2066412A JPH03266446A (ja) | 1990-03-15 | 1990-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2066412A JPH03266446A (ja) | 1990-03-15 | 1990-03-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03266446A true JPH03266446A (ja) | 1991-11-27 |
Family
ID=13315059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2066412A Pending JPH03266446A (ja) | 1990-03-15 | 1990-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03266446A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004303787A (ja) * | 2003-03-28 | 2004-10-28 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JP2005317866A (ja) * | 2004-04-30 | 2005-11-10 | Sony Corp | 半導体装置およびその製造方法 |
| US7399990B2 (en) | 1998-12-28 | 2008-07-15 | Fujitsu Limited | Wafer-level package having test terminal |
| JP2011071547A (ja) * | 2010-12-14 | 2011-04-07 | Renesas Electronics Corp | 半導体集積回路装置の製造方法 |
-
1990
- 1990-03-15 JP JP2066412A patent/JPH03266446A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7399990B2 (en) | 1998-12-28 | 2008-07-15 | Fujitsu Limited | Wafer-level package having test terminal |
| US7642551B2 (en) | 1998-12-28 | 2010-01-05 | Fujitsu Microelectronics Limited | Wafer-level package having test terminal |
| JP2004303787A (ja) * | 2003-03-28 | 2004-10-28 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JP4601910B2 (ja) * | 2003-03-28 | 2010-12-22 | パナソニック株式会社 | 半導体集積回路装置及び半導体集積回路装置の製造方法 |
| JP2005317866A (ja) * | 2004-04-30 | 2005-11-10 | Sony Corp | 半導体装置およびその製造方法 |
| JP4654598B2 (ja) * | 2004-04-30 | 2011-03-23 | ソニー株式会社 | 半導体装置およびその製造方法 |
| JP2011071547A (ja) * | 2010-12-14 | 2011-04-07 | Renesas Electronics Corp | 半導体集積回路装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5593903A (en) | Method of forming contact pads for wafer level testing and burn-in of semiconductor dice | |
| US6204074B1 (en) | Chip design process for wire bond and flip-chip package | |
| US5844317A (en) | Consolidated chip design for wire bond and flip-chip package technologies | |
| KR100609201B1 (ko) | 칩-사이즈 패키지 구조체 및 그 제조 방법 | |
| KR100222299B1 (ko) | 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법 | |
| US20060017161A1 (en) | Semiconductor package having protective layer for re-routing lines and method of manufacturing the same | |
| US5517127A (en) | Additive structure and method for testing semiconductor wire bond dies | |
| JPH08504036A (ja) | エリアアレイ配線チップのｔａｂテスト | |
| US8232113B2 (en) | Method for manufacturing and testing an integrated electronic circuit | |
| US6258705B1 (en) | Method of forming circuit probing contact points on fine pitch peripheral bond pads on flip chip | |
| KR960004092B1 (ko) | 반도체 소자의 범프 형성방법 | |
| US7342248B2 (en) | Semiconductor device and interposer | |
| US5886414A (en) | Removal of extended bond pads using intermetallics | |
| US20060180945A1 (en) | Forming a cap above a metal layer | |
| JPH03266446A (ja) | 半導体装置の製造方法 | |
| US6384613B1 (en) | Wafer burn-in testing method | |
| JPH0758112A (ja) | 半導体装置 | |
| CN1983573A (zh) | 半导体器件及其制造方法 | |
| JP2001118994A (ja) | 半導体装置 | |
| JP2001135795A (ja) | 半導体装置 | |
| JP3722784B2 (ja) | 半導体装置 | |
| KR960002770B1 (ko) | 탭(tab) 패키지의 테이프 본딩방법 | |
| US20060211232A1 (en) | Method for Manufacturing Gold Bumps | |
| JPH02181457A (ja) | バンプ電極を備える集積回路装置の試験方法 | |
| JP2005039170A (ja) | 半導体装置及びその製造方法 |