JPH03262318A - Delay circuit - Google Patents

Abstract

PURPOSE:To select an optional analog delay by using a control terminal employing an N-channel MOS transistor(TR) so as to control an input voltage at a control terminal. CONSTITUTION:The source of a P-channel MOS TR 5 is connected to a power terminal 3, the source of an N-channel MOS TR 6 is connected to the drain of an N-channel MOS TR 7, the source of the N-channel MOS TR 7 is connected to a ground terminal 8, the gates of the P-channel MOS TR 5 and the N-channel MOS TR 6 are connected to an input terminal 1 and the gate of the N-channel MOS TR 7 is connected to a control terminal 2 respectively. Moreover, the drain of the P-channel MOS TR 5 and the drain of the N-channel MOS TR 6 are connected together to an output terminal 4. Thus, a delay circuit is used as one unit and two units are connected in series. Then a 1st delay circuit gives a delay for the falling and the 2nd delay circuit gives a delay for the rising respectively and optionally with respect to the original input waveform.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＭＯ３構造の遅延回路に関し、特に外部から
遅延量の設定が可能な遅延回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a CMO3 structure delay circuit, and particularly to a delay circuit whose delay amount can be set externally.

〔従来の技術〕[Conventional technology]

従来、この種の遅延回路は、第３図に示すような反転回
路構成を単位として数個タンデムに接続されており、遅
延量は固定、又は第４図のようにディジタル的にあらか
じめ決められている遅延量の中から選択して使用されて
いた。Conventionally, several delay circuits of this type have been connected in tandem, each having an inversion circuit configuration as shown in Figure 3, and the amount of delay has been fixed or predetermined digitally as shown in Figure 4. The amount of delay was selected and used.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来の遅延回路では、あらかじめ定められた遅
延量しか与えられない、又は、ディジタル的に変化させ
た遅延量しか得らべない為、アナログ的に任意に遅延量
の調整を行なうことができないという欠点があった。The conventional delay circuits described above can only provide a predetermined amount of delay, or can only obtain a delay amount that is changed digitally, so it is not possible to arbitrarily adjust the amount of delay using an analog method. There was a drawback.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の遅延回路は、入力端子、出力端子、制御用端子
、ＰチャネルＭＯＳトランジスタフ第１のＮチャネルＭ
ＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジ
スタを有し、前記ＰチャネルＭＯＳ）−ランジスタのソ
ースを電源端子に、前記第１のＮチャネルＭｏＳトラン
ジスタのソースを前記第２のＮチャネルＭＯＳトランジ
スタのドレインに、前記第２のＮチャネルＭＯＳトラン
ジスタのソースを接地端子に、前記ＰチャネルＭＯＳト
ランジスタ及び前記第１のＮチャネルＭＯＳトランジス
タのゲートを前記入力端子に、前記第２のＮチャネルＭ
ＯＳトランジスタのゲートを前記制御用端子に接続し、
前記ＰチャネルＭＯＳトランジスタ及び第１のＮチャネ
ルＭＯＳトランジスタのドレインを互いに接続して前記
出力端子に導出して構成される。The delay circuit of the present invention includes an input terminal, an output terminal, a control terminal, a P-channel MOS transistor, and a first N-channel MOS transistor.
an OS transistor and a second N-channel MOS transistor, the source of the P-channel MOS transistor is connected to the power supply terminal, and the source of the first N-channel MoS transistor is connected to the drain of the second N-channel MOS transistor. , the source of the second N-channel MOS transistor is connected to the ground terminal, the gates of the P-channel MOS transistor and the first N-channel MOS transistor are connected to the input terminal, and the second N-channel MOS transistor
Connecting the gate of the OS transistor to the control terminal,
The drains of the P-channel MOS transistor and the first N-channel MOS transistor are connected to each other and led to the output terminal.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第１図は本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing one embodiment of the present invention.

ＰチャネルＭＯＳトランジスタ５のソースは電源端子３
に、ＮチャネルＭＯＳトランジスタロのソースはＮチャ
ネルＭＯＳトランジスタフのドレインに、ＮチャネルＭ
ＯＳトランジスタ７のソースは接地端子８に、Ｐチャネ
ルＭＯＳトランジスタ５とＮチャネルＭＯＳトランジス
タ６とのゲートは入力端子１に、又、ＮチャネルＭＯＳ
トランジスタフのゲートは制御用端子２に各々接続され
、更に、ＰチャネルＭＯＳトランジスタ５のドレイン及
びＮチャネルＭＯＳトランジスタ６のトレインは互いに
接続して出力端子４に接続している。The source of P-channel MOS transistor 5 is power supply terminal 3
In addition, the source of N-channel MOS transistor RO is connected to the drain of N-channel MOS transistor OFF, and N-channel MOS transistor RO is connected to the drain of N-channel MOS transistor OFF.
The source of the OS transistor 7 is connected to the ground terminal 8, the gates of the P channel MOS transistor 5 and the N channel MOS transistor 6 are connected to the input terminal 1, and the N channel MOS
The gates of the transistors are connected to the control terminal 2, and the drain of the P-channel MOS transistor 5 and the train of the N-channel MOS transistor 6 are connected to each other and connected to the output terminal 4.

第１図に示した回路構成をとり、制御用端子２に印加す
る電圧Ｃを第２図に示したように変化させてＮチャネル
ＭＯＳトランジスタロに充電された電荷の放電時間を制
御することにより、出力端子４に現われる波形０ＴＪＴ
の立ち下りの遅延量が変化する。By taking the circuit configuration shown in FIG. 1 and changing the voltage C applied to the control terminal 2 as shown in FIG. 2, the discharge time of the charge charged in the N-channel MOS transistor is controlled. , the waveform 0TJT appearing at output terminal 4
The amount of delay in the falling edge of is changed.

第１図の遅延回路を１つの単位としてシリアルに２つ接
続すれば、元の入力波形に対し、第１番目の遅延回路で
立ち下りの、第２番目の遅延回路で立ち上りの遅延量を
各々任意に与えることができる。If two delay circuits in Figure 1 are connected serially as one unit, the first delay circuit will delay the falling edge of the original input waveform, and the second delay circuit will delay the rising edge, respectively. Can be given arbitrarily.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、ＮチャネルＭＯＳトラン
ジスタを用いた制御端子を使用することにより、制御端
子の入力電圧の制御を行ないアナログ的に任意の遅延量
を選択することができるという効果がある。As explained above, the present invention has the effect that by using a control terminal using an N-channel MOS transistor, the input voltage of the control terminal can be controlled and an arbitrary delay amount can be selected in an analog manner. .

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例の回路図、第２図は第１図の
実施例のタイムチャート、第３図は従来の遅延回路の第
１の例の回路図、第４図は従来の遅延回路の第２の例の
ブロック図である。 １・・・入力端子、２・・−制御用端子、３・・・電源
端子、４・・・出力端子、５・・・ＰチャネルＭＯＳト
ランジスタ、６．７・・・ＮチャネルＭＯＳトランジス
タ、８・・・接地端子。Fig. 1 is a circuit diagram of an embodiment of the present invention, Fig. 2 is a time chart of the embodiment of Fig. 1, Fig. 3 is a circuit diagram of a first example of a conventional delay circuit, and Fig. 4 is a conventional delay circuit. FIG. 3 is a block diagram of a second example of the delay circuit of FIG. DESCRIPTION OF SYMBOLS 1...Input terminal, 2...-Control terminal, 3...Power supply terminal, 4...Output terminal, 5...P channel MOS transistor, 6.7...N channel MOS transistor, 8 ...Grounding terminal.

Claims (1)

【特許請求の範囲】[Claims] 入力端子、出力端子、制御用端子、ＰチャネルＭＯＳト
ランジスタ、第１のＮチャネルＭＯＳトランジスタ及び
第２のＮチャネルＭＯＳトランジスタを有し、前記Ｐチ
ャネルＭＯＳトランジスタのソースを電源端子に、前記
第１のＮチャネルＭＯＳトランジスタのソースを前記第
２のＮチャネルＭＯＳトランジスタのドレインに、前記
第２のＮチャネルＭＯＳトランジスタのソースを接地端
子に、前記ＰチャネルＭＯＳトランジスタ及び前記第１
のＮチャネルＭＯＳトランジスタのゲートを前記入力端
子に、前記第２のＮチャネルＭＯＳトランジスタのゲー
トを前記制御用端子に接続し、前記ＰチャネルＭＯＳト
ランジスタ及び第１のＮチャネルＭＯＳトランジスタの
ドレインを互いに接続して前記出力端子に導出したこと
を特徴とする遅延回路。It has an input terminal, an output terminal, a control terminal, a P-channel MOS transistor, a first N-channel MOS transistor, and a second N-channel MOS transistor, and the source of the P-channel MOS transistor is a power supply terminal, and the first The source of the N-channel MOS transistor is connected to the drain of the second N-channel MOS transistor, the source of the second N-channel MOS transistor is connected to the ground terminal, the P-channel MOS transistor and the first
The gate of the N-channel MOS transistor is connected to the input terminal, the gate of the second N-channel MOS transistor is connected to the control terminal, and the drains of the P-channel MOS transistor and the first N-channel MOS transistor are connected to each other. A delay circuit characterized in that the output terminal is connected to the output terminal.