JPH03259499A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、フローティングゲートを有し電気的書込み
消去可能なメモリトランジスタを備えた不揮発性半導体
記憶装置に関するものである。

〔従来の技術〕

第、３図は従来のフラッシュ（−括消去型）ＥＥＰＲＯ
Ｍを示すブロック図である。同図に示すように、メモリ
アレイ１０中にマトリクス状に配置されたメモリトラン
ジスタ１（図中１個のみ表示）は、それぞれビット線２
及びワード線３に接続されている。ビット線２の一端は
Ｙゲート４にされ、ワード線３の一端はＸデコーダ５に
接続されている。Ｙゲート４は、書込み及び読出し時に
人出力バッファ９の転送データ長である１バイト単位で
Ｙデコーダ６によりオン／オフが制御され、ワード線３
は書込み及び読出し時にＸデコーダ５により活性／非活
性が制御される。上記したＸデコーダ５及びＹデコーダ
６による制御はアドレスバッファ７のアドレス出力に基
づき行われる。一方、Ｙゲート４はセンスアンプ／書込
みバッファ８にも接続され、センスアンプ／書込みバッ
ファ８は人出力バッファ９に接続されている。

第４図は第３図で示したメモリトランジスタを示す断面
図である。同図において、１１はＰ型半導体基板であり
、１２はＮ型のドレイン拡散領域、１３はＮ型のソース
拡散領域である。これらドレイン拡散領域１２．ソース
拡散領域１３間のＰ型半導体基板１１の表面部がチャネ
ル領域１８として規定される。また、１４はフローティ
ングゲートであり、ドレイン拡散領域１２の一部上から
ソース拡散領域１３の一部上にかけて、トンネリング可
能な膜厚のゲート酸化膜１５を介して形成されている。

さらにコントロールゲート１６がゲート酸化Ｍ１７を介
してフローティングゲート１４上に形成されている。そ
して、第４図では図示しないが、ビット線２がドレイン
拡散領域１２に電気的に接続され、ワード線３がコント
ロールゲート１６に電気的に接続されている。

このような構成において、メモリトランジスタ１の不揮
発な書込みは以下のようにして行われる。

まず、Ｘデコーダ５及びＹデコーダ６により選択された
ワード線３及びビット線２に接続されたメモリトランジ
スタ１のコントロールゲート１６及びドレイン拡散領域
１２に、図示しない高電圧発生手段により高電圧を印加
し、ソース拡散領域１３を接地レベルに設定する。

このように設定すると、メモリトランジスタのチャネル
領域１８を流れる電子がドレイン拡散領域１２近傍のピ
ンチオフ領域においてドレイン−ソース間の電圧で加速
され、アバランシェ崩壊によりホットエレクトロンとな
りコントロールゲート１６による電界によりゲート酸化
膜１５のエネルギーギャップを越えてフローティングゲ
ート１４に注入されることにより、メモリトランジスタ
の閾値が高くなる（７Ｖ以上）。

一方、消去はメモリアレイ１０中の全メモリトランジス
タ１に対して行われ、メモリトランジスタ１のソース拡
散領域１３に高電圧発生手段により高電圧を印加し、コ
ントロールゲート１６を接地レベルに設定することによ
り行われる（ドレイン領域１２はフローティングでよい
）。このように設定すると、ゲート酸化膜１５に高電界
が印加されトンネル現象によりフローティングゲート１
４に蓄積されていた電子がソース拡散領域１３に引抜か
れることにより、メモリトランジスタの閾値が低くなる
（ＩＶ程度）。すなわち、ＥＦＲＯＭにおいて、紫外線
消去した状態と同しになる。

このように、書込み動作を行うとメモリトランジスタ１
０閾値は７Ｖ以上になり、消去動作を行うとメモリトラ
ンジスタ１の閾値は１Ｖ程度となる。一方、読出しは、
活性化したワード線３によりコントロールゲート１６に
電源電圧Ｖｃｃ（５Ｖ）程度の電圧を印加した時に、メ
モリトランジスタ１がオンしてビット線２（すなわちド
レイン拡散領域１２）からソース拡散領域１３にかけて
電流が流れるか、あるいはメモリトランジスタ１はオフ
状態のままで電流が流れないかをセンスアンプ８で検出
することにより行われる。

なお、上記書込み、消去及び読出しは、図示しない書込
み読出し制御回路の管理下で行われる。

ところで、ＥＰＲＯＭにおける紫外線消去のように、紫
外線によりフローティングゲートに蓄積された電子を励
起し、フローティングゲートから除去する場合は、フロ
ーティングゲートが電気的に中性になれば電子の放出は
終了する。一方、フラッシュＥＥＰＲＯＭのように、消
去動作にトンネル現象を利用した場合は、消去時間が長
いとフローティングゲート１４中に蓄積された電子が過
剰に引き抜かれフローティングゲート１４が正に帯電す
る可能性がある。フローティングゲート１４か正に帯電
すると、メモリトランジスタ１の閾値電圧は負になって
しまう。このような過消去メモリトランジスタは常時オ
ン状態となり、この過消去メモリトランジスタを介して
リーク電流が流れるため、過消去メモリトランジスタと
ビット線２を共用するメモリトランジスタの読書きが不
可能になってしまう。

そこで、ソース拡散領域１３に高電圧を印加する消去パ
ルスの幅を短くして、１回の消去パルスを印加する度に
全メモリトランジスタ１の記憶データを読出し、全メモ
リトランジスタ１が消去状態にされたか否かを確認する
消去ベリファイ続出し実行する。以下、消去パルスの印
加と消去ベリファイ読出しを繰返し、消去ベリファイ読
出しにより全メモリトランジスタ１の消去状態を確認す
ると、直ちに消去動作を終了する。このように、消去パ
ルスの印加と消去ベリファイ読出しの実行により、過消
去メモリトランジスタが生成されるのを防止している。

〔発明が解決しようとする課題〕

従来のフラッシュＥＥＦＲＯＭは以上のように、過消去
メモリトランジスタの発生を防止するため、消去時に消
去パルスの印加の後、必ず消去ベリファイ読出しを実行
していた。

しかしながら、消去ベリファイ読出し動作は、通常の読
出し同様に、人出力バッファの転送可能ビット数単位で
メモリトランジスタの記憶データを順次読出す動作であ
るため、全メモリトランジスタの消去状態を検出するに
は長時間要する。このため、消去ベリファイ読出し動作
を用いる消去動作に時間がかかりすぎてしまうという問
題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、メモリトランジスタを過消去することなく、
比較的短時間でメモリトランジスタの一括消去が可能な
電気的書込、消去可能な不揮発性半導体記憶装置を得る
ことを目的とする。

〔課題を解決するための手段〕

この発明にかかる不揮発性半導体記憶装置は、フローテ
ィングゲートを有し電気的書込み消去可能なメモリトラ
ンジスタを備え、通常読出し時に、第１の所定数単位で
前記メモリトランジスタの記憶データを読出すものであ
って、消去ベリファイ続出し時に、前記第１の所定数を
越える第２の所定数単位で前記メモリトランジスタの記
憶データの論理積を順次検出することにより、全メモリ
トランジスタが消去状態であるか否かを検出する消去ベ
リファイ読出し手段を備えている。

〔作用〕

この発明における消去ベリファイ読出し手段は、消去ベ
リファイ続出し時に、通常読出しより多い第２の所定数
単位でメモリトランジスタの記憶データの論理積を順次
検出することにより、全メモリトランジスタが消去状態
であるか否かを検出するため、全メモリトランジスタに
対するアクセスに要する時間は、通常読出しより短時間
になる。

〔実施例〕

第１図はこの発明の一実施例であるフラッシュＥＥＰＲ
ＯＭの構成を示すブロック図である。同図に示すように
、１０ａ〜１０ｃとメモリアレイを３分割し、各メモリ
アレイ１０ａ〜１０ｃにそれぞれ接続されたＹゲート４
ａ〜４ｃはＹデコダ６により、出力バッファ２５のデー
タ転送ビット数である１バイト単位で、それぞれ選択的
にオン／オフが制御される。上記したＹデコーダ６の制
御はアドレスバッファ７からのアドレス出力に基づき行
われる。つまり、アドレスバッファ７からのアドレス出
力に基づき、Ｙデコーダ６により、合計３バイト単位で
Ｙゲート４ａ〜４ｃがオン／オフ制御される。各Ｙゲー
ト４ａ〜４ｃにはそれぞれ１バイト長のセンスアンプ８
８〜８ｃが接続され、これらのセンスアンプ８ａ〜８ｃ
それぞれの出力Ｄ　　−Ｄ　　がＡＮＤゲート２１ａ〜
２１ｃａ　　　　　　Ｃ の人力となると共に、マルチプレクサ２２にも与えられ
る。

ＡＮＤゲート２１ａ〜２１ｃの各出力は共通に、ＡＮＤ
ゲート２３の入力となり、ＡＮＤゲート２３の出力が書
込み読出し制御回路２４に与えられる。一方、マルチプ
レクサ２２はアドレスバッファ７の出力の一部である部
分アドレスａｄを取込み、この部分アドレスａｄに基づ
きセンスアンプ８ａ〜８Ｃの出力Ｄ　　−Ｄ　　のうち
１つの出力のａ　　　　　　Ｃ み出力バッファ２５に出力する。なお、Ｘデコーダ５に
ついては、第３図で示した従来例と同様である。また、
書込み時に用いられる書込みバッファ、入力バッファ等
の構成は発明の特徴とは関係ないため、図示しない。

このような構成において、通常読出し動作は以下に示す
ようにして行われる。まず、Ｘデコーダ５によりメモリ
アレイ１０ａ〜１０ｃに共通の１本のワード線（図示せ
ず）が活性化され、Ｙデコダ６により各Ｙゲート４ａ〜
４ｃそれぞれにおいて１バイトのゲートが（合計３バイ
ト）ＯＮされることにより、センスアンプ８ａ〜８Ｃに
それぞれ１バイトのデータが読出される。そして、各セ
ンスアンプ８ａ〜８ｃの出力データＤ　　−Ｄａ　　　
　　　Ｃ がマルチプレクサ２２に取込まれる。マルチプレクサ２
２は、部分アドレスａｄに基づき、データＤａ−Ｄｏの
うちの１つを出力バッファ２５に出力し、出力バッファ
２５により読出しデータＤ　　として外部に出力するこ
とにより通常続出ｕｔ しが行われる。

一方、消去ベリファイ読出し動作は以下に示すように、
行われる。まず、通常読出し時と同様に、Ｘデコーダ５
により１本のワード線が活性化され、Ｙデコーダ６によ
り各Ｙゲート４ａ〜４ｃそれぞれにおいて１バイト分の
ゲートがＯＮされることにより、センスアンプ８ａ〜８
ｃにそれぞれ１バイトのデータが読出される。

そして、各センスアンプ８ａ〜８ｃの出力データＤａ−
ＤｏがそれぞれＡＮＤゲート２１ａ〜２１Ｃの人力とし
て与えられ、さらに、ＡＮＤゲート２１ａ〜２１ｃの出
力がＡＮＤゲート２３の人力として与えられ、このＡＮ
Ｄゲート２３の出力が書込み／読出し制御回路２４に与
えられる。

ところで、消去状態のメモリセルには情報“１″が記憶
されるため、ベリファイ読出し対象の全メモリトランジ
スタが消去状態であれば出力データＤ　ａ　−Ｄ　ｃは
それぞれ（１１１１１１１１）２となる。このとき、Ａ
ＮＤゲート２１ａ　〜２１ｃそれそ°れの出力が“１″
になり、その結果、ＡＮＤゲート２３の出力も“１“に
なる。

一方、消去ベリファイ読出しにおいて消去状態でない情
報′０”を記憶したメモリセルのデータを１ビツトでも
読出した場合、センスアンプ８８〜８ｃの出力データＤ
　ａ　−Ｄ　ｃのうち少くとも１つに“０”のビットデ
ータを含むことになるため、ＡＮＤゲート２１ａ〜２１
ｃの少なくとも１つの出力が“０２になり、ＡＮＤゲー
ト２３の出力は“０”になる。

したがって、消去ベリファイ読出し時において、書込み
読出し制御回路２４は、ＡＮＤゲート２３の出力“１”
、“０”を検出することにより、３バイト分（２４個）
のメモリトランジスタが全て消去状態に設定されたか否
かを同時に検知することができる。その結果、１バイト
単位で消去ベリファイ読出しを行っていた従来に比べ、
３倍の実行速度で消去ベリファイ読出しを行えるため、
比較的短い消去パルスの印加と消去ベリファイ読出しの
繰返しで消去動作を行っても、比較的短時間で消去動作
を行うことができる。

第２図は、この発明の他の実施例であるフラッシュＥＥ
ＰＲＯＭを示すブロック図である。同図に示すように、
第１図で示した実施例の構成に加えて、消去ベリファイ
用のアドレスカウンタ２６及び選択回路２７が新たに設
けられている。そして、選択回路２７により、消去ベリ
ファイ読出し時においてのみアドレスバッファ７を無効
に、アドレスカウンタ２６を有効にしている。したがっ
て、消去ベリファイ続出し時において、Ｘデコーダ５は
アドレスバッファ７のアドレス出力ではなく、アドレス
カウンタ２６からのアドレス出力に基づいて、メモリア
レイ１０ａ〜１０ｃのワード線を活性化し、Ｙデコーダ
６もアドレスカウンタ２６からのアドレス出力に基づき
、Ｙゲート４ａ〜４ｃそれぞれのゲートを１バイト単位
でオン／オフ制御する。

他の構成については、第１図で示した実施例と同様であ
るため、説明を省略する。また、動作についても選択回
路２７により消去ベリファイ読出し時のアドレスバッフ
ァ７からのアドレス出力がアドレスカウンタ２６からの
アドレス出力に置換わる以外は、第１図で示した実施例
と同様であり、第１図で示した実施例と同様の効果を奏
する。

加えて、アドレスカウンタ２６を設けることにより、フ
ラッシュＥＥＦＲＯＭにアクセスするＣＰＵ（図示せず
）が消去ベリファイ続出し動作実行用のアドレスカウン
タを内部に有する必要がない分、ＣＰＨの負担を軽減化
できる効果がある。

なお、第１図で示した実施例の構成でも、消去ベリファ
イ読出し時にマルチプレクサ２２に出力する部分アドレ
スａｄの出力を省略できる分、従来構成に比べればＣＰ
Ｕに内蔵する消去ベリファイ続出し動作実行用のアドレ
スカウンタのカウントビット数を低減できるため、ＣＰ
Ｕの負担を軽減化できる効果がある。

なお、この実施例では、１バイト単位で通常読出しを行
い３バイト単位で消去ベリファイ読出しを行うフラッシ
ュＥＥＦＲＯＭを示したが、これに限らず、通常読出し
を行うビット数を越えるビット単位で消去ベリファイ読
出しを行うＥＥＰＲＯＭてあればよい。

〔発明の効果〕

以上説明したように、この発明によれば、消去ベリファ
イ読出し手段により、消去ベリファイ続出し時に、通常
読出しより多い第２の所定数単位でメモリトランジスタ
の記憶データの論理積を順次検出することにより、全メ
モリトランジスタが消去状態であるか否かを検出するた
め、全メモリトランジスタに対するアクセスに要する時
間は、通常読出しより短時間となる。

その結果、過消去を避けるために短いパルス幅の消去パ
ルスの印加と上記した消去ベリファイ読出しとの繰返し
により消去動作を実行しても、比較的短時間でメモリト
ランジスタの一括消去ヲ行うことができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例であるフラッシュＥＥＰＲ
ＯＭの構成を示すブロック図、第２図はこの発明の他の
実施例であるフラッシュＥＥＰＲＯＭの構成を示すブロ
ック図、第３図は従来のフラッシュＥＥＦＲＯＭの構成
を示すブロック図、第４図はフラッシュＥＥＦＲＯＭの
メモリトランジスタの構造を示す断面図である。 図において、４ａ〜４ｃはＹゲート、５はＸデコーダ、
６はＹデコーダ、８ａ〜８ｃはセンスアンプ、２１ａ　
〜２１ｃ、２３はＡＮＤゲート、２４は書込み読出し制
御回路、２５は出力バッファである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）フローティングゲートを有し電気的書込み消去可
   能なメモリトランジスタを備え、通常読出し時に、第１
   の所定数単位で前記メモリトランジスタの記憶データを
   読出す不揮発性半導体記憶装置において、 消去ベリファイ続出し時に、前記第１の所定数を越える
   第２の所定数単位で前記メモリトランジスタの記憶デー
   タの論理積を順次検出することにより、全メモリトラン
   ジスタが消去状態であるか否かを検出する消去ベリファ
   イ読出し手段を備えたことを特徴とする不揮発性半導体
   記憶装置。