JPH03259495A - Static ram - Google Patents

Abstract

PURPOSE:To reduce the number of bit lines required for each memory cell by allowing adjacent memory cells to use one of a couple of bit lines in common and connecting a clamp means holding data to the bit lines. CONSTITUTION:Three bit lines BL1, BL2, BL3 are provided and adjacent memory cells use one of a couple of bit lines in common. Moreover, bit line equalizing transistors (TRs) Qc1, Qc2 being clamp means are connected between the lines BL1 and BL3 and between the lines BL2 and BL3 respectively. Then a TR Qc2 is turned on at write to keep a potential between the two bit lines BL3 and BL2 equal thereby executing data write. When the data is read out of a memory cell, the TR Qc2 is turned on to keep the potential between the two bit lines BL3 and BL2 equal thereby executing data read. Thus, the number of bit liens required for each memory cell is saved.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、各メモリセルに一対のビット線を有するス
タティックＲＡＭに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a static RAM having a pair of bit lines in each memory cell.

〔従来の技術〕[Conventional technology]

近年、スタティックＲＡＭは、グイナミイックＲＡＭと
ともに半導体メモリの中枢を構威する素子として、メモ
リの大容量化が盛んに行われている。In recent years, static RAM, along with static RAM, is an element that forms the core of semiconductor memory, and the capacity of static RAM has been actively increased.

第３図は従来のスタティックＲＡＭを示す回路図である
。FIG. 3 is a circuit diagram showing a conventional static RAM.

第３図において、Ｒ＋、Ｒ＋°、Ｒ３およびＲ２゜は高
抵抗負荷、Ｑ□、Ｑ□’　＋　ＱｘｚおよびＱ。In FIG. 3, R+, R+°, R3 and R2° are high resistance loads, Q□, Q□' + Qxz and Q.

はメモリセルトランジスタ、ＱＴＩＩ　　ＱＴ＋’　＋
　　ＱｙｚおよびＱｔｚ’　はメモリセル選択用トラン
ジスタ、ＱＬ　＋　＋　Ｑ　Ｌ　ｌ　’　Ｑ　ｔ　ｔお
よびＱｔｚ’　はビット線負荷用トランジスタ、Ｂ　ｔ
、ｌ、　Ｂ　Ｌ＋’、　　Ｂ　ＬｘおよびＢＬ。is a memory cell transistor, QTII QT+' +
Qyz and Qtz' are memory cell selection transistors, QL + + Q L l' Q t t and Qtz' are bit line load transistors, B t
, l, B L+', B Lx and BL.

はビット線、ＷＬはワード線、■ＭＩ＋　ＶＭＩｏ　Ｖ
ｌｌｌ！およびＶＨ２’　は記憶端子、■ｏは電源端子
を示す。is the bit line, WL is the word line, ■MI+ VMIo V
llll! , VH2' indicates a memory terminal, and ■o indicates a power supply terminal.

なおトランジスタはすべて、ＮチャンネルＭＯＳトラン
ジスタである。Note that all transistors are N-channel MOS transistors.

第３図に示すように、高抵抗負荷Ｒ１とメモリセルトラ
ンジスタＱ□、高抵抗負荷Ｒ１゛とメモリセルトランジ
スタＱＮ＋’　は抵抗負荷型インバータを構威し、さら
にこのメモリセルトランジスタＱＭ＋＋ＱＭ＋’　の各
々のゲート端子Ｇとドレイン端子りとが互いにたすき掛
けに接続され、ソース端子Ｓは接地されて、−個のスタ
ティックＲＡＭ型のメモリセルが構成される。As shown in FIG. 3, the high resistance load R1 and the memory cell transistor Q□, the high resistance load R1'' and the memory cell transistor QN+' constitute a resistance load type inverter, and each of the memory cell transistors QM++QM+' The gate terminal G and the drain terminal are connected crosswise to each other, and the source terminal S is grounded to form - static RAM type memory cells.

メモリセル選択用トランジスタＱ？＋＋Ｑｒ＋’　のゲ
ート端子Ｇはワード線ＷＬに接続され、各々のソース端
子Ｓはビット線ＢＬ、、ＢＬ、’に接続され、各々のド
レイン端子りは、メモリセルトランジスタＱ、、、Ｑ□
′のドレイン端子Ｄ（記憶端子ＶＭＩＶＭＩ’　）に接
続される。Memory cell selection transistor Q? The gate terminal G of ++Qr+' is connected to the word line WL, the source terminal S of each is connected to the bit line BL, BL,', and the drain terminal of each is connected to the memory cell transistor Q, , Q□
' is connected to the drain terminal D (memory terminal VMIVMI').

ビット線負荷用トランジスタＱＬ＋＋Ｑｔ＋’　のソー
ス端子Ｓは、ヒフ　ト！Ｂ　Ｌ　Ｉ＋　Ｂ　Ｌ　Ｉ’ニ
接続すＦＬ、各々のドレイン端子り、ソース端子Ｓは電
源端子ＶＤＤに接続される。The source terminal S of the bit line load transistor QL++Qt+' is hift! BL I+BL I' are connected to FL, and their respective drain terminals and source terminals S are connected to the power supply terminal VDD.

なおこのようにＡ部が構成されるのと同様にＢ部も構成
される。Note that in the same manner as the A section is configured in this manner, the B section is also configured.

以上のように構成されたスタティックＲＡＭのメモリセ
ルの動作を以下説明する。The operation of the static RAM memory cell configured as described above will be described below.

まずメモリセルへの書き込み動作について説明する。First, a write operation to a memory cell will be explained.

ワード線ＷＬが選択され、ハイレベルになると、メモリ
セル選択用トランジスタＱ４＋、　　ＱＴ＋’　＋　Ｑ
ｙｚおよびＱｔｚ’　がオン状態となる。When word line WL is selected and becomes high level, memory cell selection transistors Q4+, QT+' + Q
yz and Qtz' are turned on.

メモリセル選択用トランジスタＱＴｌ、Ｑ↑１Ｑｔｔ＋
Ｑ？ｚ’　がオン状態となると、ビット線ＢＬとメモリ
セルトランジスタＱＭ＋のドレイン端子りとが電気的に
接続され、同様にビ・ノ）ｖＡＢＬ、°。Memory cell selection transistor QTl, Q↑1Qtt+
Q? When z' is turned on, the bit line BL and the drain terminal of the memory cell transistor QM+ are electrically connected, and similarly, vABL,°.

Ｂ　Ｌｚ、　Ｂ　Ｌｘ”とメモリセルトランジスタＱ、
、Ｑｓｚ＋ＱＭ２“のドレイン端子りとが電気的に接続
される。B Lz, B Lx” and memory cell transistor Q,
, Qsz+QM2'' are electrically connected to the drain terminals.

この状態において、ビット線ＢＬ、’をローレベルにす
ると、メモリセル選択用トランジスタＱＴ。In this state, when the bit lines BL,' are set to low level, the memory cell selection transistor QT is activated.

を介して記憶端子ＶＭ、’　がローレベルとなる。The memory terminal VM,' becomes low level through the memory terminal VM,'.

これと同時にこの記憶端子■、４１　にゲート端子Ｇが
接続されているメモリセルトランジスタＱ−はオフ状態
となる。At the same time, the memory cell transistor Q- whose gate terminal G is connected to the memory terminal 41 is turned off.

メモリセルトランジスタＱＭ＋がオフ状態になると、電
源端子Ｖ、。よりビット線負荷用トランジスタＱ、およ
びメモリセル選択用トランジスタＱｙを介して記憶端子
Ｖ４に電流が流れ込む。その結果、記憶端子Ｖ、４．は
ハイレベルとなる。この後、ワードｖＡＷＬがローレベ
ルとなり、メモリセルの選択が終了しても、記憶端子Ｖ
　Ｍ　ｌはノ＼イレベルに保たれ、記憶端子Ｖ□′はロ
ーレベルに保たれる。When the memory cell transistor QM+ is turned off, the power supply terminal V,. A current flows into the storage terminal V4 via the bit line load transistor Q and the memory cell selection transistor Qy. As a result, the memory terminal V,4. is at a high level. After that, even if the word vAWL becomes low level and the selection of memory cells is completed, the memory terminal V
M1 is kept at a low level, and the storage terminal V□' is kept at a low level.

なおこのＡ部のメモリセルへの書き込みの際、Ｂ部のメ
モリセルを構成するメモリセル選択用トランジスタＱｔ
ｚ＋Ｑｔｚ’　がオン状態となっても、ビット線Ｂ　Ｌ
！、　Ｂ　ＬＸ’は、ビット線負荷用トランジスタＱ　
Ｌ　！　ｌ　Ｑ　ｔ　ｚ　’　によりハイレベルに保た
れ、同電位となるため、書き込みは実行されず、もとの
データが保持される。Note that when writing to the memory cells of section A, the memory cell selection transistor Qt constituting the memory cells of section B
Even if z+Qtz' is in the on state, the bit line B L
! , B LX' is the bit line load transistor Q
L! Since it is kept at a high level by l Q tz ' and has the same potential, writing is not executed and the original data is retained.

次にメモリセルからのデータ読み出しの動作を説明する
。Next, the operation of reading data from the memory cell will be explained.

ワード＄ｌＷＬが選択され、ハイレベルとなるとメモリ
セル選択用トランジスタＱｒ＋　　、　ＱｙｌＱ、□お
よびＱｔｚ’　がオン状態となる。When word $lWL is selected and becomes high level, memory cell selection transistors Qr+, QylQ, □ and Qtz' are turned on.

この場合、Ａ部のメモリセルの記憶端子■□がハイレベ
ル、記憶端子ＶＭＩ°　がローレベルとなっているとす
ると、メモリセルトランジスタＱ□はオフ状態、メモリ
セルトランジスタＱ□゛はオン状態となっているため、
電源端子ＶＤ、よりビット線ＢＬ、”からメモリセル選
択用トランジスタＱ□を介してメモリセルトランジスタ
Ｑ□゛の接地端子へと電流が流れることにより、ビット
線ＢＬ、’の電位が下がる。但し、同時にｉｉ源端子■
。。よりビット線負荷用トランジスタＱＬ＋’　を介し
て電流が流れるため、ビット線負荷用トランジスタＱｔ
ＩとメモリセルトランジスタＱ　Ｍ　＋　’　との電流
がつりあったところでビットｉＢＬ、’の電位は安定す
る。In this case, if the memory terminal ■□ of the memory cell in section A is at a high level and the memory terminal VMI° is at a low level, the memory cell transistor Q□ is in the off state and the memory cell transistor Q□゛ is in the on state. Because it is,
As a result of current flowing from the power supply terminal VD to the ground terminal of the memory cell transistor Q□'' from the bit line BL,'' through the memory cell selection transistor Q□, the potential of the bit line BL,'' decreases.However, At the same time, the ii source terminal■
. . Since current flows through the bit line load transistor QL+', the bit line load transistor Qt
When the currents of I and memory cell transistor Q M + ' are balanced, the potential of bits iBL,' becomes stable.

またビット線ＢＬ、の電位は、メモリセルトランジスタ
Ｑ、４．がオフ状態となっているため、ハイレベルに保
たれる。Further, the potential of the bit line BL is the same as that of the memory cell transistors Q, 4. is in the off state, so it is kept at a high level.

このようにビット線ＢＬ、、ＢＬ、″間には電位差を生
しるので、この電位差をセンスアンプ等により増幅する
ことにより、Ａ部のメモリセルのデータの読み出しが実
行される。In this way, a potential difference is generated between the bit lines BL, BL,'', and by amplifying this potential difference using a sense amplifier or the like, reading of data from the memory cells in section A is executed.

なおこのデータの読み出しの際、もう一つのメモリセル
（Ｂ部）でも同様に読み出しが実行されるが、メモリセ
ルを構成する記憶端子ＶＭ２と■９□との電位（ビット
線ＢＬ、、ＢＬ、’間の電位）が同電位であるため、デ
ータの書き込みは実行されず、もとのデータが保持され
る。Note that when reading this data, reading is similarly executed in another memory cell (part B), but the potentials of the storage terminals VM2 and ■9□ (bit lines BL, BL, Since the potentials between the two are the same, no data is written and the original data is retained.

このようにメモリセルの構成の必要条件は、データの書
き込み動作時およびデータの読み出し動作時に選択され
た以外のメモリセルのデータが保持されることである。As described above, a necessary condition for the configuration of the memory cells is that data in memory cells other than those selected during data write operations and data read operations is retained.

［発明が解決しようとする諜Ｂ］ しかしながら、上記従来の構成では、各メモリセル（Ａ
部、Ｂ部）ごとに、二本のビットＩ＊（ＢＬおよびＢＬ
、’またはＢＬ、およびＢＬ、°）が必要となる。その
ためメモリセルを構成する面積が大きくなってしまうと
いう問題があった。[Intelligence B to be Solved by the Invention] However, in the above conventional configuration, each memory cell (A
part, B part), two bits I* (BL and BL
, 'or BL, and BL, °) are required. Therefore, there was a problem in that the area constituting the memory cell became large.

この発明の目的は、上記問題点に鑑み、各メモリセルご
とに必要なビット線の本数を削減したスタティックＲＡ
Ｍを提供するものである。In view of the above problems, an object of the present invention is to provide a static RA that reduces the number of bit lines required for each memory cell.
It provides M.

〔課題を解決するための手段〕[Means to solve the problem]

この発明のスタティックＲＡＭは、隣接したメモリセル
が一対のビット線の一方を互いに共有し、かつビットｍ
にデータを保持するためのクランプ手段を接続したこと
を特徴とする。In the static RAM of the present invention, adjacent memory cells share one of a pair of bit lines, and the bit line m
The device is characterized in that a clamp means for holding data is connected to the device.

〔作用〕[Effect]

この発明の構成によれば、隣接したメモリセルが一対の
ビット線の一方を互いに共有することにより、各メモリ
セルごとに必要なビット線の本数を削減することができ
、かつビット線にデータを保持するためのクランプ手段
を接続することにより、選択されたメモリセルが、非選
択のメモリセルに影響を与えることなく、データの書き
込み動作および読み出し動作を行うことができる。According to the configuration of the present invention, since adjacent memory cells share one of a pair of bit lines with each other, the number of bit lines required for each memory cell can be reduced, and data can be transferred to the bit lines. By connecting the holding clamp means, the selected memory cell can perform data write and read operations without affecting unselected memory cells.

〔実施例〕〔Example〕

この発明の一実施例を第１図ないし第２図に基づいて説
明する。An embodiment of the present invention will be described based on FIGS. 1 and 2.

第１図はこの発明の一実施例のスタティックＲＡＭを示
す回路図である。FIG. 1 is a circuit diagram showing a static RAM according to an embodiment of the present invention.

第２図は同スタティックＲＡＭの動作を説明するための
タイくング図である。FIG. 2 is a timing diagram for explaining the operation of the static RAM.

第１図において、Ｒ＋　、Ｒ＋’、ＲｔおよびＲｚ’は
高抵抗負荷、Ｑ、、、Ｑ□゛、Ｑ□およびＱ。In FIG. 1, R+, R+', Rt and Rz' are high resistance loads, Q, , Q□゛, Q□ and Q.

はメモリセルトランジスタ、Ｑｔ＋＋Ｑｔ＋°、Ｑｔｚ
およびＱｔｚ’　はメモリセル選択用トランジスタ、Ｑ
　Ｌ　Ｉ　Ｉ　　Ｑ　Ｌ　ｓおよびＱＬｚはビット線負
荷用トランジスタ、Ｑｃ＋＋Ｑｃｔはビット線イコライ
ズ用トランジスタ、ＢＬ、、ＢＬ、およびＢＬ、はビッ
ト線、ＷＬはワード線、Ｖ　Ｍｌｌ　　ＶＭＩ’　　Ｖ
ｘｚおよびＶＮｆｆｉは記憶端子、Ｖｏは電源端子を示
す。is the memory cell transistor, Qt++Qt+°, Qtz
and Qtz' is a memory cell selection transistor, Q
L I I Q L s and QLz are bit line load transistors, Qc++Qct is a bit line equalization transistor, BL, BL, and BL are bit lines, WL is a word line, V Mll VMI' V
xz and VNffi are storage terminals, and Vo is a power supply terminal.

また第２図において、（ａ）部は書き込み時（ビット線
ＢＬ、はローレベル）の各部の電位変化、（ｂ）部は読
み出し時（ピント＃　Ｂ　Ｌ　ｆｆはローレベル）の各
部の電位変化、（Ｃ）部は書き込み時（ビット線ＢＬ、
はハイレベル）の各部の電位変化、（ｄ１部は読み出し
時（ビット線ＢＬ、はハイレヘル）の各部の電位変化を
示す。In addition, in Fig. 2, part (a) shows potential changes at each part during writing (bit line BL is low level), and part (b) shows potential changes at each part during reading (focus #BLFF is low level). , (C) part is during writing (bit line BL,
(d1 section shows the potential change of each section during reading (bit line BL, high level).

第１図に示すように、高抵抗負荷Ｒ，とメモリセルトラ
ンジスタＱ□、高抵抗負荷Ｒ１°とメモリセルトランジ
スタＱ□゛は抵抗負荷型インバータを構成し、さらにメ
モリセルトランジスタＱＭ　＋　＋Ｑ＋１＋’　の各々
のドレイン端子り、ゲート端子Ｇを互いにたすき掛けに
接続し、ソース端子Ｓを接地することにより、−個のス
タティックＲＡＭ型のメモリセルを構成する。As shown in FIG. 1, the high resistance load R, the memory cell transistor Q□, the high resistance load R1° and the memory cell transistor Q□'' constitute a resistance load type inverter, and the memory cell transistor QM + +Q+1+' The respective drain terminals and gate terminals G are connected crosswise to each other, and the source terminals S are grounded, thereby forming - static RAM type memory cells.

またメモリセル選択用トランジスタＱｔ＋、　　Ｑｙｌ
のゲート端子Ｇをワード線ＷＬに接続し、各々のソース
端子Ｓをビット線ＢＬ、、ＢＬ、に接続し、各々のドレ
イン端子りをメモリセルトランジスタＱ□、Ｑ０°のド
レイン端子Ｄ（記憶端子ｖ、ｌ■□”　）に接続する。In addition, memory cell selection transistors Qt+, Qyl
The gate terminal G of the memory cell transistors Q□, Q0° is connected to the word line WL, the source terminal S of each is connected to the bit line BL, BL, and the drain terminal of each memory cell transistor Q□, Q0° is connected to the drain terminal D (storage terminal v, l■□”).

またビット線負荷用トランジスタＱＬ＋、ＱＬ＋は、各
々のソース端子Ｓをピントｔ！ＢＬ、、ＢＬ。Further, the bit line load transistors QL+, QL+ have their respective source terminals S pinned to t! BL,,BL.

に接続し、各々のドレイン端子り、ソース端子Ｓを電源
端子ｖ０に接続する。and connect each drain terminal and source terminal S to the power supply terminal v0.

またビット線イコライズ用トランジスタＱ。Also, a transistor Q for bit line equalization.

Ｑ　ＣＺ　４；！、ピッ）ｍＢＬ＋、ＢＬｓ間オヨびヒ
ツト線ＢＬｘ、ＢＬｚ間に接続する。このビット線イコ
ライズ用トランジスタＱ　ｃ　＋　＋　　Ｑ　ｃ　ｚは
、それぞれゲート端子Ｇより、別位相のクロックＣ，，
Ｃ，を入力する。Q CZ 4;! , beep) Connect between mBL+ and BLs and between the hit lines BLx and BLz. These bit line equalizing transistors Q c + + Q c z receive clocks C, .
Input C.

以上Ｘ部のメモリセルの構成を上述に示したが、Ｙ部の
メモリセルも同様に構成される。互いに対応する部分に
対応する将号を付している。Although the configuration of the memory cells in the X section has been described above, the memory cells in the Y section are also configured in the same manner. Corresponding parts are marked with corresponding symbols.

この実施例のスタティックＲＡＭの構成において、第３
図に示す従来例と異なっている点は、従来例の２組のビ
ット線対（Ｂ　Ｌ、およびＢＬ、’ＢＬｚおよびＢＬ！
’）”うチ（Ｄ　ヒｙ　）　ｇ　Ｂ　Ｌ　＋　’　トビ
ット線ＢＬ、とを共有化してビン）ｍＢＬ３　として構
成している点と、各ビット線間（ＢＬｔＢＬｚ間および
ＢＬ２．ＢＬｊ間）にクランプ手段となるビット線イコ
ライズ用トランジスタＱｃ＋＋Ｑｃｚを接続した点であ
る。In the static RAM configuration of this embodiment, the third
The difference from the conventional example shown in the figure is that the conventional example has two bit line pairs (BL and BL, 'BLz and BL!
')' bit lines BL and ') are shared and configured as bin) mBL3, and clamps are placed between each bit line (between BLtBLz and between BL2 and BLj). This is the point where the bit line equalizing transistors Qc++Qcz, which serve as means, are connected.

このように構成したスタティックＲＡＭのメモリセルの
動作を以下説明する。The operation of the memory cell of the static RAM configured in this manner will be described below.

まずメモリセルへのデータの書き込み動作（第２図の（
ａ）部参照）を説明する。First, data is written into the memory cell (see Figure 2).
(Refer to part a)) will be explained.

ワード線ＷＬが選択され、ハイレベルになると、メモリ
セル選択用トランジスタＱｙ＋＋　Ｑｔ＋’＋　Ｑｒｔ
およびＱ？！″がオン状態となる。When word line WL is selected and becomes high level, memory cell selection transistor Qy++ Qt+'+ Qrt
and Q? ! ” is turned on.

メモリセル選択用トランジスタＱ□ＩＱＴＩＱ　ｔ　ｔ
およびＱｔｚ’　がオン状態となると、ピント線ＢＬ、
とメモリセルトランジスタＱＭＩのドレイン端子（記憶
端子■□）とが電気的に接続され、同様にビット線ＢＬ
、、ＢＬ、とメモリセルトランジスタＱ、、’　Ｑに２
およびＱｘｚ’　のドレイン端子（記憶端子ｖＭｌ’　
＋　　ｖＭ！おヨヒＶ、ｚ’　）　トカ電気的に接続さ
れる。Memory cell selection transistor Q□IQTIQ t t
When Qtz' and Qtz' are turned on, the focus line BL,
and the drain terminal (memory terminal ■□) of the memory cell transistor QMI are electrically connected, and similarly the bit line BL
,,BL, and memory cell transistor Q,,' Q2
and the drain terminal of Qxz' (storage terminal vMl'
＋vM! Oyohi V, z') Toka electrically connected.

この状態において、ビット線ＢＬ、をローレベルにする
と、メモリセル選択用トランジスタＱ。In this state, when the bit line BL is set to low level, the memory cell selection transistor Q is activated.

を介して記憶端子ＶＭＩ’　がローレベルとなる。The storage terminal VMI' becomes low level through the terminal VMI'.

これと同時にこの記憶端子Ｖ□゛にゲート端子Ｇが接続
されているメモリセルトランジスタＱ、ＩＩはオフ状態
となる。メモリセルトランジスタＱ□がオフ状態となる
と、電源端子■。。よりビット線負荷用トランジスタＱ
Ｌ１およびメモリセル選択用トランジスタＱＴＩを介し
て記憶端子■□に電流が流れ込む、その結果、記憶端子
■□はハイレヘルとなる。At the same time, memory cell transistors Q and II whose gate terminals G are connected to this storage terminal V□' are turned off. When the memory cell transistor Q□ turns off, the power supply terminal ■. . Bit line load transistor Q
A current flows into the storage terminal ■□ via L1 and the memory cell selection transistor QTI, and as a result, the storage terminal ■□ becomes high-level.

この書き込みの際、Ｙ部のメモリセルでは、メモリセル
選択用トランジスタＱｙｔ＋ＱＴｔ’　がオン状態とな
っても、クランプ手段となるビット線イコライズ用トラ
ンジスタＱｃｚもオン状態とすることで、２本のビット
線ＢＬ３．ＢＬ、間の電位は、同電位に保たれる。した
がってビット線ＢＬ、の電位をローレベルに下げても、
Ｙ部のメモリセル内の記憶端子ｖ旧＋　　ｖｘｚ’　の
電位は、反転することなく、データが保持される。すな
わち選択されたＸ部のメモリセルは、非選択のＹ部のメ
モリセルに影響を与えることなく、データの書き込み動
作を実行することができる。During this write, even if the memory cell selection transistor Qyt+QTt' is turned on in the memory cell of the Y section, the bit line equalization transistor Qcz, which serves as a clamping means, is also turned on. BL3. The potentials between BL and BL are kept at the same potential. Therefore, even if the potential of the bit line BL is lowered to low level,
The potential of the storage terminal vold+vxz' in the memory cell of the Y section is not inverted and data is retained. That is, the selected memory cell in the X section can perform a data write operation without affecting the unselected memory cells in the Y section.

次にメモリセルからのデータ読み出し動作（第２図の６
）部参照）を説明する。Next, read data from the memory cell (6 in Figure 2).
).

ワード線ＷＬが選択され、ハイレベルとなるとメモリセ
ル選択用トランジスタＱＴＩ　　、ＱＩＱｏおよびＱｔ
ｚ’　がオン状態となる。When word line WL is selected and becomes high level, memory cell selection transistors QTI, QIQo and Qt
z' is turned on.

この場合、Ｘ部のメモリセルの記憶端子ＶＭＩがハイレ
ベルおよヒ記憶端子ｖｘ＋’　がローレベルであったと
すると、メモリセルトランジスタＱｌｌ＋はオフ状Ｂ５
メモリセルトランジスタＱＭ＋°　はオン状態になって
いるため、メモリセル選択用トランジスタＱｙ＋を介し
てメモリセルトランジスタＱ０の接地端子に電流が流れ
ることにより、ビット線ＢＬ、の電位は下がる。但し、
同時にＱ　Ｌ３がオン状態であり、したがってビット線
負荷用トランジスタＱ。およびメモリセルトランジスタ
Ｑ□°　のｔ流がつり合ったところでビット線Ｂ　Ｌ　
ｓの電位が安定する。またもう一方のビット線Ｂ　Ｌ　
＋の電位は、メモリセルトランジスタＱ□はオフ状態で
あるため、ハイレベルに保たれる。In this case, if the memory terminal VMI of the memory cell in the
Since the memory cell transistor QM+° is in the on state, a current flows through the memory cell selection transistor Qy+ to the ground terminal of the memory cell transistor Q0, thereby lowering the potential of the bit line BL. however,
At the same time QL3 is on and therefore the bit line load transistor Q. When the t currents of the and memory cell transistor Q□° are balanced, the bit line B L
The potential of s becomes stable. Also, the other bit line B L
The + potential is kept at a high level because the memory cell transistor Q□ is in the off state.

したがってビット線ＢＬ、、ＢＬＳ間に電位差が生しる
ことにより、この電位差をセンスアンプによって増幅す
ることにより、データの読み出しが実行できる。Therefore, since a potential difference is generated between the bit lines BL, BLS, data can be read by amplifying this potential difference with a sense amplifier.

このデータ読み出しの際、Ｙ部のメモリセルでも読み出
しが実行されるが、クランプ手段となるビット線イコラ
イズ用トランジスタＱｃｚをオン状態とすることで、ビ
ット線ＢＬ、、ＢＬ、間の電位は同電位に保たれ、Ｙ部
のメモリセル内のデータは保持される。すなわち選択さ
れたＸ部のメモリセルは、非選択のＹ部のメモリセルに
影響を与えることなく、読み出し動作を実行することが
できる。また非選択のビット線が有するビット線イコラ
イズ用トランジスタにより、このビット線が非選択から
選択に移る際に、ビット線間に生じる余分な電位差をな
くすことができる。When reading this data, reading is also performed on the memory cells in the Y section, but by turning on the bit line equalizing transistor Qcz, which serves as a clamping means, the potentials between the bit lines BL, , BL are kept at the same potential. The data in the memory cells of the Y section are held. That is, the selected memory cells in the X section can perform a read operation without affecting the unselected memory cells in the Y section. Further, the bit line equalizing transistor included in the unselected bit line can eliminate the extra potential difference that occurs between the bit lines when the bit line changes from unselected to selected.

なお第２図の（Ｃ）および（ｄ）部に示すようなビット
１３１　Ｂ　Ｌ　ｓをハイレベルとした場合も、同様に
データの書き込み、読み出し動作をＸ部、Ｙ部の互いの
メモリセルに影響を与えることなく実行することができ
る。Note that even when bit 131BLs is set to a high level as shown in parts (C) and (d) of FIG. 2, data writing and reading operations are similarly performed on each memory cell in the It can be executed without any impact.

またこの実施例においては、クランプ手段としてビット
線イコライズ用トランジスタＱ　ｃ　＋　＋　　Ｑ　ｃ
　ｚを用いてビン）ＩｉＢ　Ｌｓ　、　　Ｂ　Ｌｓ間を
同電位としたが、このビット線イコライズ用トランジス
タＱ　ｃ　＋　＋　　Ｑ　ｃ　ｚに限らず、例えばビッ
ト線の電位を中間電位にクランプするトランジスタを備
えることにより、非選択のビット線の電位を適度に下げ
ることによって、実施例と同様の効果を得ることができ
る。Further, in this embodiment, a bit line equalizing transistor Q c + + Q c is used as a clamping means.
Although the potential between the bins) IiB Ls and B Ls is made the same using z, it is not limited to this bit line equalizing transistor Q c + + Q c z, but for example, a transistor that clamps the bit line potential to an intermediate potential may be provided. As a result, the same effects as in the embodiment can be obtained by appropriately lowering the potential of unselected bit lines.

また実施例のトランジスタはすべて、ＮチャンネルＭＯ
Ｓトランジスタを用いた場合を示したが、Ｐチャンネル
ＭＯＳトランジスタを用いてもよい。In addition, all transistors in the embodiments are N-channel MO
Although the case where an S transistor is used is shown, a P channel MOS transistor may also be used.

〔発明の効果〕〔Effect of the invention〕

この発明の構成によれば、隣接したメモリセルが一対の
ビット線の一方を共有し、かつビット線にデータを保持
するクランプ手段を接続することにより、各メモリセル
ごとに必要なビット線の本数を削減することができる。According to the configuration of the present invention, adjacent memory cells share one of a pair of bit lines, and by connecting a clamp means for holding data to the bit line, the number of bit lines required for each memory cell is can be reduced.

その結果、メモリセル面積の小さな優れたスタティック
ＲＡＭを得ることができる。As a result, an excellent static RAM with a small memory cell area can be obtained.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の一実施例のスタティックＲＡＭを示
す回路図、第２図は同スタティックＲＡＭの動作を説明
するためのタイミング図、第３図は従来のスタティック
ＲＡＭを示す回路図である。 ＢＬ、、　　Ｂｔ、ｇ　、ＢＬ、・・・ビット線、ＷＬ
・・・ワード線 ヒ？２ギ 図 第２図 （ａ） （１）） （Ｃ） （ｄ）FIG. 1 is a circuit diagram showing a static RAM according to an embodiment of the present invention, FIG. 2 is a timing diagram for explaining the operation of the static RAM, and FIG. 3 is a circuit diagram showing a conventional static RAM. BL,, Bt, g, BL, ... bit line, WL
...Word line Hi? 2 gear diagram Figure 2 (a) (1)) (C) (d)

Claims (1)

【特許請求の範囲】 同一行ワード線によって選択され、各々一対のビット線
が接続された複数のメモリセルからなるスタティックＲ
ＡＭであって、 隣接したメモリセルが前記一対のビット線の一方を互い
に共有し、かつ前記ビット線にデータを保持するための
クランプ手段を接続したことを特徴とするスタティック
ＲＡＭ。[Claims] Static R consisting of a plurality of memory cells selected by word lines in the same row and each connected to a pair of bit lines.
1. A static RAM, wherein adjacent memory cells share one of the pair of bit lines, and a clamp means for holding data is connected to the bit line.