KR100382614B1

KR100382614B1 - device for control the core memory of low power

Info

Publication number: KR100382614B1
Application number: KR10-2000-0086436A
Authority: KR
Inventors: 김동열
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-12-29
Filing date: 2000-12-29
Publication date: 2003-05-09
Also published as: KR20020058368A

Abstract

본 발명은 반도체 MML(Merged Memory Logic) 분야의 회로 설계에서 메모리 코아의 제어 동작시에 소비 전력을 절감할 수 있도록한 저전력의 메모리 코아 제어 장치에 관한 것으로, 메모리 셀 블록;상기 메모리 셀 블록에 상응하여 상부와 하부에 각각 위치하여 메모리 셀 블록의 비트라인,/비트라인쌍이 교대로 연결되는 센스 앰프 블록들;상기 메모리 셀 블록에 대응하여 구성되고, 상부 센스 앰프 블록과 하부 센스 앰프 블록의 등화 블록에 동일한 비트 라인 프리차지 제어 신호(blp_d)를 공급하여 비트라인,/비트라인의 프리차지를 제어하는 코아 제어 블록을 포함하여 구성된다.The present invention relates to a low power memory core control device capable of reducing power consumption during a control operation of a memory core in a circuit design in the semiconductor MML field. The present invention relates to a memory cell block; Sense amplifier blocks positioned at upper and lower portions of the memory cell block to alternately connect bit lines and / or bit line pairs to each other; an equalization block of the upper sense amplifier block and the lower sense amplifier block. And a core control block for supplying the same bit line precharge control signal blp_d to the bit line and / or the precharge of the bit line.

Description

저전력의 메모리 코아 제어 장치 {device for control the core memory of low power}Low power memory core control device {device for control the core memory of low power}

본 발명은 반도체 MML(Merged Memory Logic) 분야의 회로 설계에 관한 것으로, 특히 메모리 코아의 제어 동작시에 소비 전력을 절감할 수 있도록한 저전력의 메모리 코아 제어 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to circuit designs in the field of semiconductor merged memory logic (MML), and more particularly, to a memory core control device of low power that can reduce power consumption during a control operation of a memory core.

일반적으로 MML 디바이스는 로직 디바이스(Logic device)와의 입출력 버스 폭이 패키지에서의 핀 수의 한계에 의해 제한되었던 것에 비해 입출력 버스 폭을 크게 늘릴 수 있다는 이유로 인해 근래 각광받고 있는 소자이다.In general, MML devices are in the spotlight recently because the I / O bus width with a logic device can greatly increase the I / O bus width compared to the limit of the number of pins in a package.

이러한 입출력 버스 폭의 증가는 디코딩에 기여하는 메모리의 칼럼 어드레스의 수를 줄임으로써 가능하다.This increase in input / output bus width is possible by reducing the number of column addresses in memory that contribute to decoding.

또한, 반도체 메모리 소자의 비트 라인은 대기 모드 시에는 (Vcc/2)으로 프리차지되어 있다가 동작 모드에서 셀 어레이에 저장되어 있는 셀의 데이터가 비트 라인으로 전달 된 후에 비트 라인 감지 증폭기를 통해 감지 및 증폭되므로 비트 라인을 일정한 전원 전압 (Vcc) 또는 접지 전압 (Vss)으로 변환하게 된다.In addition, the bit line of the semiconductor memory device is precharged to (Vcc / 2) in the standby mode, and then sensed by the bit line sense amplifier after data of the cell stored in the cell array is transferred to the bit line in the operation mode. And amplified to convert the bit line to a constant power supply voltage (Vcc) or ground voltage (Vss).

데이터가 소자 외부로 출력된 후, 소자가 다시 대기 모드로 전환하게 되면 전원 전압 (Vcc) 또는 접지 전압 (Vss) 상태를 유지하던 비트 라인은 다시 (Vcc/2)으로 프리차지되게 된다.After the data is output to the device, the device goes back to standby mode, and the bit lines that maintained the supply voltage (Vcc) or ground voltage (Vss) state are again precharged to (Vcc / 2).

이하, 첨부된 도면을 참고하여 종래 기술의 반도체 메모리에 관하여 설명하면 다음과 같다.Hereinafter, a semiconductor memory of the related art will be described with reference to the accompanying drawings.

도 1은 일반적인 16M(2 Bank)메모리 소자의 블록 구성도이고, 도 2는 일반적인 16M 메모리의 1 Bank 블록 구성도이다.1 is a block diagram of a general 16M (2 Bank) memory device, Figure 2 is a block diagram of a typical 16M memory 1 Bank.

도 1에 나타낸 메모리 소자는 2 뱅크의 16M 소자를 나타낸 것으로, 각각의 4M의 메모리 셀 블록(1)이 분리 구성되고, 4M의 메모리 셀 블록(1)은 1M의 메모리 셀 블록(5)이 4개가 구성된다.The memory elements shown in FIG. 1 represent two banks of 16M elements, each of 4M memory cell blocks 1 being configured separately, and the 4M memory cell blocks 1 having 1M memory cell blocks 5 The dog is made up.

각각의 4M의 메모리 셀 블록(1)의 에지 방향으로는 전원 공급 블록(4)이 구성되고, 4M의 상부 메모리 셀 블록(1)과 하부의 메모리 셀 블록(1)의 사이에는 각각의 메모리 셀 블록(1)에 대응하여 Y-디코더/제어부(3)가 구성된다.A power supply block 4 is configured in the edge direction of each 4M memory cell block 1, and each memory cell is interposed between the 4M upper memory cell block 1 and the lower memory cell block 1. Corresponding to block 1, a Y-decoder / control unit 3 is constructed.

그리고 상부 메모리 셀 블록(1)에 대응하는 Y-디코더/제어부(3)의 하측 방향에는 주변 회로부(8)가 위치하고, 주변 회로부(8)와 하부 메모리 셀 블록(1)의 Y-디코더/제어부(3)의 사이에는 입출력을 위한 IO 블록(2)이 구성된다.The peripheral circuit portion 8 is located in the lower direction of the Y-decoder / control unit 3 corresponding to the upper memory cell block 1, and the Y-decoder / control unit of the peripheral circuit portion 8 and the lower memory cell block 1 is positioned. Between (3), the IO block 2 for input / output is comprised.

또한, Y-디코더/제어부(3)와 그에 이웃하는 다른 Y-디코더/제어부(3)의 사이에는 Y 프리디코더/X-제어부(9)가 구성된다.Further, a Y predecoder / X-control unit 9 is configured between the Y-decoder / control unit 3 and other Y-decoder / control unit 3 adjacent thereto.

그리고 주변 회로부(8)를 양측에 두고 중앙부에 어드레스 버퍼(10)가 구성된다.The peripheral buffer 8 is provided on both sides, and the address buffer 10 is formed in the center.

그리고 4M의 상부 메모리 셀 블록(1)과 그에 이웃하는 메모리 셀 블록(1)의 사이에는 상부 코아 제어 블록(12)이 위치하고, 4M의 하부 메모리 셀 블록(1)과 그에 이웃하는 메모리 셀 블록(1)의 사이에는 하부 코아 제어 블록(12)이 위치한다.An upper core control block 12 is positioned between the upper memory cell block 1 of 4M and the memory cell block 1 adjacent thereto, and the lower memory cell block 1 of 4M and the memory cell block neighboring thereto ( The lower core control block 12 is located between 1).

이와 같이 구성된 16M 메모리의 1 뱅크의 구조는 도 2에서와 같다.The structure of one bank of the 16M memory thus constructed is as shown in FIG.

상부 코아 제어 블록(12)을 중심으로 설명하면, 각각의 1M의 메모리 셀 블록(5)이 코아 제어 블록(12)의 양측으로 위치하고, 첫 번째 메모리 셀 블록(5a)(5b)의 상부 방향으로 코아 제어 블록(12)의 hole0에 대응하여 제 1 센스 앰프 블록/센스 앰프 구동 블록(21a)(21b)이 위치한다.Referring to the upper core control block 12, each 1M memory cell block 5 is located on both sides of the core control block 12, and in the upper direction of the first memory cell blocks 5a and 5b. Corresponding to hole 0 of the core control block 12, the first sense amplifier block / sense amplifier drive blocks 21a and 21b are located.

첫 번째 메모리 셀 블록(5a)(5b)의 하부 방향으로는 코아 제어 블록(12)의 hole1에 대응하여 제 2 센스 앰프 블록/센스 앰프 구동 블록(22a)(22b)이 위치한다. 그리고 두 번째 메모리 셀 블록(5c)(5d)의 하부 방향으로는 코아 제어 블록(12)의 hole2에 대응하여 제 3 센스 앰프 블록/센스 앰프 구동 블록(23a)(23b)이 위치한다.In the downward direction of the first memory cell blocks 5a and 5b, the second sense amplifier block / sense amplifier driving blocks 22a and 22b are located corresponding to hole 1 of the core control block 12. In the lower direction of the second memory cell blocks 5c and 5d, the third sense amplifier block / sense amplifier driving blocks 23a and 23b are located corresponding to the hole 2 of the core control block 12.

세 번째 메모리 셀 블록(5e)(5f)의 하부 방향으로는 코아 제어 블록(12)의 hole3에 대응하여 제 4 센스 앰프 블록/센스 앰프 구동 블록(24a)(24b)이 위치한다. 그리고 네 번째 메모리 셀 블록(5g)(5h)의 하부 방향으로는 코아 제어 블록(12)의 hole4에 대응하여 제 5 센스 앰프 블록/센스 앰프 구동 블록(25a)(25b)이 위치한다.In the lower direction of the third memory cell blocks 5e and 5f, the fourth sense amplifier block / sense amplifier driving blocks 24a and 24b are located corresponding to the hole 3 of the core control block 12. In the lower direction of the fourth memory cell blocks 5g and 5h, the fifth sense amplifier block / sense amplifier driving blocks 25a and 25b are located corresponding to the hole 4 of the core control block 12.

도 2에서 blsa는 비트 라인 센스 앰프 블록을 나타낸 것이고, sa driver는 센스 앰프 구동 블록을 나타낸 것이다.In FIG. 2, blsa represents a bit line sense amplifier block, and sa driver represents a sense amplifier driving block.

비트 라인 센스 앰프 블록과 센스 앰프 구동 블록의 상세 구성은 다음과 같다.The detailed configuration of the bit line sense amplifier block and sense amplifier drive block is as follows.

도 3a는 종래 기술의 비트 라인 센스앰프 블록의 구성도이고, 도 3b는 종래 기술의 비트 라인 센스앰프 드라이버의 구성도이다.3A is a configuration diagram of a bit line sense amplifier block of the prior art, and FIG. 3B is a configuration diagram of a bit line sense amplifier driver of the prior art.

비트 라인 센스 앰프 블록은 도 3a에서와 같이, 상부 메모리 셀 블록의 비트 라인(bl_h)에 직렬 연결되는 제 1 NMOS 트랜지스터(31a)와 /비트 라인(blb_h)에 연결되는 제 2 NMOS 트랜지스터(31b)로 이루어지고 게이트에 상부 비트 라인 선택 신호(bish)가 인가되는 상부 비트 라인 선택부와, 비트 라인(bl_h)과 /비트 라인(blb_h)의 사이에 직렬 연결되고 한쪽 전극에는 공통으로 비트 라인 프리차지 전압(vblp)이 인가되고 게이트에는 비트 라인 프리차지 제어 신호(blp)가 인가되는 제 3,4 NMOS 트랜지스터(32a)(32b)으로 구성된 비트 라인 프리차지부와, 비트 라인(bl_h)과 /비트 라인(blb_h)의 사이에 연결되어 게이트에는 비트 라인 프리차지 제어 신호(blp)가 인가되는 제 5 NMOS 트랜지스터(33)로 구성되는 비트 라인 등화부와, 게이트에는 데이터 제어 신호(yi)가 인가되고 한쪽 전극은 /로컬 데이터 라인(ldbb)에 연결되고 다른쪽 전극은 /비트 라인에 연결되는 제 6 NMOS 트랜지스터(34a)와, 게이트에는 데이터 제어 신호(yi)가 인가되고 한쪽 전극은 로컬 데이터 라인(ldb)에 연결되고 다른쪽 전극은 비트 라인에 연결되는 제 6 NMOS트랜지스터(34b)와, 비트 라인과 /비트 라인에 사이에 구성되어 vpp를 사용하여 센스 앰프 구동 제어 신호(rto)(sb)에 의해 비트 라인,/비트 라인의 데이터를 센싱하는 센스 앰프 블록(36)과, 하부 메모리 셀 블록의 비트 라인(bl_l)에 직렬 연결되는 제 7 NMOS 트랜지스터(35a)와 /비트 라인(blb_l)에 연결되는 제 8 NMOS 트랜지스터(35b)로 이루어지고 게이트에 하부 비트 라인 선택 신호(bisl)가 인가되는 하부 비트 라인 선택부로 구성된다.As shown in FIG. 3A, the bit line sense amplifier block includes a first NMOS transistor 31a connected in series to a bit line bl_h of an upper memory cell block and a second NMOS transistor 31b connected to a / bit line blb_h. And an upper bit line select portion for applying an upper bit line select signal (bish) to the gate, and connected in series between the bit line (bl_h) and the / bit line (blb_h). A bit line precharge part comprising third and fourth NMOS transistors 32a and 32b to which a voltage vblp is applied and a bit line precharge control signal blp is applied to the gate, and a bit line bl_h and / bit A bit line equalizer comprising a fifth NMOS transistor 33 connected between the lines blb_h and to which the bit line precharge control signal blp is applied, and a data control signal yi to the gate. One electrode The sixth NMOS transistor 34a connected to the / local data line ldbb and the other electrode to the / bit line, a data control signal yi is applied to the gate, and one electrode is connected to the local data line ldb. And a sixth NMOS transistor 34b connected between the bit line and the other electrode, and connected between the bit line and the / bit line, by the sense amplifier drive control signal rto (sb) using vpp. And a sense amplifier block 36 for sensing data of the / bit line, and an eighth connected to the seventh NMOS transistor 35a and / bit line blb_l connected in series to the bit line bl_l of the lower memory cell block. It consists of an NMOS transistor 35b and a lower bit line select portion to which a lower bit line select signal bisl is applied to the gate.

그리고 비트 라인 센스 앰프 드라이버는 도 3b에서와 같이, 로컬 데이터 라인의 제어 신호를 출력하는 로컬 데이터 라인 드라이버가 로컬 데이터 버스 프리차지 신호(ldb pcgb)가 게이트에 인가되고 서브 전압으로 vpp가 사용되고 각각의 전극은 로컬 데이터 라인(ldb)과 /로컬 데이터 라인(ldbb)에 연결되는 PMOS 트랜지스터(37)와, 로컬 데이터 라인(ldb)과 /로컬 데이터 라인(ldbb)에 각각 소오스/드레인이 연결되고 게이트에는 비트 라인 프리차지 제어 신호(blp)가 인가되는 제 9 NMOS 트랜지스터(38a)와, 드레인이 각각 /로컬 데이터 라인(ldbb)과 로컬 데이터 라인(ldb)에 연결되고 소오스에는 공통으로 비트 라인 프리차지 전압(vblp)이 인가되고 게이트에는 비트 라인 프리차지 제어 신호(blp)가 인가되는 제 10,11 NMOS 트랜지스터(38b)(38c)와, 게이트에는 bs_vpp가 인가되고 소오스/드레인이 각각 로칼 데이터 라인(ldb)과 글로발 데이터 라인(gdb)에 연결되는 제 12 NMOS 트랜지스터(39a)와, 게이트에는 bs_vpp가 인가되고 소오스/드레인이 각각 /로칼 데이터 라인(ldbb)과 /글로발 데이터 라인(gdbb)에 연결되는 제 13 NMOS 트랜지스터(39b)로 구성된다.In the bit line sense amplifier driver, as shown in FIG. 3B, the local data line driver that outputs the control signal of the local data line is applied with the local data bus precharge signal (ldb pcgb) to the gate, and vpp is used as the sub voltage. The electrode has a PMOS transistor 37 connected to the local data line ldb and the / local data line ldbb, and a source / drain is connected to the local data line ldb and the / local data line ldbb, respectively. A ninth NMOS transistor 38a to which a bit line precharge control signal blp is applied and a drain are respectively connected to the / local data line ldbb and the local data line ldb, and the bit line precharge voltage is common to the source. (vblp) is applied to the gate and the bit line precharge control signal blp is applied to the tenth and eleventh NMOS transistors 38b and 38c, and bs_vpp is applied to the gate. The twelfth NMOS transistor 39a, whose drain / drain is connected to the local data line ldb and the global data line gdb, and bs_vpp are applied to the gate, and the source / drain are respectively / local data line ldbb and /. The thirteenth NMOS transistor 39b is connected to the global data line gdbb.

그리고 센스 앰프 드라이버가 한쪽 전극에는 vpp가 인가되고 게이트에는 센스앰프 구동 인에이블 신호(rtoeb)가 인가되고 다른쪽 전극은 센스 앰프 구동 제어 신호 출력단(rto)에 연결되어 vpp 모드로 동작하는 PMOS 트랜지스터(40)와, 한쪽 전극에는 비트 라인 프리차지 전압(vblp)이 인가되고 게이트에는 비트라인 프리차지 제어 신호(blp)가 인가되고 다른쪽 전극은 센스 앰프 구동 제어 신호(rto) 출력단에 연결되는 제 14 NMOS 트랜지스터(42c)와, 게이트에는 비트라인 프리차지 제어 신호(blp)가 인가되고 각각의 전극이 센스 앰프 구동제어 신호(rto) 출력단, 다른 센스 앰프 구동제어 신호(sb) 출력단에 연결되는 제 15 NMOS 트랜지스터(42a)와, 게이트에 비트 라인 프리차지 제어 신호(blp)가 인가되고 한쪽 전극에는 비트 라인 프리차지 전압(vblp)이 인가되고 다른쪽 전극은 센스 앰프 구동제어 신호(sb)출력단에 연결되는 제 16 NMOS 트랜지스터(42b)와, 게이트에 센스 앰프 구동 인에이블 신호(sbe)가 인가되고 한쪽 전극은 센스 앰프 구동제어 신호(sb) 출력단에 연결되고 다른쪽 전극은 접지 단자에 연결되는 제 17 NMOS 트랜지스터(41)로 구성된다.In addition, a sense amplifier driver is applied with a vpp to one electrode, a sense amplifier driving enable signal rtoeb is applied to a gate, and the other electrode is connected to a sense amplifier driving control signal output terminal rto and is operated in a vpp mode. 40), a bit line precharge voltage vblp is applied to one electrode, a bit line precharge control signal blp is applied to a gate, and the other electrode is connected to an output terminal of the sense amplifier driving control signal rto. A bit line precharge control signal blp is applied to the NMOS transistor 42c and the gate, and each electrode is connected to an output terminal of the sense amplifier driving control signal rto and an output terminal of the other sense amplifier driving control signal sb. The bit line precharge control signal blp is applied to the NMOS transistor 42a and the gate, and the bit line precharge voltage vblp is applied to one electrode and the other electrode. The sixteenth NMOS transistor 42b connected to the sense amplifier drive control signal sb output terminal and the sense amplifier drive enable signal sbe are applied to the gate, and one electrode is connected to the sense amplifier drive control signal sb output terminal. The other electrode consists of a seventeenth NMOS transistor 41 connected to the ground terminal.

그리고 종래 기술의 코아 제어 블록의 상세 구성은 다음과 같다.The detailed configuration of the core control block of the prior art is as follows.

도 4는 종래 기술의 코아 제어 블록의 구성도이고, 도 5는 종래 기술의 비트 라인 등화 블록의 구성도이다.4 is a configuration diagram of a core control block of the prior art, and FIG. 5 is a configuration diagram of a bit line equalization block of the prior art.

그리고 도 6은 종래 기술의 비트 라인 등화 블록의 상세 구성도이다.6 is a detailed block diagram of a bit line equalization block of the prior art.

종래 기술의 코아 제어 블록(16M 메모리의 1뱅크를 기준으로 설명) 1M의 메모리 셀 블록(45a)의 상부와 하부에 각각 센스 앰프 블록(44a)(44c)가 구성되고, 센스 앰프 블록(44c)의 하부에는 또 다른 메모리 셀 블록(45c)이 구성되고 메모리셀 블록(45c)의 상부와 하부에는 각각 센스 앰프 블록(44c)(44e)가 구성되어 센스 앰프 블록(44c)는 메모리 셀 블록(45a)(45c)과 공유된다.Prior art core control block (described on the basis of one bank of 16M memory) Sense amplifier blocks 44a and 44c are respectively formed on the upper and lower portions of the memory cell block 45a of 1M, and sense amplifier block 44c. Another memory cell block 45c is formed at the lower portion of the circuit board, and sense amplifier blocks 44c and 44e are formed at the upper and lower portions of the memory cell block 45c, respectively, and the sense amplifier block 44c is the memory cell block 45a. ) Is shared with 45c.

이와 같은 구조로 4M의 메모리 셀 블록(45a)(45c)(45e)(45g)과 센스 앰프 블록(44a)(44c)(44e)(44g)(44i)이 구성되고 그에 이웃하여 또 다른 4M의 메모리 셀 블록(45b)(45d)(45f)(45h)과 센스 앰프 블록(44b)(44d)(44f)(44h)(44j)이 구성된다.With this structure, 4M memory cell blocks 45a, 45c, 45e, 45g and sense amplifier blocks 44a, 44c, 44e, 44g, 44i are constructed and adjacent to another 4M. Memory cell blocks 45b, 45d, 45f and 45h and sense amplifier blocks 44b, 44d, 44f and 44h and 44j are formed.

그리고 코아 제어 블록(43)이 그들 사이에 구성되어 상부 비트라인 선택신호(bish), 하부 비트 라인 선택 신호(bisl), 로우 디코더 신호(xdech), 비트 라인 프리차지 제어 신호(blp), 센스 앰프 구동 인에이블 신호(rtoeb)(sbe)들을 좌우의 센스 앰프 블록(44a↔44b)(44a↔44b)(44c↔44d)(44e↔44g)(44h↔44i)들이 공유된다.A core control block 43 is formed therebetween so that an upper bit line select signal (bish), a lower bit line select signal (bisl), a row decoder signal (xdech), a bit line precharge control signal (blp), a sense amplifier The drive enable signals rtoeb sbe are shared between the left and right sense amplifier blocks 44a ↔ 44b, 44a ↔ 44b, 44c ↔ 44d, 44e ↔ 44g, and 44h ↔ 44i.

이와 같이 구성된 코아 제어 블록에 의해 제어되는 비트 라인,/비트 라인의 등화 블록의 구성은 도 5와 같다.The configuration of the bit line and / or bit line equalization block controlled by the core control block configured as described above is shown in FIG. 5.

서로 이웃하는 메모리 셀 블록(45a)와 메모리 셀 블록(45b)에 해당하는 코아 제어 블록(43)에서 공급되는 상부 비트 라인 프리차지 제어 신호(blp_dh), 하부 비트 라인 프리차지 제어 신호(blp_dl)에 의해 비트라인과 /비트 라인을 등화하는 트랜지스터들이 해당 메모리 셀 블록의 상부와 하부에 교대로 구성된다.The upper bit line precharge control signal blp_dh and the lower bit line precharge control signal blp_dl supplied from the core control block 43 corresponding to the memory cell block 45a and the memory cell block 45b neighboring each other. As a result, transistors for equalizing bit lines and / bit lines are alternately configured on the upper and lower portions of the corresponding memory cell block.

예를들어, 센스 앰프 블록(44a)(44b)에 구성되는 등화 블록의 트랜지스터의 게이트에는 상부 비트 라인 프리차지 제어 신호(blp_dh)가 인가되고, 센스 앰프 블록(44c)(44d)에 구성되는 등화 블록의 트랜지스터의 게이트에는 하부 비트 라인 프리차지 제어 신호(blp_dl)가 인가된다.For example, the upper bit line precharge control signal blp_dh is applied to the gate of the transistor of the equalization block constituted by the sense amplifier blocks 44a and 44b, and the equalization constituted by the sense amplifier blocks 44c and 44d. The lower bit line precharge control signal blp_dl is applied to the gate of the transistor of the block.

이와 같이 배치되는 비트 라인 등화 제어 블록의 구성은 도 6에서와 같다.The configuration of the bit line equalization control block arranged in this manner is the same as in FIG.

즉, 비트 라인 프리 차지 제어 신호(blp) 발생 블록(61)과, sgd 신호 발생 블록(62), 상부,하부 비트 라인 선택 신호(bish)(bisl) 발생 블록(63), blp_dl(h)신호 발생 블록(64)이 구성된다.That is, the bit line precharge control signal (blp) generation block 61, the sgd signal generation block 62, the upper and lower bit line selection signal (bish) (bisl) generation block 63, and the blp_dl (h) signal. The generation block 64 is configured.

도 7은 종래 기술의 비트 라인 등화 블록의 동작 타이밍도이고, 도 8은 종래 기술의 비트 라인 프리차지시의 동작 타이밍도이다.7 is an operation timing diagram of a bit line equalization block of the prior art, and FIG. 8 is an operation timing diagram of bit line precharge of the prior art.

이와 같은 종래 기술에서는 비트라인,/비트 라인을 프리챠지 시킬 때 전체 동작과 관련없이 인에이블되는 신호가 발생할 수 있다.In the related art, a signal that is enabled when precharging a bit line or a bit line may be generated regardless of the overall operation.

이와 같은 종래 기술의 반도체 메모리 소자의 제어 장치는 다음과 같은 문제가 있다.Such a control apparatus of a semiconductor memory device of the prior art has the following problems.

프리차지 동작에서 vpp(4.5v)로 프리차지 시켜 많은 전력을 소모시키고 전체 동작과 관련없는 신호들이 인에이블되어 전력 소모 측면에 불리하다.In the precharge operation, precharging to vpp (4.5v) consumes a lot of power, and signals that are not related to the entire operation are enabled, which is disadvantageous in terms of power consumption.

또한, 상부,하부 비트 라인 선택 신호(bish)(bisl)가 (vss->vpp) 레벨로 동작하여 이 역시 전력소모 측면에서 블리하다.In addition, the upper and lower bit line select signals (bish) (bisl) operate at a (vss-> vpp) level, which is also blistered in terms of power consumption.

각각 비트 라인을 프리차지 하기 위한 각각의 드라이버를 구성하여 레이 아웃상에서의 면적이 커 고집적화에 불리하다.Each of the drivers for precharging the bit lines is configured to have a large area on the layout, which is disadvantageous for high integration.

이 역시 각각의 드라이버 구성에 따른 전력 소모가 크다.Again, each driver configuration consumes a lot of power.

또한, blp_dh<2>와 blp_dl<2>가 모두 동작하게 되어서 많은 전력을 소모하게 되고, 단지 하나의 신호 blp(vpp)신호를 가지고 ldb/1dbb, bit/bitb, rto/sb의 신호 전부를 프리차지하기 때문에 로딩이 많은 부분에서는 고전위로 프리차지 동작을 수행하여야 한다.In addition, both blp_dh <2> and blp_dl <2> operate, which consumes a lot of power, and frees all signals of ldb / 1dbb, bit / bitb, and rto / sb with only one signal blp (vpp). Because of the high load, the precharge operation should be performed at a high potential.

본 발명은 이와 같은 종래 기술의 반도체 메모리 소자의 제어 장치의 문제를 해결하기 위한 것으로, 반도체 MML(Merged Memory Logic) 분야의 회로 설계에서 메모리 코아의 제어 동작시에 소비 전력을 절감할 수 있도록한 저전력의 메모리 코아 제어 장치를 제공하는데 그 목적이 있다.The present invention is to solve such a problem of the control device of the semiconductor memory device of the prior art, low power that can reduce the power consumption during the control operation of the memory core in the circuit design of the semiconductor MML (Merged Memory Logic) field Its purpose is to provide a memory core control device.

도 1은 일반적인 16M(2 Bank)메모리 소자의 블록 구성도1 is a block diagram of a typical 16M (2 Bank) memory device

도 2는 일반적인 16M 메모리의 1 Bank 블록 구성도2 is a block diagram of a 1 Bank of a typical 16M memory

도 3a는 종래 기술의 비트 라인 센스앰프 블록의 구성도3A is a block diagram of a conventional bit line sense amplifier block.

도 3b는 종래 기술의 비트 라인 센스앰프 드라이버의 구성도3B is a block diagram of a conventional bit line sense amplifier driver

도 4는 종래 기술의 코아 제어 블록의 구성도4 is a block diagram of a core control block of the prior art

도 5는 종래 기술의 비트 라인 등화 블록의 구성도5 is a block diagram of a conventional bit line equalization block.

도 6은 종래 기술의 비트 라인 등화 블록의 상세 구성도6 is a detailed block diagram of a conventional bit line equalization block.

도 7은 종래 기술의 비트 라인 등화 블록의 동작 타이밍도7 is an operation timing diagram of a prior art bit line equalization block.

도 8은 종래 기술의 비트 라인 프리차지시의 동작 타이밍도8 is an operation timing diagram of a bit line precharge in the prior art.

도 9a는 본 발명에 따른 비트 라인 센스앰프 블록의 구성도9A is a block diagram of a bit line sense amplifier block according to the present invention.

도 9b는 본 발명에 따른 비트 라인 센스앰프 드라이버의 구성도9B is a block diagram of a bit line sense amplifier driver according to the present invention.

도 10은 본 발명에 따른 코아 제어 블록의 구성도10 is a block diagram of a core control block according to the present invention

도 11은 본 발명에 따른 비트 라인 등화 블록의 구성도11 is a block diagram of a bit line equalization block according to the present invention.

도 12는 본 발명에 따른 비트 라인 등화 블록의 상세 구성도12 is a detailed block diagram of a bit line equalization block according to the present invention.

도 13은 본 발명에 따른 비트 라인 등화 블록의 동작 타이밍도13 is an operation timing diagram of a bit line equalization block according to the present invention.

도 14는 본 발명에 따른 비트 라인 프리차지시의 동작 타이밍도14 is an operation timing diagram during bit line precharge according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

103a.103b.103c.103d.103e. 코아 제어 블록103a. 103b. 103c. 103d. 103e. Core control block

104a ~ 104j. 센스 앰프 블록104a-104j. Sense amplifier blocks

105a ~ 105h. 메모리 셀 블록105a to 105h. Memory cell block

이와 같은 목적을 달성하기 위한 본 발명에 따른 저전력의 메모리 코아 제어 장치는 메모리 셀 블록;상기 메모리 셀 블록에 상응하여 상부와 하부에 각각 위치하여 메모리 셀 블록의 비트라인,/비트라인쌍이 교대로 연결되는 센스 앰프 블록들;상기 메모리 셀 블록에 대응하여 구성되고, 상부 센스 앰프 블록과 하부 센스 앰프 블록의 등화 블록에 동일한 비트 라인 프리차지 제어 신호(blp_d)를 공급하여 비트라인,/비트라인의 프리차지를 제어하는 코아 제어 블록을 포함하여 구성되는 것을 특징으로 한다.In accordance with another aspect of the present invention, a low power memory core control apparatus includes a memory cell block; a bit line and / or a bit line pair of memory cell blocks are alternately connected to upper and lower portions corresponding to the memory cell block. And the same bit line precharge control signal blp_d to the equalization block of the upper sense amplifier block and the lower sense amplifier block, and is configured to correspond to the memory cell block. And a core control block for controlling the charge.

이하, 첨부된 도면을 참고하여 본 발명에 따른 저전력의 메모리 코아 제어 장치에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a low power memory core control apparatus according to the present invention will be described in detail with reference to the accompanying drawings.

도 9a는 본 발명에 따른 비트 라인 센스앰프 블록의 구성도이고,도 9b는 본 발명에 따른 비트 라인 센스앰프 드라이버의 구성도이다.9A is a configuration diagram of a bit line sense amplifier block according to the present invention, and FIG. 9B is a configuration diagram of a bit line sense amplifier driver according to the present invention.

비트 라인 센스 앰프 블록은 도 9a에서와 같이, 상부 메모리 셀 블록의 비트 라인(bl_h)에 직렬 연결되는 제 1 NMOS 트랜지스터(91a)와 /비트 라인(blb_h)에 연결되는 제 2 NMOS 트랜지스터(91b)로 이루어지고 게이트에 상부 비트 라인 선택 신호(bish)가 인가되는 상부 비트 라인 선택부와, 비트 라인(bl_h)과 /비트 라인(blb_h)의 사이에 직렬 연결되고 한쪽 전극에는 공통으로 비트 라인 프리차지 전압(vblp)이 인가되고 게이트에는 비트 라인 프리차지 제어 신호(blp)가 인가되는 제 3,4 NMOS 트랜지스터(92a)(92b)으로 구성된 비트 라인 프리차지부와, 비트 라인(bl_h)과 /비트 라인(blb_h)의 사이에 연결되어 게이트에는 비트 라인 프리차지 제어 신호(blp)가 인가되는 제 5 NMOS 트랜지스터(93)로 구성되는 비트 라인 등화부와, 게이트에는 데이터 제어 신호(yi)가 인가되고 한쪽 전극은 /로컬 데이터 라인(ldbb)에 연결되고 다른쪽 전극은 /비트 라인에 연결되는 제 6 NMOS 트랜지스터(94a)와, 게이트에는 데이터 제어 신호(yi)가 인가되고 한쪽 전극은 로컬 데이터 라인(ldb)에 연결되고 다른쪽 전극은 비트 라인에 연결되는 제 6 NMOS 트랜지스터(94b)와, 비트 라인과 /비트 라인에 사이에 구성되어 vdd를 사용하여 센스 앰프 구동 제어 신호(rto)(sb)에 의해 비트 라인,/비트 라인의 데이터를 센싱하는 센스 앰프 블록(96)과, 하부 메모리 셀 블록의 비트 라인(bl_l)에 직렬 연결되는 제 7 NMOS 트랜지스터(95a)와 /비트 라인(blb_l)에 연결되는 제 8 NMOS 트랜지스터(95b)로 이루어지고 게이트에 하부 비트 라인 선택 신호(bisl)가 인가되는 하부 비트 라인 선택부로 구성된다.As shown in FIG. 9A, the bit line sense amplifier block includes a first NMOS transistor 91a connected in series to a bit line bl_h of an upper memory cell block and a second NMOS transistor 91b connected to a / bit line blb_h. And an upper bit line select portion for applying an upper bit line select signal (bish) to the gate, and connected in series between the bit line (bl_h) and the / bit line (blb_h). A bit line precharge section comprising third and fourth NMOS transistors 92a and 92b to which a voltage vblp is applied and a bit line precharge control signal blp is applied to the gate, and a bit line bl_h and / bit A bit line equalizer comprising a fifth NMOS transistor 93 connected between the lines blb_h and to which the bit line precharge control signal blp is applied, and a data control signal yi to the gate. One electrode The sixth NMOS transistor 94a connected to the / local data line ldbb and the other electrode connected to the / bit line, a data control signal yi is applied to the gate, and one electrode is connected to the local data line ldb. A sixth NMOS transistor 94b connected between the bit line and the other electrode and connected between the bit line and the bit line by the sense amplifier drive control signal rto (sb) using vdd. And a sense amplifier block 96 for sensing data of the / bit line and an eighth NMOS transistor 95a connected to the bit line bl_l of the lower memory cell block and an eighth connected to the / bit line blb_l. An NMOS transistor 95b and a lower bit line select unit to which a lower bit line select signal bisl is applied to the gate.

그리고 비트 라인 센스 앰프 드라이버는 도 9b에서와 같이, 로컬 데이터 라인의 제어 신호를 출력하는 로컬 데이터 라인 드라이버가 로컬 데이터 버스 프리차지 신호(ldb pcgb)가 게이트에 인가되고 서브 전압으로 vdd가 사용되고 각각의 전극은 로컬 데이터 라인(ldb)과 /로컬 데이터 라인(ldbb)에 연결되는 PMOS 트랜지스터(97)와, 로컬 데이터 라인(ldb)과 /로컬 데이터 라인(ldbb)에 각각 소오스/드레인이 연결되고 게이트에는 비트 라인 프리차지 제어 신호(blp)가 인가되는 제 9 NMOS 트랜지스터(98a)와, 드레인이 각각 /로컬 데이터 라인(ldbb)과 로컬 데이터 라인(ldb)에 연결되고 소오스에는 공통으로 비트 라인 프리차지 전압(vblp)기 인가되고 게이트에는 비트 라인 프리차지 제어 신호(blp)가 인가되는 제 10,11 NMOS 트랜지스터(98b)(98c)와, 게이트에는 bs_vpp가 인가되고 소오스/드레인이 각각 로칼 데이터 라인(ldb)과 글로발 데이터 라인(gdb)에 연결되는 제 12 NMOS 트랜지스터(99a)와, 게이트에는 bs_vpp가 인가되고 소오스/드레인이 각각 /로칼 데이터 라인(ldbb)과 /글로발 데이터 라인(gdbb)에 연결되는 제 13 NMOS 트랜지스터(99b)로 구성된다.In the bit line sense amplifier driver, as shown in FIG. 9B, the local data line driver that outputs the control signal of the local data line is applied with the local data bus precharge signal (ldb pcgb) to the gate, and vdd is used as the sub-voltage. The electrode has a source / drain connected to the PMOS transistor 97 connected to the local data line ldb and the / local data line ldbb, and the local data line ldb and the local data line ldbb, respectively. A ninth NMOS transistor 98a to which a bit line precharge control signal blp is applied and a drain are connected to the / local data line ldbb and the local data line ldb, respectively, and the bit line precharge voltage is common to the source. (vblp) and the 10th and 11th NMOS transistors 98b and 98c to which the bit line precharge control signal blp is applied, and bs_vpp is applied to the gate. The twelfth NMOS transistor 99a is connected to the local data line ldb and the global data line gdb, and bs_vpp is applied to the gate, and the source / drain is applied to the local data line ldbb and /, respectively. The thirteenth NMOS transistor 99b is connected to the global data line gdbb.

그리고 센스 앰프 드라이버가 한쪽 전극에는 vdd가 인가되고 게이트에는 센스앰프 구동 인에이블 신호(rtoeb)가 인가되고 다른쪽 전극은 센스 앰프 구동 제어 신호 출력단(rto)에 연결되어 vdd 모드로 동작하는 PMOS 트랜지스터(100)와, 한쪽 전극에는 비트 라인 프리차지 전압(vblp)이 인가되고 게이트에는 비트라인 프리차지/센스 앰프 구동 제어 신호(blp_rto)가 인가되고 다른쪽 전극은 센스 앰프 구동제어 신호(rto) 출력단에 연결되는 제 14 NMOS 트랜지스터(102c)와, 게이트에는 비트라인 프리차지/센스 앰프 구동 제어 신호(blp_rto)가 인가되고 각각의 전극이 센스 앰프 구동제어 신호(rto) 출력단, 다른 센스 앰프 구동제어 신호(sb) 출력단에 연결되는 제 15 NMOS 트랜지스터(102a)와, 게이트에 비트 라인 프리차지/센스 앰프 구동 제어 신호(blp_rto)가 인가되고 한쪽 전극에는 비트 라인 프리차지 전압(vblp)이 인가되고 다른쪽 전극은 센스 앰프 구동제어 신호(sb) 출력단에 연결되는 제 16 NMOS 트랜지스터(102b)와, 게이트에 센스 앰프 구동 인에이블 신호(sbe)가 인가되고 한쪽 전극은 센스 앰프 구동제어 신호(sb) 출력단에 연결되고 다른쪽 전극은 접지 단자에 연결되는 제 17 NMOS 트랜지스터(101)로 구성된다.In addition, the sense amplifier driver is applied with vdd to one electrode, the sense amplifier driving enable signal rtoeb is applied to the gate, and the other electrode is connected to the sense amplifier driving control signal output terminal rto and is operated in a vdd mode. 100), a bit line precharge voltage (vblp) is applied to one electrode, a bit line precharge / sense amplifier drive control signal blp_rto is applied to a gate, and the other electrode is applied to an output terminal of the sense amplifier drive control signal rto. A bit line precharge / sense amplifier driving control signal blp_rto is applied to the fourteenth NMOS transistor 102c and a gate connected thereto, and each electrode is connected to an output terminal of the sense amplifier driving control signal rto and another sense amplifier driving control signal ( sb) A fifteenth NMOS transistor 102a connected to an output terminal and a bit line precharge / sense amplifier driving control signal blp_rto are applied to a gate and applied to one electrode. The bit line precharge voltage vblp is applied, and the other electrode is applied with the sixteenth NMOS transistor 102b connected to the sense amplifier drive control signal sb output, and the sense amplifier drive enable signal sbe is applied to the gate. And one electrode is connected to an output terminal of the sense amplifier driving control signal sb and the other electrode is composed of a seventeenth NMOS transistor 101 connected to a ground terminal.

그리고 본 발명에 따른 코아 제어 블록의 상세 구성은 다음과 같다.The detailed configuration of the core control block according to the present invention is as follows.

도 10은 본 발명에 따른 코아 제어 블록의 구성도이고,도 11은 본 발명에 따른 비트 라인 등화 블록의 구성도이다.10 is a configuration diagram of a core control block according to the present invention, and FIG. 11 is a configuration diagram of a bit line equalization block according to the present invention.

그리고 도 12는 본 발명에 따른 비트 라인 등화 블록의 상세 구성도이다.12 is a detailed block diagram of a bit line equalization block according to the present invention.

본 발명에 따른 코아 제어 블록(16M 메모리의 1뱅크를 기준으로 설명) 1M의 메모리 셀 블록(105a)의 상부와 하부에 각각 센스 앰프 블록(104a)(104c)가 구성되고, 센스 앰프 블록(104c)의 하부에는 또 다른 메모리 셀 블록(105c)이 구성되고 메모리 셀 블록(105c)의 상부와 하부에는 각각 센스 앰프 블록(104c)(104e)가 구성되어 센스 앰프 블록(104c)는 메모리 셀 블록(105a)(105c)과 공유된다.Core control block according to the present invention (described on the basis of 1 bank of 16M memory) Sense amplifier blocks 104a and 104c are respectively formed on the upper and lower portions of the memory cell block 105a of 1M, and the sense amplifier block 104c. ) Is configured with another memory cell block 105c and sense amplifier blocks 104c and 104e are formed above and below the memory cell block 105c, respectively. 105a) and 105c.

이와 같은 구조로 4M의 메모리 셀 블록(105a)(105c)(105e)(105g)과 센스 앰프 블록(104a)(104c)(104e)(104g)(104i)이 구성되고 그에 이웃하여 또 다른 4M의메모리 셀 블록(105b)(105d)(105f)(105h)과 센스 앰프 블록(104b)(104d)(104f)(104h)(104j)이 구성된다.In this structure, 4M memory cell blocks 105a, 105c, 105e, 105g and sense amplifier blocks 104a, 104c, 104e, 104g, 104i are constructed and adjacent to each other. The memory cell blocks 105b, 105d, 105f and 105h and sense amplifier blocks 104b, 104d, 104f and 104h and 104j are configured.

그리고 코아 제어 블록(103)이 그들 사이에 구성되어 상부 비트라인 선택신호(bish), 하부 비트 라인 선택 신호(bisl), 로우 디코더 신호(xdech), 비트 라인 프리차지/센스 앰프 구동 제어 신호(blp_rto), 센스 앰프 구동 인에이블 신호(rtoeb)(sbe)들을 좌우의 센스 앰프 블록(104a↔104b)(104a↔104b)(104c↔104d)(104e↔104g)(104h↔104i)들이 공유된다.The core control block 103 is configured therebetween so that the upper bit line selection signal (bish), the lower bit line selection signal (bisl), the row decoder signal (xdech), and the bit line precharge / sense amplifier driving control signal (blp_rto). ), The sense amplifier driving enable signals rtoeb sbe are shared between the left and right sense amplifier blocks 104a ↔ 104b, 104a ↔ 104b, 104c ↔ 104d, 104e ↔ 104g and 104h ↔ 104i.

특히, 비트 라인 프리차지 제어 신호(blp_d)가 각각의 메모리 셀 블록들에 나누어져 공급되는 것이 아니고 해당 코아 제어 블록에서 공통으로 인가된다.In particular, the bit line precharge control signal blp_d is not dividedly supplied to each of the memory cell blocks but is commonly applied to the core control block.

이와 같이 구성된 코아 제어 블록에 의해 제어되는 비트 라인,/비트 라인의 등화 블록의 구성은 도 11와 같다.The configuration of the equalization block of the bit line and / or the bit line controlled by the core control block configured as described above is shown in FIG.

서로 이웃하는 메모리 셀 블록(105a)와 메모리 셀 블록(105b)에 해당하는 코아 제어 블록(103a)에서 공급되는 비트 라인 프리차지 제어 신호(blp_d)에 의해 비트라인과 /비트 라인을 등화하는 트랜지스터들이 해당 메모리 셀 블록의 상부와 하부에 교대로 구성된다.Transistors that equalize the bit line and the / bit line by the bit line precharge control signal blp_d supplied from the core control block 103a corresponding to the memory cell block 105a and the memory cell block 105b which are adjacent to each other The upper and lower parts of the memory cell block are alternately configured.

예를들어, 센스 앰프 블록(104a)(104b)에 구성되는 등화 블록의 트랜지스터의 게이트와 센스 앰프 블록(104c)(104d)에 구성되는 등화 블록의 트랜지스터의 게이트 모두에는 코아 제어 블록(HOLE0)(103a)에서 비트 라인 프리차지 제어 신호(blp_d<0>)가 인가되어 비트 라인 프리차지를 제어한다.For example, a core control block (HOLE0) (for both the gate of the transistor of the equalization block constituted by the sense amplifier blocks 104a and 104b and the gate of the transistor of the equalization block constituted by the sense amplifier blocks 104c and 104d. In 103a, the bit line precharge control signal blp_d <0> is applied to control the bit line precharge.

그리고 센스 앰프 블록(104c)(104d)에 구성되는 등화 블록의 트랜지스터의 게이트와 센스 앰프 블록(104e)(104f)에 구성되는 등화 블록의 트랜지스터의 게이트 모두에는 코아 제어 블록(HOLE1)(103b)에서 비트 라인 프리차지 제어 신호(blp_d<1>)가 인가되어 비트 라인 프리차지를 제어한다.In the core control block (HOLE1) 103b, both the gate of the transistor of the equalization block constituted by the sense amplifier blocks 104c and 104d and the gate of the transistor of the equalization block constituted by the sense amplifier blocks 104e and 104f. The bit line precharge control signal blp_d <1> is applied to control the bit line precharge.

그리고 센스 앰프 블록(104e)(104f)에 구성되는 등화 블록의 트랜지스터의 게이트와 센스 앰프 블록(104g)(104h)에 구성되는 등화 블록의 트랜지스터의 게이트 모두에는 코아 제어 블록(HOLE2)(103c)에서 비트 라인 프리차지 제어 신호(blp_d<2>)가 인가되어 비트 라인 프리차지를 제어한다.In the core control block (HOLE2) 103c, both the gate of the transistor of the equalization block constituted by the sense amplifier blocks 104e and 104f and the gate of the transistor of the equalization block constituted by the sense amplifier blocks 104g and 104h are used. The bit line precharge control signal blp_d <2> is applied to control the bit line precharge.

그리고 센스 앰프 블록(104g)(104h)에 구성되는 등화 블록의 트랜지스터의 게이트와 센스 앰프 블록(104i)(104j)에 구성되는 등화 블록의 트랜지스터의 게이트 모두에는 코아 제어 블록(HOLE3)(103d)에서 비트 라인 프리차지 제어 신호(blp_d<3>)가 인가되어 비트 라인 프리차지를 제어한다.In the core control block (HOLE3) 103d, both the gate of the transistor of the equalization block constituted by the sense amplifier blocks 104g and 104h and the gate of the transistor of the equalization block constituted by the sense amplifier blocks 104i and 104j are used. The bit line precharge control signal blp_d <3> is applied to control the bit line precharge.

이와 같이 배치되는 비트 라인 등화 제어 블록의 구성은 도 12에서와 같다.The configuration of the bit line equalization control block arranged in this manner is the same as in FIG.

즉, 상부와 하부의 비트 라인 프리 차지 제어 신호(blp_d)를 출력하는 blp_d발생 블록(121)과, 선택 게이트 제어 신호(sgd)를 발생하는 sgd 신호 발생 블록(122), 비트라인 프리차지/센스 앰프 구동 제어 신호(blp_sa)(blp_rto)를 출력하는 blp_sa,blp_rto 신호 발생 블록(123) 그리고 비트라인 프리차지/선택 게이트 제어 신호(blpd_sgd)를 발생하는 blpd_sgd 신호 발생 블록(124), 상부,하부 비트 라인 선택 신호(bish)(bisl)를 출력하는 발생 블록(125)이 구성된다.That is, the blp_d generation block 121 for outputting the upper and lower bit line precharge control signals blp_d, the sgd signal generation block 122 for generating the selection gate control signal sgd, and the bit line precharge / sense. Blp_sa and blp_rto signal generation blocks 123 for outputting the amplifier driving control signals blp_sa and blp_rto, and blpd_sgd signal generation blocks 124 for generating the bit line precharge / selection gate control signal blpd_sgd, upper and lower bits. A generation block 125 that outputs a line select signal bisl is configured.

이와 같이 구성된 본 발명에 따른 저전력의 메모리 코아 제어 장치의 동작특성에 관하여 설명하면 다음과 같다.Referring to the operation characteristics of the low power memory core control apparatus according to the present invention configured as described above are as follows.

도 13은 본 발명에 따른 비트 라인 등화 블록의 동작 타이밍도이고,도 14는 본 발명에 따른 비트 라인 프리차지시의 동작 타이밍도이다.13 is an operation timing diagram of a bit line equalization block according to the present invention, and FIG. 14 is an operation timing diagram at the time of bit line precharging according to the present invention.

본 발명에서는 전력 소모를 줄이기 위해서 동작과 관련없이 동작하는 부분들을 제거해 주었으며, 두 개의 드라이버단을 1개로(전체16EA →8EA) 줄인 것이다.In the present invention, in order to reduce power consumption, parts that are not related to operation are removed, and two driver stages are reduced to one (total 16EA → 8EA).

그리고 bit/bitb 선택 신호와 센스 앰프 블록을 인에이블시키는 rto/sb 신호를 프리차지 시키기 위한 제어 신호로 blp를 blp_rto(vpp), blp_sa(vdd)로 나누어 구성하였다.In addition, blp is divided into blp_rto (vpp) and blp_sa (vdd) as a control signal for precharging the rto / sb signal for enabling the bit / bitb selection signal and the sense amplifier block.

또한, bish/bisl(vss→vpp)인 것을 bish/bisl(vss→vdd→vpp)로 해서 전력소모를 감소시켰다.In addition, power consumption was reduced by setting bish / bisl (vss → vpp) to bish / bisl (vss → vdd → vpp).

먼저, blp_d가 동작되기 까지의 과정은 아래와 같다.First, the process until blp_d is operated is as follows.

메모리 활성화 신호(active command)가 들어오면 도 13의 타이밍도에서와 같이, 2개의 어드레스 신호로 4(4M)개중 1(1M)개의 블록을 선택하는 블록 선택(block selection) 신호(RADD<9:10>)가 디코딩 되어 BAX9A<0:3>신호를 만든다.When a memory activation signal (active command) is input, as shown in the timing diagram of FIG. 13, a block selection signal RADD <9 for selecting 1 (1M) blocks of 4 (4M) as two address signals. 10>) is decoded to produce the BAX9A <0: 3> signal.

4M(1M+4)중 하나를 BAX9A<0:3>가 선택하게 되면, 선택된 뱅크(2bank)의 센스 앰프 블록을 인에이블시키기 위해 sg 신호가 들어와 blp_d신호를 만들게 된다.When BAX9A <0: 3> is selected as one of 4M (1M + 4), the sg signal is input to generate a blp_d signal to enable the sense amplifier block of the selected bank (2 bank).

예를들어, BAX9A<1>가 high가 되면 코아 제어 블록(HOLE2)이 인에이블되고 blp_d<1>은 low가 되어서 두 번째 메모리 블록의 데이터를 읽거나 라이트할 준비(active)를 하게 된다.For example, when BAX9A <1> becomes high, the core control block (HOLE2) is enabled and blp_d <1> becomes low, ready to read or write data in the second memory block.

blp_d신호의 역할은 프리차지시 high(vpp)가 되어 bit/bitb 라인의 프리차지를 돕게된다.The role of the blp_d signal becomes high (vpp) during precharging to help precharge the bit / bitb line.

그래서 액티브시에 선택되지 않은 뱅크나 선택되지 않은 블록은 항상 high(vpp)를 유지한다.(BAX9A<0> == high : holel block select, BAX9A<1> == high : hole2 block select, BAX9A<2> == high : hole3 block select, BAX9A<3> == high : hole4 block select)Thus, unselected banks or unselected blocks always remain high (vpp) when active (BAX9A <0> == high: holel block select, BAX9A <1> == high: hole2 block select, BAX9A < 2> == high: hole3 block select, BAX9A <3> == high: hole4 block select)

그리고 blp_rto/blp_sa(blp)의 동작을 살펴보면 아래와 같다.The operation of blp_rto / blp_sa (blp) is as follows.

액티브 명령어가 들어오고 리드/라이트 동작을 실행한 후에 프리챠지 명령어가 들어오게 되면 센스 의 동작은 멈추고, lde/ldbb, bit/bitb, rto/sb 신호들이 프리차지(vblp=vdd/2)를 실행한다.If the precharge command is entered after the active command is entered and the read / write operation is executed, the sense operation stops and the lde / ldbb, bit / bitb, and rto / sb signals execute the precharge (vblp = vdd / 2). do.

이와 같은 프리차지 동작을 인에이블시키는 신호가 blp_rto/blp_sa(blp) 신호이다.A signal for enabling such a precharge operation is a blp_rto / blp_sa (blp) signal.

하나의 신호 blp(vpp)신호를 가지고 1de/1dbb, bit/bitb, rto/sb의 신호 전부다를 프리차지 하는 것이 아니고 이들을 둘로 나누어서 하나는(bit/bitb) vdd로 또다른 하나는 vpp(1db/1dbb,rto/sb)로 나누어서 프리차지 동작을 수행하는 것이다.It does not precharge all signals of 1de / 1dbb, bit / bitb, rto / sb with one signal blp (vpp), but divides them in two (bit / bitb) and vdd (1db / Precharge operation is performed by dividing by 1dbb, rto / sb).

그리고 bish(l)의 동작을 살펴보면 아래와 같다.And look at the operation of bish (l) as follows.

액티브 명령어가 들어오고 예를들어, 두 번째 블록이 선택되게되면(이전에 bish(1)<1:3>은 프리챠지 명령어에 의해서 전부가 vdd 레벨로 있게 되다) bis<1>, bish<2>은 vdd→vpp로 인가되어 있고, 메모리에 있는 데이터가 bit/bitb 신호를 통하여 센스 앰프에 들어와 증폭되어 ldb/ldbb를 거쳐서 gdb/gdbb로 흘러가게 된다.When the active instruction comes in, for example, the second block is selected (previously bish (1) <1: 3> is all at vdd level by the precharge instruction) bis <1>, bish <2 > Is applied as vdd → vpp, and the data in the memory enters the sense amplifier through the bit / bitb signal, is amplified, and flows to gdb / gdbb via ldb / ldbb.

여기서, 같은 센스 앰프의 다른 한쪽 bisl<2>, bish<1>은 선택되지 않은 블록의 데이터가 나오는 것을 방지하기 위하여 vdd→vss로 인가되게 된다. 이때, 모든 bish(l)<1:3>은 vdd로 인가되게 된다.Here, the other bisl <2> and bish <1> of the same sense amplifier are applied as vdd → vss in order to prevent the data of the unselected block from coming out. At this time, all bish (l) <1: 3> is applied as vdd.

점차 Merged memory logic(MML)에서는 I/O의 숫자가 계속 증가함(x32,x62,x128,x512,x1025)에 따라서 전력 소모는 전체 chip를 동작시키느냐 못하느냐의 문제점에 도달하게 되는데, 본 발명의 저전력 코아 제어 장치는 저전력으로 코아 블록의 제어가 가능하다.In Merged memory logic (MML), as the number of I / Os continues to increase (x32, x62, x128, x512, x1025), power consumption reaches the problem of not operating the entire chip. The low power core control device can control the core block at low power.

이와 같은 본 발명에 따른 저전력의 코아 제어 장치는 다음과 같은 효과가 있다.Such a low power core control device according to the present invention has the following effects.

첫째, 두 개의 드라이버단을 1개로 줄여 실제 동작과 관련없이 동작하는 부분들을 제거하였다.First, we reduced the two driver stages to one and removed the parts that were not related to the actual operation.

실제로 2 뱅크 16M의 경우 전체 16개의 드라이버가 8개로 줄일 수 있다.In fact, a two-bank 16M can reduce the total of 16 drivers to eight.

이는 소비 전력을 감소시키고 레이 아웃상에서의 면적을 줄여 고집적화에 유리하다.This is advantageous for high integration by reducing power consumption and reducing the area on the layout.

둘째, bit/bitb 선택 신호와 센스 앰프 블록을 인에이블시키는 rto/sb 신호를 프리차지 시키기 위한 제어 신호로 blp를 blp_rto(vpp), blp_sa(vdd)로 나누어 구성하여 소비 전력을 줄이는 효과가 있다.Second, as a control signal for precharging the rto / sb signal enabling the bit / bitb selection signal and the sense amplifier block, the blp is divided into blp_rto (vpp) and blp_sa (vdd) to reduce power consumption.

셋째, bish/bisl를 (vss→vdd→vpp) 모드로 동작하도록 하여 전력소모를 감소시킬 수 있다.Third, power consumption can be reduced by operating bish / bisl in (vss → vdd → vpp) mode.

넷째, 하나의 신호 blp(vpp)신호를 가지고 1de/1dbb, bit/bitb, rto/sb의 신호 전부다를 프리차지 하는 것이 아니고 이들을 둘로 나누어서 하나는(bit/bitb) vdd로 또다른 하나는 vpp(1db/1dbb,rto/sb)로 나누어서 프리차지 동작을 수행하여 로딩이 많이 걸리는 부분이 발생하지 않도록 하였다.Fourth, we do not precharge all signals of 1de / 1dbb, bit / bitb, rto / sb with one signal blp (vpp), but divide them into two (bit / bitb) and vdd ( 1db / 1dbb, rto / sb) to perform precharge operation so that the load-intensive part does not occur.

이는 전력 소모를 감소시키는 효과가 있다.This has the effect of reducing power consumption.

Claims

반도체 소자의 제어 장치에 있어서,In the control apparatus of a semiconductor element,

메모리 셀 블록;Memory cell blocks;

상기 메모리 셀 블록에 상응하여 상부와 하부에 각각 위치하여 메모리 셀 블록의 비트라인,/비트라인쌍이 교대로 연결되는 센스 앰프 블록들;Sense amplifier blocks positioned at upper and lower portions corresponding to the memory cell blocks, respectively, in which bit lines and / or bit line pairs of the memory cell blocks are alternately connected;

상기 메모리 셀 블록에 대응하여 구성되고, 상부 센스 앰프 블록과 하부 센스 앰프 블록의 등화 블록에 동일한 비트 라인 프리차지 제어 신호(blp_d)를 공급하여 비트라인,/비트라인의 프리차지를 제어하는 코아 제어 블록을 포함하여 구성되는 것을 특징으로 하는 저전력의 메모리 코아 제어 장치.Core control configured to correspond to the memory cell block and to supply the same bit line precharge control signal blp_d to the equalization block of the upper sense amplifier block and the lower sense amplifier block to control the precharge of the bit line / bit line. Low power memory core control device characterized in that it comprises a block.

제 1 항에 있어서, 메모리 셀 블록과 그에 상부 또는 하부에 이웃하는 메모리 셀 블록은 그들 사이에 위치하는 센스 앰프 블록을 공유하는 것을 특징으로 하는 저전력의 메모리 코아 제어 장치.2. The low power memory core control apparatus of claim 1, wherein the memory cell block and a memory cell block adjacent to or below it share a sense amplifier block located between them.

제 1 항에 있어서, 각각의 센스 앰프 블록이 상부 메모리 셀 블록의 비트 라인(bl_h)에 직렬 연결되는 제 1 NMOS 트랜지스터와 /비트 라인(blb_h)에 연결되는 제 2 NMOS 트랜지스터로 이루어지고 게이트에 상부 비트 라인 선택 신호(bish)가인가되는 상부 비트 라인 선택부와,2. The gate of claim 1, wherein each sense amplifier block is comprised of a first NMOS transistor connected in series to a bit line bl_h of a top memory cell block and a second NMOS transistor connected to a / bit line blb_h and upper on a gate. An upper bit line select unit to which a bit line select signal is applied;

상기 비트 라인(bl_h)과 /비트 라인(blb_h)의 사이에 직렬 연결되고 한쪽 전극에는 공통으로 비트 라인 프리차지 전압(vblp)이 인가되고 게이트에는 비트 라인 프리차지 제어 신호(blp)가 인가되는 제 3,4 NMOS 트랜지스터로 구성된 비트 라인 프리차지부와,A serial connection between the bit line bl_h and the bit line blb_h, a bit line precharge voltage vblp is commonly applied to one electrode, and a bit line precharge control signal blp is applied to the gate; A bit line precharge section comprising 3,4 NMOS transistors,

상기 비트 라인(bl_h)과 /비트 라인(blb_h)의 사이에 연결되어 게이트에는 비트 라인 프리차지 제어 신호(blp)가 인가되는 제 5 NMOS 트랜지스터로 구성되는 비트 라인 등화부와,A bit line equalizer comprising a fifth NMOS transistor connected between the bit line bl_h and the / bit line blb_h and to which a bit line precharge control signal blp is applied to a gate;

게이트에는 데이터 제어 신호(yi)가 인가되고 한쪽 전극은 /로컬 데이터 라인(ldbb)에 연결되고 다른쪽 전극은 /비트 라인에 연결되는 제 6 NMOS 트랜지스와,A sixth NMOS transistor to which a data control signal yi is applied to the gate, one electrode is connected to the / local data line ldbb, and the other is connected to the / bit line;

게이트에는 데이터 제어 신호(yi)가 인가되고 한쪽 전극은 로컬 데이터 라인(ldb)에 연결되고 다른쪽 전극은 비트 라인에 연결되는 제 6 NMOS 트랜지스터와,A sixth NMOS transistor having a data control signal yi applied to a gate thereof, one electrode connected to a local data line ldb, and the other electrode connected to a bit line;

상기 비트 라인과 /비트 라인에 사이에 구성되어 vdd를 사용하여 센스 앰프 구동 제어 신호(rto)(sb)에 의해 비트 라인,/비트 라인의 데이터를 센싱하는 센스 앰프와,A sense amplifier configured between the bit line and the / bit line to sense data of the bit line and the bit line by a sense amplifier drive control signal rto (sb) using vdd;

하부 메모리 셀 블록의 비트 라인(bl_l)에 직렬 연결되는 제 7 NMOS 트랜지스터와 /비트 라인(blb_l)에 연결되는 제 8 NMOS 트랜지스터(95b)로 이루어지고 게이트에 하부 비트 라인 선택 신호(bisl)가 인가되는 하부 비트 라인 선택부로 구성되는 것을 특징으로 하는 저전력의 메모리 코아 제어 장치.A seventh NMOS transistor connected in series to the bit line bl_l of the lower memory cell block and an eighth NMOS transistor 95b connected to the / bit line blb_l and a lower bit line select signal bisl are applied to the gate. And a lower bit line selector.

제 3 항에 있어서, 센스 앰프는 비트 라인, /비트라인의 선택 신호와 센스 앰프 블록을 인에이블시키는 rto/sb 신호를 프리차지 시키기 위한 제어 신호로 blp를 blp_rto(vpp), blp_sa(vdd)로 나누어 구성하는 것을 특징으로 하는 저전력의 메모리 코아 제어 장치.4. The sense amplifier of claim 3, wherein the sense amplifier is a control signal for precharging the selection signal of the bit line, the / bit line, and the rto / sb signal for enabling the sense amplifier block, to blp_rto (vpp) and blp_sa (vdd). Low power memory core control device characterized in that divided configuration.

제 1 항에 있어서, 센스 앰프 블록을 구동하기 위한 센스 앰프 드라이버는 로컬 데이터 버스 프리차지 신호(ldb pcgb)가 게이트에 인가되고 서브 전압으로 vdd가 사용되고 각각의 전극은 로컬 데이터 라인(ldb)과 /로컬 데이터 라인(ldbb)에 연결되는 PMOS 트랜지스터와,2. The sense amplifier driver of claim 1, wherein the sense amplifier driver for driving the sense amplifier block has a local data bus precharge signal (ldb pcgb) applied to a gate, vdd is used as a sub voltage, and each electrode is connected to the local data line (ldb) and /. A PMOS transistor connected to the local data line ldbb,

상기 로컬 데이터 라인(ldb)과 /로컬 데이터 라인(ldbb)에 각각 소오스/드레인이 연결되고 게이트에는 비트 라인 프리차지 제어 신호(blp)가 인가되는 제 9 NMOS 트랜지스터와,A ninth NMOS transistor having a source / drain connected to the local data line ldb and a local data line ldbb and a bit line precharge control signal blp applied to a gate thereof;

드레인이 각각 /로컬 데이터 라인(ldbb)과 로컬 데이터 라인(ldb)에 연결되고 소오스에는 공통으로 비트 라인 프리차지 전압(vblp)이 인가되고 게이트에는 비트 라인 프리차지 제어 신호(blp)가 인가되는 제 10,11 NMOS 트랜지스터와,The drain is connected to the / local data line ldbb and the local data line ldb, respectively, and the bit line precharge voltage vblp is commonly applied to the source, and the bit line precharge control signal blp is applied to the gate. 10,11 NMOS transistors,

게이트에는 bs_vpp가 인가되고 소오스/드레인이 각각 로칼 데이터 라인(ldb)과 글로발 데이터 라인(gdb)에 연결되는 제 12 NMOS 트랜지스터와,A twelfth NMOS transistor having bs_vpp applied to the gate and a source / drain connected to the local data line ldb and the global data line gdb, respectively;

게이트에는 bs_vpp가 인가되고 소오스/드레인이 각각 /로칼 데이터라인(ldbb)과 /글로발 데이터 라인(gdbb)에 연결되는 제 13 NMOS 트랜지스터로 구성되어 로컬 데이터 라인의 제어 신호를 출력하는 로컬 데이터 라인 드라이버를 포함하는 것을 특징으로 하는 저전력의 메모리 코아 제어 장치.Bs_vpp is applied to the gate and a thirteenth NMOS transistor having a source / drain connected to the / local data line ldbb and the global data line gdbb, respectively, to output a control signal of the local data line. Low power memory core control device comprising a.

제 1 항에 있어서, 센스 앰프 블록을 구동하기 위한 센스 앰프 드라이버는 한쪽 전극에는 vdd가 인가되고 게이트에는 센스앰프 구동 인에이블 신호(rtoeb)가 인가되고 다른쪽 전극은 센스 앰프 구동 제어 신호 출력단(rto)에 연결되어 vdd 모드로 동작하는 PMOS 트랜지스터와,The sense amplifier driver for driving the sense amplifier block of claim 1, wherein vdd is applied to one electrode, a sense amplifier drive enable signal rtoeb is applied to a gate, and the other electrode is a sense amplifier drive control signal output terminal rto. Is connected to the PMOS transistor operating in vdd mode,

한쪽 전극에는 비트 라인 프리차지 전압(vblp)이 인가되고 게이트에는 비트라인 프리차지/센스 앰프 구동 제어 신호(blp_rto)가 인가되고 다른쪽 전극은 센스 앰프 구동 제어 신호(rto) 출력단에 연결되는 제 14 NMOS 트랜지스터와,A bit line precharge voltage vblp is applied to one electrode, a bit line precharge / sense amplifier driving control signal blp_rto is applied to a gate, and the other electrode is connected to an output terminal of the sense amplifier driving control signal rto. With NMOS transistors,

게이트에는 비트라인 프리차지/센스 앰프 구동 제어 신호(blp_rto)가 인가되고 각각의 전극이 센스 앰프 구동제어 신호(rto) 출력단, 다른 센스 앰프 구동제어 신호(sb) 출력단에 연결되는 제 15 NMOS 트랜지스터와,A bit line precharge / sense amplifier driving control signal blp_rto is applied to the gate, and each of the 15th NMOS transistors having respective electrodes connected to the sense amplifier driving control signal rto output terminal and the other sense amplifier driving control signal sb output terminal; ,

게이트에 비트 라인 프리차지/센스 앰프 구동 제어 신호(blp_rto)가 인가되고 한쪽 전극에는 비트 라인 프리차지 전압(vblp)이 인가되고 다른쪽 전극은 센스 앰프 구동제어 신호(sb) 출력단에 연결되는 제 16 NMOS 트랜지스터와,A sixteenth bit to which the bit line precharge / sense amplifier driving control signal blp_rto is applied to the gate, a bit line precharge voltage (vblp) is applied to one electrode, and the other electrode is connected to an output terminal of the sense amplifier driving control signal sb; With NMOS transistors,

게이트에 센스 앰프 구동 인에이블 신호(sbe)가 인가되고 한쪽 전극은 센스 앰프 구동제어 신호(sb) 출력단에 연결되고 다른쪽 전극은 접지 단자에 연결되는제 17 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 저전력의 메모리 코아 제어 장치.A low power, comprising a seventeenth NMOS transistor having a sense amplifier drive enable signal sbe applied to a gate, one electrode connected to the sense amplifier drive control signal sb output and the other electrode connected to a ground terminal. Memory core control device.