JPH03257935A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03257935A JPH03257935A JP5721190A JP5721190A JPH03257935A JP H03257935 A JPH03257935 A JP H03257935A JP 5721190 A JP5721190 A JP 5721190A JP 5721190 A JP5721190 A JP 5721190A JP H03257935 A JPH03257935 A JP H03257935A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法、特にシリコン窒化膜
上の酸化膜の製造方法に関するものである。
上の酸化膜の製造方法に関するものである。
従来の技術
不揮発性メモリーの分野が近年、大きく取り上げられる
ようになってきているが、この不揮発性メモリーには大
きく分けて、ＦＧ（フローティング・ゲート〉型とＭ
Ｎ ＯＳ （Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ
−８ｅｓｉｃｏｎｄｕｃｔｏｒ ）ゲート型がある。そ
して後者の分類に属するものにＭＯＮＯ８（Ｍｅｔａｌ
−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−８ｅｍｉ
ｃｏｎｄｃｔｏｒ ） ゲート型と呼ばれる、ＭＮＯ
８構造に比べ、ＭｅｔａｌＮｉｔｒｉｄｅ間に０ｘｉｄ
ｅを挿入した型の構造のものがある。このタイプのもの
のゲート電極構造の製造方法について、以下に述べる。
ようになってきているが、この不揮発性メモリーには大
きく分けて、ＦＧ（フローティング・ゲート〉型とＭ
Ｎ ＯＳ （Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ
−８ｅｓｉｃｏｎｄｕｃｔｏｒ ）ゲート型がある。そ
して後者の分類に属するものにＭＯＮＯ８（Ｍｅｔａｌ
−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−８ｅｍｉ
ｃｏｎｄｃｔｏｒ ） ゲート型と呼ばれる、ＭＮＯ
８構造に比べ、ＭｅｔａｌＮｉｔｒｉｄｅ間に０ｘｉｄ
ｅを挿入した型の構造のものがある。このタイプのもの
のゲート電極構造の製造方法について、以下に述べる。
第２図（ａ）〜（ｅ）は、Ｎ型ＭＯＮＯ３構造不揮発性
メモリのトランジスタ形成にかかわる部分の製造方法を
示したものである。
メモリのトランジスタ形成にかかわる部分の製造方法を
示したものである。
まず、ＬＯＧＯ５素子分離２を行ない、その後にＭＯＮ
ＯＳトランジスタ形底部に６００℃で熱酸化による極薄
酸化膜３を２ｎｍ形威する（第２図）。
ＯＳトランジスタ形底部に６００℃で熱酸化による極薄
酸化膜３を２ｎｍ形威する（第２図）。
窒化膜４はジクロルシラン（Ｓ ｉ Ｈ２Ｃｅ ２）と
アンモニア（ＮＨｓ ）を用い、その流量比Ｒ＝ＮＨ３
／Ｓ ｉ Ｈ２Ｃｅ ２をＲ＝２０程度にして、減圧気
相成長法により７５０℃で２２ｎｍ形成する（第２図）
。この成長された窒化膜の表面を９００℃ウェット雰囲
気中で、１時間程度酸化し、２ｎｍ程度の酸化膜６を形
成する（第２図）。ゲート材料７．たとえばポリシリコ
ン等をデポジションしく第２図ｄ）、ゲートパターニン
グし、Ｎ＋ソース・ドレイン注入することにより、ＭＯ
ＮＯ８構造トランジスタ形成が完了する（第２図ｅ）。
アンモニア（ＮＨｓ ）を用い、その流量比Ｒ＝ＮＨ３
／Ｓ ｉ Ｈ２Ｃｅ ２をＲ＝２０程度にして、減圧気
相成長法により７５０℃で２２ｎｍ形成する（第２図）
。この成長された窒化膜の表面を９００℃ウェット雰囲
気中で、１時間程度酸化し、２ｎｍ程度の酸化膜６を形
成する（第２図）。ゲート材料７．たとえばポリシリコ
ン等をデポジションしく第２図ｄ）、ゲートパターニン
グし、Ｎ＋ソース・ドレイン注入することにより、ＭＯ
ＮＯ８構造トランジスタ形成が完了する（第２図ｅ）。
発明が解決しようとする課題
以上述べたように、従来の不揮発性メモリにおいては、
ゲート側の酸化膜６は窒化膜を直接酸化しているが、通
常の化学量論的組成比の窒化膜を酸化するため、ウェッ
ト雰囲気中の１時間９００℃の酸化であっても数ｎｍ膜
厚の酸化膜しか成長しない。このため、酸化のための熱
工程の注入プロファイルに与える影響の軽減とこの酸化
膜厚をかせぐこととの両立は困難であった。
ゲート側の酸化膜６は窒化膜を直接酸化しているが、通
常の化学量論的組成比の窒化膜を酸化するため、ウェッ
ト雰囲気中の１時間９００℃の酸化であっても数ｎｍ膜
厚の酸化膜しか成長しない。このため、酸化のための熱
工程の注入プロファイルに与える影響の軽減とこの酸化
膜厚をかせぐこととの両立は困難であった。
課題を解決するための手段
本発明は、化学量論的組成よりシリコン過多のシリコン
窒化膜を形成し、その膜を酸化し、酸化膜を形成するこ
とを特徴とするものである。
窒化膜を形成し、その膜を酸化し、酸化膜を形成するこ
とを特徴とするものである。
作用
このような製造方法、すなわち化学量論的組成よりＳｉ
過多のシリコン窒化膜を酸化する場合、通常の化学量論
的組成のシリコン窒化膜の酸化の場合に比べて、その酸
化膜厚の成長レート（シリコン窒化膜の酸化の律速は反
応律速と考えられる。）が上昇する。このため、同じ酸
化膜厚形成であっても、プロセス時間を短くでき、微細
化プロセスに適応しやすくなる。
過多のシリコン窒化膜を酸化する場合、通常の化学量論
的組成のシリコン窒化膜の酸化の場合に比べて、その酸
化膜厚の成長レート（シリコン窒化膜の酸化の律速は反
応律速と考えられる。）が上昇する。このため、同じ酸
化膜厚形成であっても、プロセス時間を短くでき、微細
化プロセスに適応しやすくなる。
実施例
第１図（ａ）〜（ｆ）に、本発明にかかる製造方法によ
るＭＯＮＯ８構造トランジスタ形威について、その断面
図を用いて説明する。ここではＮｃＬ型トランジスタ形
威形成合について述べるが、導伝性の極性については、
特にこの実施例に限定されるものではない。
るＭＯＮＯ８構造トランジスタ形威について、その断面
図を用いて説明する。ここではＮｃＬ型トランジスタ形
威形成合について述べるが、導伝性の極性については、
特にこの実施例に限定されるものではない。
まず第１図（ａ）に示すように、Ｐ型半導体基板主面上
にＬＯＣＯ８酸化膜２による拡散分離が形成されており
、ＭＯＮＯＳ構造トランジスタ形成領域に、６００℃熱
酸化による極薄酸化膜３を２ｎｍ程度成長させる。次に
ジクロルシラン（Ｓ ｉ Ｈ２Ｃｅ ２）とアンモニア
（ＮＨ３）を用い、その流量比Ｒ＝ＮＨｓ／Ｓ ｉ Ｈ
２Ｃ（１２をＲ＝２０程度にして、減圧気相成長法によ
り、７５０℃で２０ｎｍ形戒する（第１図ｂ）。さらに
、連続して今度はＲ＝０．５程度にしジクロルシラン分
圧を上昇させ、Ｓｉリッチなシリコン窒化膜５を２ｎｍ
形戒する（第１図Ｃ）。Ｓｉリッチに形成されたシリコ
ン窒化膜を９００℃ウェット雰囲気中で数十分酸化する
（第１図ｄ）。このときＳｉリッチなシリコン窒化膜５
であるため、従来の酸化時間に比べ、時間短縮ができる
。また、Ｓｉリッチなシリコン窒化膜５の膜厚を適当に
調整することにより、酸化膜形成後にＳｉリッチなシリ
コン窒化膜５がほとんどなくなるようにすることも可能
である。このようにして酸化膜６を形成した後に、ゲー
ト材料７をデポジションし、ゲートバターニングを行い
（第１図ｆ）、Ｎ＋ソース・ドレイン注入を行う。この
ような製造方法により、ＭＯＮＯ３構造トランジスタを
熱ストレス時間を短くしつつ形成することができる。
にＬＯＣＯ８酸化膜２による拡散分離が形成されており
、ＭＯＮＯＳ構造トランジスタ形成領域に、６００℃熱
酸化による極薄酸化膜３を２ｎｍ程度成長させる。次に
ジクロルシラン（Ｓ ｉ Ｈ２Ｃｅ ２）とアンモニア
（ＮＨ３）を用い、その流量比Ｒ＝ＮＨｓ／Ｓ ｉ Ｈ
２Ｃ（１２をＲ＝２０程度にして、減圧気相成長法によ
り、７５０℃で２０ｎｍ形戒する（第１図ｂ）。さらに
、連続して今度はＲ＝０．５程度にしジクロルシラン分
圧を上昇させ、Ｓｉリッチなシリコン窒化膜５を２ｎｍ
形戒する（第１図Ｃ）。Ｓｉリッチに形成されたシリコ
ン窒化膜を９００℃ウェット雰囲気中で数十分酸化する
（第１図ｄ）。このときＳｉリッチなシリコン窒化膜５
であるため、従来の酸化時間に比べ、時間短縮ができる
。また、Ｓｉリッチなシリコン窒化膜５の膜厚を適当に
調整することにより、酸化膜形成後にＳｉリッチなシリ
コン窒化膜５がほとんどなくなるようにすることも可能
である。このようにして酸化膜６を形成した後に、ゲー
ト材料７をデポジションし、ゲートバターニングを行い
（第１図ｆ）、Ｎ＋ソース・ドレイン注入を行う。この
ような製造方法により、ＭＯＮＯ３構造トランジスタを
熱ストレス時間を短くしつつ形成することができる。
本実施例の説明においては、Ｎ型ＭＯＮＯ３構造のトラ
ンジスタの製造方法を例にあげたが、先にも述べたよう
に本発明はＮ型に限ったわけではなく、Ｐ型でもなんら
効果は変わらない。さらに、実施例ではＭＯＮＯ８構造
トラ構造トランジスタ訓戒説明したが、一般にシリコン
窒化膜を直接酸化し、酸化膜を形成する工程を含むプロ
セスであれば、本発明を適応し、そのプロセスでの熱ス
トレスを低減することができることは容易に類推できる
。
ンジスタの製造方法を例にあげたが、先にも述べたよう
に本発明はＮ型に限ったわけではなく、Ｐ型でもなんら
効果は変わらない。さらに、実施例ではＭＯＮＯ８構造
トラ構造トランジスタ訓戒説明したが、一般にシリコン
窒化膜を直接酸化し、酸化膜を形成する工程を含むプロ
セスであれば、本発明を適応し、そのプロセスでの熱ス
トレスを低減することができることは容易に類推できる
。
発明の効果
本発明は、化学量論的組成によりシリコン過多のシリコ
ン窒化膜を形成し、このシリコン窒化膜を酸化すること
によって酸化膜を形成するものであるから、酸化膜厚の
成長レートを高めることによって、プロセス時間を短縮
することができ、微細化プロセスに適応しやすくなる。
ン窒化膜を形成し、このシリコン窒化膜を酸化すること
によって酸化膜を形成するものであるから、酸化膜厚の
成長レートを高めることによって、プロセス時間を短縮
することができ、微細化プロセスに適応しやすくなる。
第１図（ａ）〜（ｆ）は本発明の一実施例の工程順断面
図、第２図（ａ）〜（ｅ）は従来例の工程順断面図であ
る。 １・・・・・・Ｐ型半導体基板、２・・・・・・ＬＯＣ
Ｏ３酸化膜、３・・・・・・極薄酸化膜、４・・・・・
・シリコン窒化膜、５・・・・・・Ｓｉリッチなシリコ
ン窒化膜、６・・・・・・窒化膜の直接酸化膜、７・・
・・・・ゲート材料、８・・・・・・Ｎ“ソース・ドレ
イン注入領域。
図、第２図（ａ）〜（ｅ）は従来例の工程順断面図であ
る。 １・・・・・・Ｐ型半導体基板、２・・・・・・ＬＯＣ
Ｏ３酸化膜、３・・・・・・極薄酸化膜、４・・・・・
・シリコン窒化膜、５・・・・・・Ｓｉリッチなシリコ
ン窒化膜、６・・・・・・窒化膜の直接酸化膜、７・・
・・・・ゲート材料、８・・・・・・Ｎ“ソース・ドレ
イン注入領域。
Claims (2)
- （１）化学量論的組成よりシリコン過多のシリコン窒化
膜を形成する工程と、前記窒化膜を酸化し、酸化膜を形
成する工程を有する半導体装置の製造方法。 - （２）半導体基板主面上に、極薄酸化膜を形成する工程
、前記極薄酸化膜上に第１のシリコン窒化膜を形成する
工程、前記第１のシリコン窒化膜上に化学量論的組成よ
りシリコン過多な第２のシリコン窒化膜を形成する工程
、前記第２のシリコン窒化膜を直接酸化し酸化膜を形成
する工程，および前記酸化膜上にゲート電極形成する工
程を有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5721190A JPH03257935A (ja) | 1990-03-08 | 1990-03-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5721190A JPH03257935A (ja) | 1990-03-08 | 1990-03-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03257935A true JPH03257935A (ja) | 1991-11-18 |
Family
ID=13049185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5721190A Pending JPH03257935A (ja) | 1990-03-08 | 1990-03-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03257935A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613339A (ja) * | 1991-12-10 | 1994-01-21 | Nec Corp | 配線の構造およびその製造方法 |
| EP0851509A2 (en) * | 1996-12-31 | 1998-07-01 | Sony Corporation | Nonvolatile semiconductor memory device |
| KR100274601B1 (ko) * | 1997-11-11 | 2001-02-01 | 윤종용 | 반도체장치의식각마스크형성방법 |
| DE19649917B4 (de) * | 1995-12-02 | 2010-06-02 | Hyundai Electronics Industries Co., Ltd., Ichon | Verfahren zur Isolation von Halbleitereinrichtungen |
-
1990
- 1990-03-08 JP JP5721190A patent/JPH03257935A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613339A (ja) * | 1991-12-10 | 1994-01-21 | Nec Corp | 配線の構造およびその製造方法 |
| DE19649917B4 (de) * | 1995-12-02 | 2010-06-02 | Hyundai Electronics Industries Co., Ltd., Ichon | Verfahren zur Isolation von Halbleitereinrichtungen |
| EP0851509A2 (en) * | 1996-12-31 | 1998-07-01 | Sony Corporation | Nonvolatile semiconductor memory device |
| EP0851509A3 (en) * | 1996-12-31 | 2000-04-05 | Sony Corporation | Nonvolatile semiconductor memory device |
| US6518617B1 (en) | 1996-12-31 | 2003-02-11 | Sony Corporation | Nonvolatile semiconductor memory device |
| KR100274601B1 (ko) * | 1997-11-11 | 2001-02-01 | 윤종용 | 반도체장치의식각마스크형성방법 |
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