JPH0325551A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
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- JPH0325551A JPH0325551A JP16033889A JP16033889A JPH0325551A JP H0325551 A JPH0325551 A JP H0325551A JP 16033889 A JP16033889 A JP 16033889A JP 16033889 A JP16033889 A JP 16033889A JP H0325551 A JPH0325551 A JP H0325551A
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- 238000000034 method Methods 0.000 claims description 13
- 230000002457 bidirectional effect Effects 0.000 abstract description 14
- 239000000872 buffer Substances 0.000 abstract description 14
- 102100021579 Enhancer of filamentation 1 Human genes 0.000 description 6
- 101100494761 Homo sapiens NEDD9 gene Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- UFULAYFCSOUIOV-UHFFFAOYSA-N cysteamine Chemical compound NCCS UFULAYFCSOUIOV-UHFFFAOYSA-N 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数のメモリユニットからなるメモリを異
なるビット数の処理装置によって選択的にアクセスする
メモリアクセス方式に関する。
なるビット数の処理装置によって選択的にアクセスする
メモリアクセス方式に関する。
パーソナルコンピュータやワードプロセッサ等の各種デ
ータ処理装置において、異なるビット数（１６ｂｉｔと
３２ｂｉｔ等）の処理装置を２つ以上使用することがで
き、そのうちの任意の１つによって選択的に複数のＲＡ
ＭあるいはＲＡＭモジュール等のメモリユニットからな
るメモリをアクセスできるようにしたものがある。
ータ処理装置において、異なるビット数（１６ｂｉｔと
３２ｂｉｔ等）の処理装置を２つ以上使用することがで
き、そのうちの任意の１つによって選択的に複数のＲＡ
ＭあるいはＲＡＭモジュール等のメモリユニットからな
るメモリをアクセスできるようにしたものがある。
その場合の従来のメモリアクセス方式の例を第４図によ
って簡単に説明すると、メモリ１０を構威する複数のメ
モリユニットであるＲＡＭＯ〜ＲＡＭ２３を処理装置で
あるＣＰＵのデータバスＤｏ〜１５に接続するＲＡＭＯ
〜１５とＤ１６〜３１に接続するＲＡＭ１６〜２３とに
分け、１６ｂｉｔＣＰＵはＲＡＭＯ〜１５をアクセスし
、３２ｂｉｔＣＰＵはＲＡＭＯ〜７とＲＡＭ１６〜２３
をアクセスするようにしていた。
って簡単に説明すると、メモリ１０を構威する複数のメ
モリユニットであるＲＡＭＯ〜ＲＡＭ２３を処理装置で
あるＣＰＵのデータバスＤｏ〜１５に接続するＲＡＭＯ
〜１５とＤ１６〜３１に接続するＲＡＭ１６〜２３とに
分け、１６ｂｉｔＣＰＵはＲＡＭＯ〜１５をアクセスし
、３２ｂｉｔＣＰＵはＲＡＭＯ〜７とＲＡＭ１６〜２３
をアクセスするようにしていた。
このメモリ１０の各ＲＡＭは、それぞれ例えば２５６Ｋ
Ｘ４ｂｉｔ構戊のダイナミックラム（ＤＲＡＭ）４個か
らなっている。
Ｘ４ｂｉｔ構戊のダイナミックラム（ＤＲＡＭ）４個か
らなっている。
また、１１はマルチプレクサを内蔵したプログラマブル
・ロジック・アレイ（以下ｒｐＬＡＪと略称する）であ
り、図示しないＣＰＵのアドレスバスからのアドレスＡ
１〜２２と、コントロールバスからのＣＰＵのビット数
が３２ｂｉｔか否かを示す信号／３２ＢＩＴ（デイップ
スイッチによるか、３２ｂｉｔのＣＰＵの装着によって
自動的に゛Ｌ゛になる），行アドレス・ストローブ信号
／ＲＡＳ，マルチプレクス信号／ Ｍ Ｕ Ｘ ，及び
リフレッシュ信号／ＲＦＳＨを入力して、メモリのアド
レスバスヘＲＡＭアドレスＲＡＯ〜８を、コントロール
バスヘ行アドレス・ストローブ信号／ＲＡＳＯ〜１５を
出力する。
・ロジック・アレイ（以下ｒｐＬＡＪと略称する）であ
り、図示しないＣＰＵのアドレスバスからのアドレスＡ
１〜２２と、コントロールバスからのＣＰＵのビット数
が３２ｂｉｔか否かを示す信号／３２ＢＩＴ（デイップ
スイッチによるか、３２ｂｉｔのＣＰＵの装着によって
自動的に゛Ｌ゛になる），行アドレス・ストローブ信号
／ＲＡＳ，マルチプレクス信号／ Ｍ Ｕ Ｘ ，及び
リフレッシュ信号／ＲＦＳＨを入力して、メモリのアド
レスバスヘＲＡＭアドレスＲＡＯ〜８を、コントロール
バスヘ行アドレス・ストローブ信号／ＲＡＳＯ〜１５を
出力する。
さらに、列アドレス・ストローブ信号／ＣＡＳが直接各
ＲＡＭＯ〜２３の／ＣＡＳ端子に入力される。
ＲＡＭＯ〜２３の／ＣＡＳ端子に入力される。
なお、この明細書及び図面中においては、英数文字によ
る信号名（例えばＲＡＳ，ＣＡＳ等〉の前に「／」を付
して負論理すなわちローアクティブの信号を表わしてい
る。
る信号名（例えばＲＡＳ，ＣＡＳ等〉の前に「／」を付
して負論理すなわちローアクティブの信号を表わしてい
る。
このような従来のメモリアクセス方式によれば，１６ｂ
ｉｔのＣＰＵによってアクセスする時はＲＡＭＯ−１５
を使用し、ＲＡＭ１６〜２３は使用しない。また、３２
ｂｉｔのＣＰＵによってアクセスする時はＲＡＭＯ〜７
及びＲＡＭ１６〜２３を使用し、ＲＡＭ８〜１５は使用
しない．この場合のメモリマップを第５図に示す。
ｉｔのＣＰＵによってアクセスする時はＲＡＭＯ−１５
を使用し、ＲＡＭ１６〜２３は使用しない。また、３２
ｂｉｔのＣＰＵによってアクセスする時はＲＡＭＯ〜７
及びＲＡＭ１６〜２３を使用し、ＲＡＭ８〜１５は使用
しない．この場合のメモリマップを第５図に示す。
したがって、各ＲＡＭをソケットを使用して基板に着脱
可能に装着している場合には、例えば１６ｂｉｔＣＰＵ
のベースポードに３２ｂｉｔＣＰＵのオプションボード
を取り付ける際には、ＲＡＭ８〜１５をＲＡＭ１６〜２
３の位置に付け換える必要があった． そのため、ＲＡＭを付け換える手間がかかるばかりか，
いずれのＣＰＵでも８Ｍｂｙｔｅ（第４図のＲＡＭ１６
ブロック分）しか使用しないにもかかわらず、その１．
５倍のスペースが必要になっていた。
可能に装着している場合には、例えば１６ｂｉｔＣＰＵ
のベースポードに３２ｂｉｔＣＰＵのオプションボード
を取り付ける際には、ＲＡＭ８〜１５をＲＡＭ１６〜２
３の位置に付け換える必要があった． そのため、ＲＡＭを付け換える手間がかかるばかりか，
いずれのＣＰＵでも８Ｍｂｙｔｅ（第４図のＲＡＭ１６
ブロック分）しか使用しないにもかかわらず、その１．
５倍のスペースが必要になっていた。
また、各ＲＡＭがソケットを使用せずに基板に直付けさ
れている場合には、ＲＡＭを付け換えることは非現実的
であるから、必要量の１．５ 倍のＲＡＭを最初から取
り付けておかねばならならず、コストパホーマンスが極
めて悪くなるという問題があった。
れている場合には、ＲＡＭを付け換えることは非現実的
であるから、必要量の１．５ 倍のＲＡＭを最初から取
り付けておかねばならならず、コストパホーマンスが極
めて悪くなるという問題があった。
この発明は上記の点に鑑みてなされたものであり、ＣＰ
Ｕのビット数が変わっても常に同じメモリユニット（Ｒ
ＡＭ）をアクセスできるようにして、省スペース化及び
オプション取り付け時の効率化を図り、あるいは余分な
メモリユニットを取り付けておかなくて済むようにして
、コストパホーマンスの向上を図ることを目的とする。
Ｕのビット数が変わっても常に同じメモリユニット（Ｒ
ＡＭ）をアクセスできるようにして、省スペース化及び
オプション取り付け時の効率化を図り、あるいは余分な
メモリユニットを取り付けておかなくて済むようにして
、コストパホーマンスの向上を図ることを目的とする。
この発明は上記の目的を遠或するため、複数のメモリユ
ニットからなるメモリを異なるビット数の処理装置によ
って選択的にアクセスするメモリアクセス方式において
、複数のメモリユニットを同数ずつに分けてそれぞれ別
のデータバスに接続すると共に、アクセスする処理装置
のビット数に応じて該処理装置のデータバスに上記メモ
リュニットを接続した各データバスを並列に接続するか
あるいはアドレス範囲に応じて切り換えて接続するデー
タバス接続制御を行なうようにしたものである。
ニットからなるメモリを異なるビット数の処理装置によ
って選択的にアクセスするメモリアクセス方式において
、複数のメモリユニットを同数ずつに分けてそれぞれ別
のデータバスに接続すると共に、アクセスする処理装置
のビット数に応じて該処理装置のデータバスに上記メモ
リュニットを接続した各データバスを並列に接続するか
あるいはアドレス範囲に応じて切り換えて接続するデー
タバス接続制御を行なうようにしたものである。
この発明によるメモリアクセス方式によれば、ビット数
の多い処理装置（例えば３２ｂｉｔＣＰＵ）がメモリを
アクセスする時には、メモリの各メモリユニットを同数
ずつ接続した各データバスを全て並列に処理装置のデー
タバスに接続することにより、全てのメモリユニットを
複数個ずつ並列にアクセスすることができる。
の多い処理装置（例えば３２ｂｉｔＣＰＵ）がメモリを
アクセスする時には、メモリの各メモリユニットを同数
ずつ接続した各データバスを全て並列に処理装置のデー
タバスに接続することにより、全てのメモリユニットを
複数個ずつ並列にアクセスすることができる。
また、ビット数が少ない処理装置（例えば１６ｂ ｉｔ
Ｃ Ｐ ’Ｕ ）がメモリをアクセスする時には、上記
メモリ側の各データバスをアドレス範囲に応じて切り換
えて処理装置側のデータバスを接続するようにすれば，
やはり全てのメモリユニットをアクセスすることができ
る。
Ｃ Ｐ ’Ｕ ）がメモリをアクセスする時には、上記
メモリ側の各データバスをアドレス範囲に応じて切り換
えて処理装置側のデータバスを接続するようにすれば，
やはり全てのメモリユニットをアクセスすることができ
る。
以下、この発明の実施例を図面によって具体的に説明す
る。
る。
第１図はこの発明によるメモリアクセス方式を実施する
ためのメモリアクセス装置の一例を示すブロック回路図
である。
ためのメモリアクセス装置の一例を示すブロック回路図
である。
この実施例において、メモリ１は１６個のメモリユニッ
トであるＲＡＭＯ〜１５によって構成されており、それ
を８個ずつのクループに分けて、第１グループのＲＡＭ
０，２，４，６，８，１０，１２，１４の各データ端子
Ｄｏ〜１５をそれぞれ第１のデータバスＲＤＯ〜１５に
接続し、第２グループのＲＡＭＩ，３，５，７，９．１
１，１３，１５の各データ端子Ｄｏ〜１５をそれぞれ第
２のデータバスＲＤ１６〜３１に接続している。
トであるＲＡＭＯ〜１５によって構成されており、それ
を８個ずつのクループに分けて、第１グループのＲＡＭ
０，２，４，６，８，１０，１２，１４の各データ端子
Ｄｏ〜１５をそれぞれ第１のデータバスＲＤＯ〜１５に
接続し、第２グループのＲＡＭＩ，３，５，７，９．１
１，１３，１５の各データ端子Ｄｏ〜１５をそれぞれ第
２のデータバスＲＤ１６〜３１に接続している。
これらの第１のデータバスＲＤＯ〜１５と第２のデータ
バスＲＤ１６〜３１は、それぞれ双方向性バスバツファ
２又は３を介して、処理装置であるＣＰＵのデータバス
ｐＯ〜ｌ５に接続され、第２のデータバスＲＤ１６〜３
１は、直接３２ｂｉｔＣＰＵのデータバスＤ１６〜３２
にも接続可能である． なお、このメモリ１の各ＲＡＭＯ〜１５も、それぞれ例
えば２５６ＫＸ４ｂｉｔ構戊のダイナミックラム（ＤＲ
ＡＭ）４個からなっている。
バスＲＤ１６〜３１は、それぞれ双方向性バスバツファ
２又は３を介して、処理装置であるＣＰＵのデータバス
ｐＯ〜ｌ５に接続され、第２のデータバスＲＤ１６〜３
１は、直接３２ｂｉｔＣＰＵのデータバスＤ１６〜３２
にも接続可能である． なお、このメモリ１の各ＲＡＭＯ〜１５も、それぞれ例
えば２５６ＫＸ４ｂｉｔ構戊のダイナミックラム（ＤＲ
ＡＭ）４個からなっている。
４は第４図で説明したＰＬＡ１１と同様なマルチプレク
サを内蔵したＰＬＡであり、図示しないＣＰＵのアドレ
スバスからのアドレスＡ１〜２２と、コントロールバス
からのＣＰＵのビット数が３２ｂｉｔか否かを示す信号
／３ ２Ｂ Ｉ Ｔ，基本タイミンク信号である行アド
レス・ストローブ信号／ＲＡＳと列アドレス・ストロー
ブ信”．／ＣＡＳ，マルチプレクス信号／ＭＵＸ，及び
リフレッシュ｛ａ号／ Ｒ Ｆ Ｓ Ｈを入力する。
サを内蔵したＰＬＡであり、図示しないＣＰＵのアドレ
スバスからのアドレスＡ１〜２２と、コントロールバス
からのＣＰＵのビット数が３２ｂｉｔか否かを示す信号
／３ ２Ｂ Ｉ Ｔ，基本タイミンク信号である行アド
レス・ストローブ信号／ＲＡＳと列アドレス・ストロー
ブ信”．／ＣＡＳ，マルチプレクス信号／ＭＵＸ，及び
リフレッシュ｛ａ号／ Ｒ Ｆ Ｓ Ｈを入力する。
そして、メモリのアドレスバスを介して各ＲＡＭＯ〜１
５のアドレス端子ＡＯ〜８へＲＡＭアドレスＲＡＯ〜８
を出力し、コントロールバスを介して各ＲＡＭの／ＲＡ
Ｓ端子八行アドレス・ス１一ローブ信号／ＲＡＳＯ〜７
を出力する（第１，第２グループの対応する２個のＲＡ
Ｍには同じ／ＲＡｓを与える）。
５のアドレス端子ＡＯ〜８へＲＡＭアドレスＲＡＯ〜８
を出力し、コントロールバスを介して各ＲＡＭの／ＲＡ
Ｓ端子八行アドレス・ス１一ローブ信号／ＲＡＳＯ〜７
を出力する（第１，第２グループの対応する２個のＲＡ
Ｍには同じ／ＲＡｓを与える）。
さらに、ＣＰＵからのアドレスＡ１〜２２のうちのＡ１
９が゜Ｌ゜の時に゛Ｌ゛になる信号／ＣＡＳＬと，Ａ１
９が゛Ｈ゜の時に゛Ｌ゜になる信号／ＣＡＳＨを出力し
．／ＣＡＳＬは第１グループのＲＡＭ０．２．４，６，
８，１０，１２，ｌ４の各／ＣＡＳ端子に、／ Ｃ Ａ
Ｓ Ｈは第２グループのＲＡＭＩ，３，５．７，９，
１１，１３．１５の各／ＣＡＳ端子にそれぞれ同時に入
力させると共に、／ＣＡＳＬは双方向性パスパツファ２
のイネーブル端子Ｇにも入力され、／ＣＡＳＩ｛は双方
向性パスバツファ３のイネーブル端子Ｇに出力端子が接
続されたＮＡＮＤゲート５の一方の入力端子にも入力さ
れろ。
９が゜Ｌ゜の時に゛Ｌ゛になる信号／ＣＡＳＬと，Ａ１
９が゛Ｈ゜の時に゛Ｌ゜になる信号／ＣＡＳＨを出力し
．／ＣＡＳＬは第１グループのＲＡＭ０．２．４，６，
８，１０，１２，ｌ４の各／ＣＡＳ端子に、／ Ｃ Ａ
Ｓ Ｈは第２グループのＲＡＭＩ，３，５．７，９，
１１，１３．１５の各／ＣＡＳ端子にそれぞれ同時に入
力させると共に、／ＣＡＳＬは双方向性パスパツファ２
のイネーブル端子Ｇにも入力され、／ＣＡＳＩ｛は双方
向性パスバツファ３のイネーブル端子Ｇに出力端子が接
続されたＮＡＮＤゲート５の一方の入力端子にも入力さ
れろ。
／３２ＢＩＴの信号は、このメモリをアクセスするＣＰ
Ｕが１６ｂｉｔか３２ｂｉｔかを判別する信号であり，
このイａ号／３２ＢＩＴが゛Ｌ゛の時はｃｐｕが３２ｂ
ｉｔであり、゜Ｈ゛の時はＣＰＵが１６ｂｉｔである。
Ｕが１６ｂｉｔか３２ｂｉｔかを判別する信号であり，
このイａ号／３２ＢＩＴが゛Ｌ゛の時はｃｐｕが３２ｂ
ｉｔであり、゜Ｈ゛の時はＣＰＵが１６ｂｉｔである。
ベースポードのＣ Ｐ Ｕが１６ｂｉｔでオプションボ
ードのＣＰＵが３２ｂｉｔの場合、第２図に示すような
回路によって、ベースポード６側の接地されたビン６ａ
及びプルアップされたピン６１〕とオプションボード７
側の短１１Ｂによって接続された２本のビン７ａ，７ｂ
とが結合されることにより、信号／３２ＢＩＴが゛Ｌ゜
になることによって、それを判別することができる。
ードのＣＰＵが３２ｂｉｔの場合、第２図に示すような
回路によって、ベースポード６側の接地されたビン６ａ
及びプルアップされたピン６１〕とオプションボード７
側の短１１Ｂによって接続された２本のビン７ａ，７ｂ
とが結合されることにより、信号／３２ＢＩＴが゛Ｌ゜
になることによって、それを判別することができる。
なお、ＰＬＡ４はこの／３２ＢＩＴが゛Ｈ″の時にＣＰ
Ｕが１６ｂｉｔと判断して信ゆ／１６ＢＩＴを゛Ｌ゜に
し、それをＮＡＮＤゲー１−５の他方の入力端子に入力
させる。
Ｕが１６ｂｉｔと判断して信ゆ／１６ＢＩＴを゛Ｌ゜に
し、それをＮＡＮＤゲー１−５の他方の入力端子に入力
させる。
さらに、第４図では図示を省略したが、リード信号／Ｒ
ＯＥとライト信号／ＲＷＥ （いずれか一方が゜Ｌ゜に
なり、同時に両方が゛Ｌ゛になることはない）が各ＲＡ
ＭＯ〜１５の／ＯＥ端子ど／ＷＥ端子に入力して各ＲＡ
Ｍにデータ読出しが書込みを指定し、リード信号／ＲＯ
Ｅは２個の双方向性パスバツファ２，３の方向指定端子
Ｄ Ｉ Ｒにも人力して、そのデータ伝送方向を切り換
える。
ＯＥとライト信号／ＲＷＥ （いずれか一方が゜Ｌ゜に
なり、同時に両方が゛Ｌ゛になることはない）が各ＲＡ
ＭＯ〜１５の／ＯＥ端子ど／ＷＥ端子に入力して各ＲＡ
Ｍにデータ読出しが書込みを指定し、リード信号／ＲＯ
Ｅは２個の双方向性パスバツファ２，３の方向指定端子
Ｄ Ｉ Ｒにも人力して、そのデータ伝送方向を切り換
える。
ここで、この実施例によるメモリアクセス時の作用につ
いて説明する。
いて説明する。
先ず，処理装置として１６ｂｉｔＣＰＵ（図示せず）が
メモリ１をアクセスする場合について説明すると、１６
ｂｉｔＣＰＵのデータバスＤＯ〜１５を双方向性パスバ
ツファ２，３の各データ入出力端子ＡのデータバスＤＯ
〜ｌ５に接続し、メモリ１の第２グループのＲＡＭのデ
ータバスＲＤ１６〜３１には何も接続しない。
メモリ１をアクセスする場合について説明すると、１６
ｂｉｔＣＰＵのデータバスＤＯ〜１５を双方向性パスバ
ツファ２，３の各データ入出力端子ＡのデータバスＤＯ
〜ｌ５に接続し、メモリ１の第２グループのＲＡＭのデ
ータバスＲＤ１６〜３１には何も接続しない。
この時ＰＬＡ４に入力する信号／３２ＢＩＴは゛ＦＦで
あるから、ＰＬＡ４から出力される信号／１６ＢＩＴが
゛Ｌ゜になり、それがＮＡＮＤゲート５の一方の入力を
アクティブにする．ＣＰＵからのアドレスＡ１〜２２の
うちＡ１９が゛Ｌ゜の間はＰＬＡ４から出力される／Ｃ
ＡＳＬが゜Ｌ゜で／ＣＡＳＨは゛Ｈ゛であるので、双方
向性パスバツファ２は／ＣＡＳＬによってイネーブル端
子Ｇが゛Ｌ゜になるためデータ伝送可能状態になる。
一方、／ＣＡ−ＳＨが゛Ｈ゜のためにＮＡＮＤゲート５
の出力が゛Ｈ゜になるので、双方向性パスバツファ３は
イネーブル端子Ｇが゜Ｈ゜になるため遮断状態になる。
あるから、ＰＬＡ４から出力される信号／１６ＢＩＴが
゛Ｌ゜になり、それがＮＡＮＤゲート５の一方の入力を
アクティブにする．ＣＰＵからのアドレスＡ１〜２２の
うちＡ１９が゛Ｌ゜の間はＰＬＡ４から出力される／Ｃ
ＡＳＬが゜Ｌ゜で／ＣＡＳＨは゛Ｈ゛であるので、双方
向性パスバツファ２は／ＣＡＳＬによってイネーブル端
子Ｇが゛Ｌ゜になるためデータ伝送可能状態になる。
一方、／ＣＡ−ＳＨが゛Ｈ゜のためにＮＡＮＤゲート５
の出力が゛Ｈ゜になるので、双方向性パスバツファ３は
イネーブル端子Ｇが゜Ｈ゜になるため遮断状態になる。
したがって、アドレスが＊ｏｏｏｏｏ〜寧７ＦＦＦＦ番
地ではＣＰＵのデータバスＤｏ〜１５が第１グループの
ＲＡＭのデータバスＲＤＯ〜１５のみに接続された状態
になり、１６ｂｉｔＣＰＵは第１グループのＲＡＭ０，
２，４，６，８，１０，１２，１４をアドレスに応じて
アクセスして、所要のデータを読み出したり、指定され
たアドレスにデータを書き込んだりすることができる。
地ではＣＰＵのデータバスＤｏ〜１５が第１グループの
ＲＡＭのデータバスＲＤＯ〜１５のみに接続された状態
になり、１６ｂｉｔＣＰＵは第１グループのＲＡＭ０，
２，４，６，８，１０，１２，１４をアドレスに応じて
アクセスして、所要のデータを読み出したり、指定され
たアドレスにデータを書き込んだりすることができる。
ＣＰＵからのアドレス中のＡ１９が゛Ｈ゜の時には、／
ＣＡＳＬが゛Ｈ゜になり／ＣＡＳＨは゛Ｌ゜になるので
、双方向性パスバツファ２は／ＣＡＳＬによってイネー
ブル端子Ｇが゛Ｈ゜になるため遮断状態になる。 一方
、／ＣＡＳＨが゛Ｌ゜になるとＮＡＮＤゲート５の出力
が゛Ｌ゜になるので、双方向性パスバツファ３はイネー
ブル端子Ｇが゛Ｌ゜になるためデータ伝送可能状態にな
る。
ＣＡＳＬが゛Ｈ゜になり／ＣＡＳＨは゛Ｌ゜になるので
、双方向性パスバツファ２は／ＣＡＳＬによってイネー
ブル端子Ｇが゛Ｈ゜になるため遮断状態になる。 一方
、／ＣＡＳＨが゛Ｌ゜になるとＮＡＮＤゲート５の出力
が゛Ｌ゜になるので、双方向性パスバツファ３はイネー
ブル端子Ｇが゛Ｌ゜になるためデータ伝送可能状態にな
る。
したがって，アドレスが本ｓｏｏｏｏ〜ＩＦＦＦＦＦ番
地ではＣＰＵのデータバスＤｏ〜１５が第２グループの
ＲＡＭのデータバスＲＤ１６〜３１のみに接続された状
態に切り換わり、１６ｂｉｔＣＰＵは第２グループのＲ
ＡＭＩ，３，５，７，９，１１，１３．１５をアドレス
に応じてアクセスすることができる。
地ではＣＰＵのデータバスＤｏ〜１５が第２グループの
ＲＡＭのデータバスＲＤ１６〜３１のみに接続された状
態に切り換わり、１６ｂｉｔＣＰＵは第２グループのＲ
ＡＭＩ，３，５，７，９，１１，１３．１５をアドレス
に応じてアクセスすることができる。
次に、処理装置として３２ｂｉｔＣＰＵ（図示せず）が
メモリ１をアクセスする場合について説明すると、ＣＰ
ＵのデータバスＤＯ−１５とＤ１６〜３１を双方向性パ
スバツファ２．３の各データ入出力端子ＡのバスＤＯ〜
１５と第２グループのＲＡＭのデータバスＲＤ１６〜３
１にそれぞれ接続する。
メモリ１をアクセスする場合について説明すると、ＣＰ
ＵのデータバスＤＯ−１５とＤ１６〜３１を双方向性パ
スバツファ２．３の各データ入出力端子ＡのバスＤＯ〜
１５と第２グループのＲＡＭのデータバスＲＤ１６〜３
１にそれぞれ接続する。
この時ＰＬＡ４に入力する信号／３２ＢＩＴは゛Ｌ゜で
あるからＰＬＡ４から出力される信号／１６ＢＩＴは゛
Ｈ ”になり、ＮＡＮＤゲート５の一方の入力が゛Ｈ゜
になるため、もう一方の入力の如何にかかわらずその出
力は゛Ｈ゜になり、双方向性パスバツファ３のイネーブ
ル端子Ｇを常に゛Ｈ゜にしてそれを遮断状態にする。
あるからＰＬＡ４から出力される信号／１６ＢＩＴは゛
Ｈ ”になり、ＮＡＮＤゲート５の一方の入力が゛Ｈ゜
になるため、もう一方の入力の如何にかかわらずその出
力は゛Ｈ゜になり、双方向性パスバツファ３のイネーブ
ル端子Ｇを常に゛Ｈ゜にしてそれを遮断状態にする。
したがって、３２ｂｊｔＣＰＵのデータバスＤｏ〜１５
は常に第１グループのＲＡＭのデータバスＲＤＯ〜１５
に、Ｄ１６〜３１は第２グループのＲＡＭのデータバス
ＲＤ１６〜３１にそれぞれ並列に接続された状態になり
、３２ｂｉｔＣＰＵはメモリ１を構或する第１グループ
のＲＡＭと第２グループのＲＡＭをアドレスに応じて１
個ずつ同時にアクセスして、所要のデータを読み出した
り、指定されたアドレスにデータを書き込んだりするこ
とができる。
は常に第１グループのＲＡＭのデータバスＲＤＯ〜１５
に、Ｄ１６〜３１は第２グループのＲＡＭのデータバス
ＲＤ１６〜３１にそれぞれ並列に接続された状態になり
、３２ｂｉｔＣＰＵはメモリ１を構或する第１グループ
のＲＡＭと第２グループのＲＡＭをアドレスに応じて１
個ずつ同時にアクセスして、所要のデータを読み出した
り、指定されたアドレスにデータを書き込んだりするこ
とができる。
すなわち、全てのＲＡＭＯ〜１５を２個ずつ並列にアク
セスすることができ、これをメモリマップにすると第３
図に示すようになる。
セスすることができ、これをメモリマップにすると第３
図に示すようになる。
このように、この実施例によれば１６ｂｉｔＣＰＵと３
２ｂｉｔＣＰＵで同じメモリを無駄なく全てアクセスす
ることができ、ビット数の異なるＣＰＵを使用する際に
ＲＡＭを付け換えたり、そのための余分なスペースを確
保してソケツ１・を設けるか、使用するメモリ量以上の
ＲＡＭを予め取り付けておく必要がなくなる。
２ｂｉｔＣＰＵで同じメモリを無駄なく全てアクセスす
ることができ、ビット数の異なるＣＰＵを使用する際に
ＲＡＭを付け換えたり、そのための余分なスペースを確
保してソケツ１・を設けるか、使用するメモリ量以上の
ＲＡＭを予め取り付けておく必要がなくなる。
そのため、メモリ装置の省スペース化゜及びオプション
取り付け時の効率化とコストパホーマンスの向上を図る
ことができる。
取り付け時の効率化とコストパホーマンスの向上を図る
ことができる。
同様に、この発明のメモリアクセス方式を適用すること
により、１６ｂｉｔＣＰＵと８ｂｉｔＣＰＵ、３２ｂｉ
ｔＣＰＵと１６ｂｉｔＣＰＵと８ｂｉｔＣＰＵ等のビッ
ト数の異なる各種のＣＰＵによって、メモリを構或する
各メモリユニット（ＲＡＭ）を全て有効にアクセスでき
るようにすることも可能である。
により、１６ｂｉｔＣＰＵと８ｂｉｔＣＰＵ、３２ｂｉ
ｔＣＰＵと１６ｂｉｔＣＰＵと８ｂｉｔＣＰＵ等のビッ
ト数の異なる各種のＣＰＵによって、メモリを構或する
各メモリユニット（ＲＡＭ）を全て有効にアクセスでき
るようにすることも可能である。
以上説明したように、この発明のメモリアクセス方式に
よれば、処理装置（ＣＰＵ）のビット数が変わっても常
にメモリを構或する同じメモリユニット（ＲＡＭ）を全
てアクセスできるので、余分なスペース及びソケットあ
るいは余分なメモリユニットを設ける必要がなくなり、
省スペース化及びオプション取り付け時の効率化とコス
トパホーマンスの向上を図ることができる。
よれば、処理装置（ＣＰＵ）のビット数が変わっても常
にメモリを構或する同じメモリユニット（ＲＡＭ）を全
てアクセスできるので、余分なスペース及びソケットあ
るいは余分なメモリユニットを設ける必要がなくなり、
省スペース化及びオプション取り付け時の効率化とコス
トパホーマンスの向上を図ることができる。
第１図はこの発明によるメモリアクセス方式を実施する
ためのメモリアクセス装置の一例を示すブロック回路図
， 第２図は同しくそのベースポードへのオプションボード
の装着を検知する手段の一例を示す説明図、 第３図は第１図の実施例によるメモリマップの説明図、 第４図は従来のメモリアクセス方式を適用するメモリア
クセス装置の一例を示すブロック回路図、 第５図は同じくそのメモリマップの説明図である。 １・・・メモリ ２，３・・・双方向性パスバッファ
４・・・プログラマブル・ロジック・アレイ（ＰＬＡ．
）５・・・ＮＡＮＤゲート ６・・・ベースポード７
・・・オプションボード ＲＡＭＯ〜１５・・・メモリユニット
ためのメモリアクセス装置の一例を示すブロック回路図
， 第２図は同しくそのベースポードへのオプションボード
の装着を検知する手段の一例を示す説明図、 第３図は第１図の実施例によるメモリマップの説明図、 第４図は従来のメモリアクセス方式を適用するメモリア
クセス装置の一例を示すブロック回路図、 第５図は同じくそのメモリマップの説明図である。 １・・・メモリ ２，３・・・双方向性パスバッファ
４・・・プログラマブル・ロジック・アレイ（ＰＬＡ．
）５・・・ＮＡＮＤゲート ６・・・ベースポード７
・・・オプションボード ＲＡＭＯ〜１５・・・メモリユニット
Claims (1)
- 【特許請求の範囲】 １ 複数のメモリユニットからなるメモリを異なるビッ
ト数の処理装置によつて選択的にアクセスするメモリア
クセス方式において、 複数のメモリユニットを同数ずつに分けてそれぞれ別の
データバスに接続すると共に、アクセスする処理装置の
ビット数に応じて該処理装置のデータバスに前記メモリ
ユニットを接続した各データバスを並列に接続するかあ
るいはアドレス範囲に応じて切り換えて接続するデータ
バス接続制御を行なうことを特徴とするメモリアクセス
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16033889A JPH0325551A (ja) | 1989-06-22 | 1989-06-22 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16033889A JPH0325551A (ja) | 1989-06-22 | 1989-06-22 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0325551A true JPH0325551A (ja) | 1991-02-04 |
Family
ID=15712820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16033889A Pending JPH0325551A (ja) | 1989-06-22 | 1989-06-22 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0325551A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7718590B2 (en) | 2005-02-25 | 2010-05-18 | Ekc Technology, Inc. | Method to remove resist, etch residue, and copper oxide from substrates having copper and low-k dielectric material |
| US8883662B2 (en) | 2007-03-30 | 2014-11-11 | Kuraray Co., Ltd. | Leather-like sheet bearing grain finish and process for producing the same |
-
1989
- 1989-06-22 JP JP16033889A patent/JPH0325551A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7718590B2 (en) | 2005-02-25 | 2010-05-18 | Ekc Technology, Inc. | Method to remove resist, etch residue, and copper oxide from substrates having copper and low-k dielectric material |
| US8883662B2 (en) | 2007-03-30 | 2014-11-11 | Kuraray Co., Ltd. | Leather-like sheet bearing grain finish and process for producing the same |
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