JPH0325551A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
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- JPH0325551A JPH0325551A JP16033889A JP16033889A JPH0325551A JP H0325551 A JPH0325551 A JP H0325551A JP 16033889 A JP16033889 A JP 16033889A JP 16033889 A JP16033889 A JP 16033889A JP H0325551 A JPH0325551 A JP H0325551A
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- memory
- bits
- ram
- data
- cpu
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Links
- 238000000034 method Methods 0.000 claims description 13
- 230000002457 bidirectional effect Effects 0.000 abstract description 14
- 239000000872 buffer Substances 0.000 abstract description 14
- 102100021579 Enhancer of filamentation 1 Human genes 0.000 description 6
- 101100494761 Homo sapiens NEDD9 gene Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- UFULAYFCSOUIOV-UHFFFAOYSA-N cysteamine Chemical compound NCCS UFULAYFCSOUIOV-UHFFFAOYSA-N 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数のメモリユニットからなるメモリを異
なるビット数の処理装置によって選択的にアクセスする
メモリアクセス方式に関する。
なるビット数の処理装置によって選択的にアクセスする
メモリアクセス方式に関する。
パーソナルコンピュータやワードプロセッサ等の各種デ
ータ処理装置において、異なるビット数(16bitと
32bit等)の処理装置を2つ以上使用することがで
き、そのうちの任意の1つによって選択的に複数のRA
MあるいはRAMモジュール等のメモリユニットからな
るメモリをアクセスできるようにしたものがある。
ータ処理装置において、異なるビット数(16bitと
32bit等)の処理装置を2つ以上使用することがで
き、そのうちの任意の1つによって選択的に複数のRA
MあるいはRAMモジュール等のメモリユニットからな
るメモリをアクセスできるようにしたものがある。
その場合の従来のメモリアクセス方式の例を第4図によ
って簡単に説明すると、メモリ10を構威する複数のメ
モリユニットであるRAMO〜RAM23を処理装置で
あるCPUのデータバスDo〜15に接続するRAMO
〜15とD16〜31に接続するRAM16〜23とに
分け、16bitCPUはRAMO〜15をアクセスし
、32bitCPUはRAMO〜7とRAM16〜23
をアクセスするようにしていた。
って簡単に説明すると、メモリ10を構威する複数のメ
モリユニットであるRAMO〜RAM23を処理装置で
あるCPUのデータバスDo〜15に接続するRAMO
〜15とD16〜31に接続するRAM16〜23とに
分け、16bitCPUはRAMO〜15をアクセスし
、32bitCPUはRAMO〜7とRAM16〜23
をアクセスするようにしていた。
このメモリ10の各RAMは、それぞれ例えば256K
X4bit構戊のダイナミックラム(DRAM)4個か
らなっている。
X4bit構戊のダイナミックラム(DRAM)4個か
らなっている。
また、11はマルチプレクサを内蔵したプログラマブル
・ロジック・アレイ(以下rpLAJと略称する)であ
り、図示しないCPUのアドレスバスからのアドレスA
1〜22と、コントロールバスからのCPUのビット数
が32bitか否かを示す信号/32BIT(デイップ
スイッチによるか、32bitのCPUの装着によって
自動的に゛L゛になる),行アドレス・ストローブ信号
/RAS,マルチプレクス信号/ M U X ,及び
リフレッシュ信号/RFSHを入力して、メモリのアド
レスバスヘRAMアドレスRAO〜8を、コントロール
バスヘ行アドレス・ストローブ信号/RASO〜15を
出力する。
・ロジック・アレイ(以下rpLAJと略称する)であ
り、図示しないCPUのアドレスバスからのアドレスA
1〜22と、コントロールバスからのCPUのビット数
が32bitか否かを示す信号/32BIT(デイップ
スイッチによるか、32bitのCPUの装着によって
自動的に゛L゛になる),行アドレス・ストローブ信号
/RAS,マルチプレクス信号/ M U X ,及び
リフレッシュ信号/RFSHを入力して、メモリのアド
レスバスヘRAMアドレスRAO〜8を、コントロール
バスヘ行アドレス・ストローブ信号/RASO〜15を
出力する。
さらに、列アドレス・ストローブ信号/CASが直接各
RAMO〜23の/CAS端子に入力される。
RAMO〜23の/CAS端子に入力される。
なお、この明細書及び図面中においては、英数文字によ
る信号名(例えばRAS,CAS等〉の前に「/」を付
して負論理すなわちローアクティブの信号を表わしてい
る。
る信号名(例えばRAS,CAS等〉の前に「/」を付
して負論理すなわちローアクティブの信号を表わしてい
る。
このような従来のメモリアクセス方式によれば,16b
itのCPUによってアクセスする時はRAMO−15
を使用し、RAM16〜23は使用しない。また、32
bitのCPUによってアクセスする時はRAMO〜7
及びRAM16〜23を使用し、RAM8〜15は使用
しない.この場合のメモリマップを第5図に示す。
itのCPUによってアクセスする時はRAMO−15
を使用し、RAM16〜23は使用しない。また、32
bitのCPUによってアクセスする時はRAMO〜7
及びRAM16〜23を使用し、RAM8〜15は使用
しない.この場合のメモリマップを第5図に示す。
したがって、各RAMをソケットを使用して基板に着脱
可能に装着している場合には、例えば16bitCPU
のベースポードに32bitCPUのオプションボード
を取り付ける際には、RAM8〜15をRAM16〜2
3の位置に付け換える必要があった. そのため、RAMを付け換える手間がかかるばかりか,
いずれのCPUでも8Mbyte(第4図のRAM16
ブロック分)しか使用しないにもかかわらず、その1.
5倍のスペースが必要になっていた。
可能に装着している場合には、例えば16bitCPU
のベースポードに32bitCPUのオプションボード
を取り付ける際には、RAM8〜15をRAM16〜2
3の位置に付け換える必要があった. そのため、RAMを付け換える手間がかかるばかりか,
いずれのCPUでも8Mbyte(第4図のRAM16
ブロック分)しか使用しないにもかかわらず、その1.
5倍のスペースが必要になっていた。
また、各RAMがソケットを使用せずに基板に直付けさ
れている場合には、RAMを付け換えることは非現実的
であるから、必要量の1.5 倍のRAMを最初から取
り付けておかねばならならず、コストパホーマンスが極
めて悪くなるという問題があった。
れている場合には、RAMを付け換えることは非現実的
であるから、必要量の1.5 倍のRAMを最初から取
り付けておかねばならならず、コストパホーマンスが極
めて悪くなるという問題があった。
この発明は上記の点に鑑みてなされたものであり、CP
Uのビット数が変わっても常に同じメモリユニット(R
AM)をアクセスできるようにして、省スペース化及び
オプション取り付け時の効率化を図り、あるいは余分な
メモリユニットを取り付けておかなくて済むようにして
、コストパホーマンスの向上を図ることを目的とする。
Uのビット数が変わっても常に同じメモリユニット(R
AM)をアクセスできるようにして、省スペース化及び
オプション取り付け時の効率化を図り、あるいは余分な
メモリユニットを取り付けておかなくて済むようにして
、コストパホーマンスの向上を図ることを目的とする。
この発明は上記の目的を遠或するため、複数のメモリユ
ニットからなるメモリを異なるビット数の処理装置によ
って選択的にアクセスするメモリアクセス方式において
、複数のメモリユニットを同数ずつに分けてそれぞれ別
のデータバスに接続すると共に、アクセスする処理装置
のビット数に応じて該処理装置のデータバスに上記メモ
リュニットを接続した各データバスを並列に接続するか
あるいはアドレス範囲に応じて切り換えて接続するデー
タバス接続制御を行なうようにしたものである。
ニットからなるメモリを異なるビット数の処理装置によ
って選択的にアクセスするメモリアクセス方式において
、複数のメモリユニットを同数ずつに分けてそれぞれ別
のデータバスに接続すると共に、アクセスする処理装置
のビット数に応じて該処理装置のデータバスに上記メモ
リュニットを接続した各データバスを並列に接続するか
あるいはアドレス範囲に応じて切り換えて接続するデー
タバス接続制御を行なうようにしたものである。
この発明によるメモリアクセス方式によれば、ビット数
の多い処理装置(例えば32bitCPU)がメモリを
アクセスする時には、メモリの各メモリユニットを同数
ずつ接続した各データバスを全て並列に処理装置のデー
タバスに接続することにより、全てのメモリユニットを
複数個ずつ並列にアクセスすることができる。
の多い処理装置(例えば32bitCPU)がメモリを
アクセスする時には、メモリの各メモリユニットを同数
ずつ接続した各データバスを全て並列に処理装置のデー
タバスに接続することにより、全てのメモリユニットを
複数個ずつ並列にアクセスすることができる。
また、ビット数が少ない処理装置(例えば16b it
C P ’U )がメモリをアクセスする時には、上記
メモリ側の各データバスをアドレス範囲に応じて切り換
えて処理装置側のデータバスを接続するようにすれば,
やはり全てのメモリユニットをアクセスすることができ
る。
C P ’U )がメモリをアクセスする時には、上記
メモリ側の各データバスをアドレス範囲に応じて切り換
えて処理装置側のデータバスを接続するようにすれば,
やはり全てのメモリユニットをアクセスすることができ
る。
以下、この発明の実施例を図面によって具体的に説明す
る。
る。
第1図はこの発明によるメモリアクセス方式を実施する
ためのメモリアクセス装置の一例を示すブロック回路図
である。
ためのメモリアクセス装置の一例を示すブロック回路図
である。
この実施例において、メモリ1は16個のメモリユニッ
トであるRAMO〜15によって構成されており、それ
を8個ずつのクループに分けて、第1グループのRAM
0,2,4,6,8,10,12,14の各データ端子
Do〜15をそれぞれ第1のデータバスRDO〜15に
接続し、第2グループのRAMI,3,5,7,9.1
1,13,15の各データ端子Do〜15をそれぞれ第
2のデータバスRD16〜31に接続している。
トであるRAMO〜15によって構成されており、それ
を8個ずつのクループに分けて、第1グループのRAM
0,2,4,6,8,10,12,14の各データ端子
Do〜15をそれぞれ第1のデータバスRDO〜15に
接続し、第2グループのRAMI,3,5,7,9.1
1,13,15の各データ端子Do〜15をそれぞれ第
2のデータバスRD16〜31に接続している。
これらの第1のデータバスRDO〜15と第2のデータ
バスRD16〜31は、それぞれ双方向性バスバツファ
2又は3を介して、処理装置であるCPUのデータバス
pO〜l5に接続され、第2のデータバスRD16〜3
1は、直接32bitCPUのデータバスD16〜32
にも接続可能である. なお、このメモリ1の各RAMO〜15も、それぞれ例
えば256KX4bit構戊のダイナミックラム(DR
AM)4個からなっている。
バスRD16〜31は、それぞれ双方向性バスバツファ
2又は3を介して、処理装置であるCPUのデータバス
pO〜l5に接続され、第2のデータバスRD16〜3
1は、直接32bitCPUのデータバスD16〜32
にも接続可能である. なお、このメモリ1の各RAMO〜15も、それぞれ例
えば256KX4bit構戊のダイナミックラム(DR
AM)4個からなっている。
4は第4図で説明したPLA11と同様なマルチプレク
サを内蔵したPLAであり、図示しないCPUのアドレ
スバスからのアドレスA1〜22と、コントロールバス
からのCPUのビット数が32bitか否かを示す信号
/3 2B I T,基本タイミンク信号である行アド
レス・ストローブ信号/RASと列アドレス・ストロー
ブ信”./CAS,マルチプレクス信号/MUX,及び
リフレッシュ{a号/ R F S Hを入力する。
サを内蔵したPLAであり、図示しないCPUのアドレ
スバスからのアドレスA1〜22と、コントロールバス
からのCPUのビット数が32bitか否かを示す信号
/3 2B I T,基本タイミンク信号である行アド
レス・ストローブ信号/RASと列アドレス・ストロー
ブ信”./CAS,マルチプレクス信号/MUX,及び
リフレッシュ{a号/ R F S Hを入力する。
そして、メモリのアドレスバスを介して各RAMO〜1
5のアドレス端子AO〜8へRAMアドレスRAO〜8
を出力し、コントロールバスを介して各RAMの/RA
S端子八行アドレス・ス1一ローブ信号/RASO〜7
を出力する(第1,第2グループの対応する2個のRA
Mには同じ/RAsを与える)。
5のアドレス端子AO〜8へRAMアドレスRAO〜8
を出力し、コントロールバスを介して各RAMの/RA
S端子八行アドレス・ス1一ローブ信号/RASO〜7
を出力する(第1,第2グループの対応する2個のRA
Mには同じ/RAsを与える)。
さらに、CPUからのアドレスA1〜22のうちのA1
9が゜L゜の時に゛L゛になる信号/CASLと,A1
9が゛H゜の時に゛L゜になる信号/CASHを出力し
./CASLは第1グループのRAM0.2.4,6,
8,10,12,l4の各/CAS端子に、/ C A
S Hは第2グループのRAMI,3,5.7,9,
11,13.15の各/CAS端子にそれぞれ同時に入
力させると共に、/CASLは双方向性パスパツファ2
のイネーブル端子Gにも入力され、/CASI{は双方
向性パスバツファ3のイネーブル端子Gに出力端子が接
続されたNANDゲート5の一方の入力端子にも入力さ
れろ。
9が゜L゜の時に゛L゛になる信号/CASLと,A1
9が゛H゜の時に゛L゜になる信号/CASHを出力し
./CASLは第1グループのRAM0.2.4,6,
8,10,12,l4の各/CAS端子に、/ C A
S Hは第2グループのRAMI,3,5.7,9,
11,13.15の各/CAS端子にそれぞれ同時に入
力させると共に、/CASLは双方向性パスパツファ2
のイネーブル端子Gにも入力され、/CASI{は双方
向性パスバツファ3のイネーブル端子Gに出力端子が接
続されたNANDゲート5の一方の入力端子にも入力さ
れろ。
/32BITの信号は、このメモリをアクセスするCP
Uが16bitか32bitかを判別する信号であり,
このイa号/32BITが゛L゛の時はcpuが32b
itであり、゜H゛の時はCPUが16bitである。
Uが16bitか32bitかを判別する信号であり,
このイa号/32BITが゛L゛の時はcpuが32b
itであり、゜H゛の時はCPUが16bitである。
ベースポードのC P Uが16bitでオプションボ
ードのCPUが32bitの場合、第2図に示すような
回路によって、ベースポード6側の接地されたビン6a
及びプルアップされたピン61〕とオプションボード7
側の短11Bによって接続された2本のビン7a,7b
とが結合されることにより、信号/32BITが゛L゜
になることによって、それを判別することができる。
ードのCPUが32bitの場合、第2図に示すような
回路によって、ベースポード6側の接地されたビン6a
及びプルアップされたピン61〕とオプションボード7
側の短11Bによって接続された2本のビン7a,7b
とが結合されることにより、信号/32BITが゛L゜
になることによって、それを判別することができる。
なお、PLA4はこの/32BITが゛H″の時にCP
Uが16bitと判断して信ゆ/16BITを゛L゜に
し、それをNANDゲー1−5の他方の入力端子に入力
させる。
Uが16bitと判断して信ゆ/16BITを゛L゜に
し、それをNANDゲー1−5の他方の入力端子に入力
させる。
さらに、第4図では図示を省略したが、リード信号/R
OEとライト信号/RWE (いずれか一方が゜L゜に
なり、同時に両方が゛L゛になることはない)が各RA
MO〜15の/OE端子ど/WE端子に入力して各RA
Mにデータ読出しが書込みを指定し、リード信号/RO
Eは2個の双方向性パスバツファ2,3の方向指定端子
D I Rにも人力して、そのデータ伝送方向を切り換
える。
OEとライト信号/RWE (いずれか一方が゜L゜に
なり、同時に両方が゛L゛になることはない)が各RA
MO〜15の/OE端子ど/WE端子に入力して各RA
Mにデータ読出しが書込みを指定し、リード信号/RO
Eは2個の双方向性パスバツファ2,3の方向指定端子
D I Rにも人力して、そのデータ伝送方向を切り換
える。
ここで、この実施例によるメモリアクセス時の作用につ
いて説明する。
いて説明する。
先ず,処理装置として16bitCPU(図示せず)が
メモリ1をアクセスする場合について説明すると、16
bitCPUのデータバスDO〜15を双方向性パスバ
ツファ2,3の各データ入出力端子AのデータバスDO
〜l5に接続し、メモリ1の第2グループのRAMのデ
ータバスRD16〜31には何も接続しない。
メモリ1をアクセスする場合について説明すると、16
bitCPUのデータバスDO〜15を双方向性パスバ
ツファ2,3の各データ入出力端子AのデータバスDO
〜l5に接続し、メモリ1の第2グループのRAMのデ
ータバスRD16〜31には何も接続しない。
この時PLA4に入力する信号/32BITは゛FFで
あるから、PLA4から出力される信号/16BITが
゛L゜になり、それがNANDゲート5の一方の入力を
アクティブにする.CPUからのアドレスA1〜22の
うちA19が゛L゜の間はPLA4から出力される/C
ASLが゜L゜で/CASHは゛H゛であるので、双方
向性パスバツファ2は/CASLによってイネーブル端
子Gが゛L゜になるためデータ伝送可能状態になる。
一方、/CA−SHが゛H゜のためにNANDゲート5
の出力が゛H゜になるので、双方向性パスバツファ3は
イネーブル端子Gが゜H゜になるため遮断状態になる。
あるから、PLA4から出力される信号/16BITが
゛L゜になり、それがNANDゲート5の一方の入力を
アクティブにする.CPUからのアドレスA1〜22の
うちA19が゛L゜の間はPLA4から出力される/C
ASLが゜L゜で/CASHは゛H゛であるので、双方
向性パスバツファ2は/CASLによってイネーブル端
子Gが゛L゜になるためデータ伝送可能状態になる。
一方、/CA−SHが゛H゜のためにNANDゲート5
の出力が゛H゜になるので、双方向性パスバツファ3は
イネーブル端子Gが゜H゜になるため遮断状態になる。
したがって、アドレスが*ooooo〜寧7FFFF番
地ではCPUのデータバスDo〜15が第1グループの
RAMのデータバスRDO〜15のみに接続された状態
になり、16bitCPUは第1グループのRAM0,
2,4,6,8,10,12,14をアドレスに応じて
アクセスして、所要のデータを読み出したり、指定され
たアドレスにデータを書き込んだりすることができる。
地ではCPUのデータバスDo〜15が第1グループの
RAMのデータバスRDO〜15のみに接続された状態
になり、16bitCPUは第1グループのRAM0,
2,4,6,8,10,12,14をアドレスに応じて
アクセスして、所要のデータを読み出したり、指定され
たアドレスにデータを書き込んだりすることができる。
CPUからのアドレス中のA19が゛H゜の時には、/
CASLが゛H゜になり/CASHは゛L゜になるので
、双方向性パスバツファ2は/CASLによってイネー
ブル端子Gが゛H゜になるため遮断状態になる。 一方
、/CASHが゛L゜になるとNANDゲート5の出力
が゛L゜になるので、双方向性パスバツファ3はイネー
ブル端子Gが゛L゜になるためデータ伝送可能状態にな
る。
CASLが゛H゜になり/CASHは゛L゜になるので
、双方向性パスバツファ2は/CASLによってイネー
ブル端子Gが゛H゜になるため遮断状態になる。 一方
、/CASHが゛L゜になるとNANDゲート5の出力
が゛L゜になるので、双方向性パスバツファ3はイネー
ブル端子Gが゛L゜になるためデータ伝送可能状態にな
る。
したがって,アドレスが本soooo〜IFFFFF番
地ではCPUのデータバスDo〜15が第2グループの
RAMのデータバスRD16〜31のみに接続された状
態に切り換わり、16bitCPUは第2グループのR
AMI,3,5,7,9,11,13.15をアドレス
に応じてアクセスすることができる。
地ではCPUのデータバスDo〜15が第2グループの
RAMのデータバスRD16〜31のみに接続された状
態に切り換わり、16bitCPUは第2グループのR
AMI,3,5,7,9,11,13.15をアドレス
に応じてアクセスすることができる。
次に、処理装置として32bitCPU(図示せず)が
メモリ1をアクセスする場合について説明すると、CP
UのデータバスDO−15とD16〜31を双方向性パ
スバツファ2.3の各データ入出力端子AのバスDO〜
15と第2グループのRAMのデータバスRD16〜3
1にそれぞれ接続する。
メモリ1をアクセスする場合について説明すると、CP
UのデータバスDO−15とD16〜31を双方向性パ
スバツファ2.3の各データ入出力端子AのバスDO〜
15と第2グループのRAMのデータバスRD16〜3
1にそれぞれ接続する。
この時PLA4に入力する信号/32BITは゛L゜で
あるからPLA4から出力される信号/16BITは゛
H ”になり、NANDゲート5の一方の入力が゛H゜
になるため、もう一方の入力の如何にかかわらずその出
力は゛H゜になり、双方向性パスバツファ3のイネーブ
ル端子Gを常に゛H゜にしてそれを遮断状態にする。
あるからPLA4から出力される信号/16BITは゛
H ”になり、NANDゲート5の一方の入力が゛H゜
になるため、もう一方の入力の如何にかかわらずその出
力は゛H゜になり、双方向性パスバツファ3のイネーブ
ル端子Gを常に゛H゜にしてそれを遮断状態にする。
したがって、32bjtCPUのデータバスDo〜15
は常に第1グループのRAMのデータバスRDO〜15
に、D16〜31は第2グループのRAMのデータバス
RD16〜31にそれぞれ並列に接続された状態になり
、32bitCPUはメモリ1を構或する第1グループ
のRAMと第2グループのRAMをアドレスに応じて1
個ずつ同時にアクセスして、所要のデータを読み出した
り、指定されたアドレスにデータを書き込んだりするこ
とができる。
は常に第1グループのRAMのデータバスRDO〜15
に、D16〜31は第2グループのRAMのデータバス
RD16〜31にそれぞれ並列に接続された状態になり
、32bitCPUはメモリ1を構或する第1グループ
のRAMと第2グループのRAMをアドレスに応じて1
個ずつ同時にアクセスして、所要のデータを読み出した
り、指定されたアドレスにデータを書き込んだりするこ
とができる。
すなわち、全てのRAMO〜15を2個ずつ並列にアク
セスすることができ、これをメモリマップにすると第3
図に示すようになる。
セスすることができ、これをメモリマップにすると第3
図に示すようになる。
このように、この実施例によれば16bitCPUと3
2bitCPUで同じメモリを無駄なく全てアクセスす
ることができ、ビット数の異なるCPUを使用する際に
RAMを付け換えたり、そのための余分なスペースを確
保してソケツ1・を設けるか、使用するメモリ量以上の
RAMを予め取り付けておく必要がなくなる。
2bitCPUで同じメモリを無駄なく全てアクセスす
ることができ、ビット数の異なるCPUを使用する際に
RAMを付け換えたり、そのための余分なスペースを確
保してソケツ1・を設けるか、使用するメモリ量以上の
RAMを予め取り付けておく必要がなくなる。
そのため、メモリ装置の省スペース化゜及びオプション
取り付け時の効率化とコストパホーマンスの向上を図る
ことができる。
取り付け時の効率化とコストパホーマンスの向上を図る
ことができる。
同様に、この発明のメモリアクセス方式を適用すること
により、16bitCPUと8bitCPU、32bi
tCPUと16bitCPUと8bitCPU等のビッ
ト数の異なる各種のCPUによって、メモリを構或する
各メモリユニット(RAM)を全て有効にアクセスでき
るようにすることも可能である。
により、16bitCPUと8bitCPU、32bi
tCPUと16bitCPUと8bitCPU等のビッ
ト数の異なる各種のCPUによって、メモリを構或する
各メモリユニット(RAM)を全て有効にアクセスでき
るようにすることも可能である。
以上説明したように、この発明のメモリアクセス方式に
よれば、処理装置(CPU)のビット数が変わっても常
にメモリを構或する同じメモリユニット(RAM)を全
てアクセスできるので、余分なスペース及びソケットあ
るいは余分なメモリユニットを設ける必要がなくなり、
省スペース化及びオプション取り付け時の効率化とコス
トパホーマンスの向上を図ることができる。
よれば、処理装置(CPU)のビット数が変わっても常
にメモリを構或する同じメモリユニット(RAM)を全
てアクセスできるので、余分なスペース及びソケットあ
るいは余分なメモリユニットを設ける必要がなくなり、
省スペース化及びオプション取り付け時の効率化とコス
トパホーマンスの向上を図ることができる。
第1図はこの発明によるメモリアクセス方式を実施する
ためのメモリアクセス装置の一例を示すブロック回路図
, 第2図は同しくそのベースポードへのオプションボード
の装着を検知する手段の一例を示す説明図、 第3図は第1図の実施例によるメモリマップの説明図、 第4図は従来のメモリアクセス方式を適用するメモリア
クセス装置の一例を示すブロック回路図、 第5図は同じくそのメモリマップの説明図である。 1・・・メモリ 2,3・・・双方向性パスバッファ
4・・・プログラマブル・ロジック・アレイ(PLA.
)5・・・NANDゲート 6・・・ベースポード7
・・・オプションボード RAMO〜15・・・メモリユニット
ためのメモリアクセス装置の一例を示すブロック回路図
, 第2図は同しくそのベースポードへのオプションボード
の装着を検知する手段の一例を示す説明図、 第3図は第1図の実施例によるメモリマップの説明図、 第4図は従来のメモリアクセス方式を適用するメモリア
クセス装置の一例を示すブロック回路図、 第5図は同じくそのメモリマップの説明図である。 1・・・メモリ 2,3・・・双方向性パスバッファ
4・・・プログラマブル・ロジック・アレイ(PLA.
)5・・・NANDゲート 6・・・ベースポード7
・・・オプションボード RAMO〜15・・・メモリユニット
Claims (1)
- 【特許請求の範囲】 1 複数のメモリユニットからなるメモリを異なるビッ
ト数の処理装置によつて選択的にアクセスするメモリア
クセス方式において、 複数のメモリユニットを同数ずつに分けてそれぞれ別の
データバスに接続すると共に、アクセスする処理装置の
ビット数に応じて該処理装置のデータバスに前記メモリ
ユニットを接続した各データバスを並列に接続するかあ
るいはアドレス範囲に応じて切り換えて接続するデータ
バス接続制御を行なうことを特徴とするメモリアクセス
方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16033889A JPH0325551A (ja) | 1989-06-22 | 1989-06-22 | メモリアクセス方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16033889A JPH0325551A (ja) | 1989-06-22 | 1989-06-22 | メモリアクセス方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0325551A true JPH0325551A (ja) | 1991-02-04 |
Family
ID=15712820
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16033889A Pending JPH0325551A (ja) | 1989-06-22 | 1989-06-22 | メモリアクセス方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0325551A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7718590B2 (en) | 2005-02-25 | 2010-05-18 | Ekc Technology, Inc. | Method to remove resist, etch residue, and copper oxide from substrates having copper and low-k dielectric material |
US8883662B2 (en) | 2007-03-30 | 2014-11-11 | Kuraray Co., Ltd. | Leather-like sheet bearing grain finish and process for producing the same |
-
1989
- 1989-06-22 JP JP16033889A patent/JPH0325551A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7718590B2 (en) | 2005-02-25 | 2010-05-18 | Ekc Technology, Inc. | Method to remove resist, etch residue, and copper oxide from substrates having copper and low-k dielectric material |
US8883662B2 (en) | 2007-03-30 | 2014-11-11 | Kuraray Co., Ltd. | Leather-like sheet bearing grain finish and process for producing the same |
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