JPH03253072A - Semiconductor device - Google Patents
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Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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- Non-Volatile Memory (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置に関し、特に電気的に書込み・消
去可能な不揮発性メモリの記憶素子構造に利用して有効
な技術に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly to a technique that is effective for use in a storage element structure of an electrically programmable and erasable nonvolatile memory.
［従来の技術］
電気的に書込み・消去可能な不揮発性メモリ（ＥＥＰＲ
ＯＭ）については既に公知であり、例えばＩ Ｅ ＤＭ
８２ 、 ｐｐ、７３３−７３６．１９８２．に記載
されているが、Ｐ型車結晶シリコン基板を用いた場合の
公知の構造について第４図に基づいて説明する。[Prior art] Electrically programmable and erasable nonvolatile memory (EEPR)
OM) is already known, for example IE DM
82, pp. 733-736.1982. A known structure using a P-type wheel crystal silicon substrate will be described with reference to FIG. 4.
同図には、選択用ＭＯ８ＦＥＴおよびＭＮＯＳ（Ｍｅｔ
ａｌ Ｎ１ｔｒｉｄｅ ０ｘｉｄｅ Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ）構造の記憶素子とからなる公知のＥ
ＥＰＲＯＭの一般的な記憶素子部の回路構成とその断面
構造が示されている。In the same figure, MO8FET for selection and MNOS (Met
al N1tride Oxide Sem1c
A well-known E
The circuit configuration and cross-sectional structure of a typical memory element portion of an EPROM are shown.
Ｐ型車結晶シリコン基板１の表面一部分に選択用Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ ｓのソース・ドレイン領域となる
Ｎ型半導体領域１５ａ、１５ｂが形成され、その隣には
記憶素子Ｑｍのソース領域となるＮ型半導体領域１５ｃ
が形成され、Ｎ型半導体領域１５ｂは選択用ＭＯ３ＦＥ
ＴＱｓのソースと記憶素子Ｑｍのドレインを兼ねｔいる
。Ｎ型半導体領域１５ａと１５ｂとの間のＰ型車結晶シ
リコン基板ｌの表面上には、酸化シリコン膜からなるゲ
ート絶縁膜１７ａを介してポリシリコンからなるゲート
電極１８が形成されている。また、Ｎ型半導体領域１５
ｂと１５ｃとの間のＰ型車結晶シリコン基板１の表面上
には、ゲート絶縁膜１７ｂ、窒化シリコン膜１７ｃ、ゲ
ート電極１９が形成されている。この記憶素子部のゲー
ト絶縁膜１７ｂとしての酸化シリコン膜は他の部分より
も薄く形成されており、ゲート電極１９に高電圧を印加
し、トンネル効果によりゲート絶縁膜１７ｂと窒化シリ
コン膜１７ｃとの界面近傍のトラップに電子を注入する
ことにより書込みが行われる。一方、消去は、書込みと
逆の電界を印加し、トラップに正孔を注入することによ
り行う。Selective MO on a part of the surface of the P-type wheel crystal silicon substrate 1
N-type semiconductor regions 15a and 15b are formed to become the source and drain regions of S F E T Q s, and next to them, an N-type semiconductor region 15c is formed to become the source region of the memory element Qm.
is formed, and the N-type semiconductor region 15b is MO3FE for selection.
It also serves as the source of TQs and the drain of memory element Qm. A gate electrode 18 made of polysilicon is formed on the surface of the P-type wheel crystal silicon substrate l between the N-type semiconductor regions 15a and 15b with a gate insulating film 17a made of a silicon oxide film interposed therebetween. In addition, the N-type semiconductor region 15
A gate insulating film 17b, a silicon nitride film 17c, and a gate electrode 19 are formed on the surface of the P-type wheel crystal silicon substrate 1 between b and 15c. The silicon oxide film as the gate insulating film 17b in this memory element part is formed thinner than other parts, and when a high voltage is applied to the gate electrode 19, the gate insulating film 17b and the silicon nitride film 17c are connected by tunneling effect. Writing is performed by injecting electrons into traps near the interface. On the other hand, erasing is performed by applying an electric field opposite to that of writing and injecting holes into the traps.
［発明が解決しようとする課題］
上述した構造のＥＥＰＲＯＭでは、選択ゲートであるゲ
ート電極１８と書込み・消去用のゲートを極１９によっ
て１メモリセルが形成されている。[Problems to be Solved by the Invention] In the EEPROM having the above-described structure, one memory cell is formed by the gate electrode 18 which is a selection gate and the pole 19 which is a write/erase gate.
従って、ｌメモリセルにつき２トランジスタ必要となる
ので、高集積化の妨げとなる、という問題があった。Therefore, two transistors are required for each memory cell, which poses a problem of hindering high integration.
本発明は係る点に鑑みなされたもので、その主たる目的
は、高集積化に有効なＥ Ｅ Ｐ ＲＯＭ用の不揮発性
記憶素子の構造を提供することにある。The present invention has been made in view of the above points, and its main purpose is to provide a structure of a nonvolatile memory element for EEPROM that is effective for high integration.
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。[Means for Solving the Problems] Representative inventions disclosed in this application will be summarized as follows.
即ち、Ｓ ＯＩ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
５ｕｌａｔｏｒ）構造を利用し単結晶シリコン基板上に
、少なくとも１層の絶縁膜を形成し、その絶縁膜上に単
結晶シリコン層を形成し、この単結晶シリコン層の表面
にＭＯＳＦＥＴを形成する。That is, S OI (Silicon on In
At least one insulating film is formed on a single-crystal silicon substrate using a 5ulator structure, a single-crystal silicon layer is formed on the insulating film, and a MOSFET is formed on the surface of this single-crystal silicon layer.
［作用］
このような構造の素子では、上記ＭＯ３ＦＥＴのソース
・ドレイン間及びゲート・基板間に高電圧を印加し、基
板電流を流して衝突電離によって発生した正孔を前記絶
縁膜に存在するトラップに捕獲させる。すると、捕獲さ
れたキャリヤの基板効果によりＭＯＳ Ｆ ＥＴのしき
い電圧が変位する。[Function] In an element having such a structure, a high voltage is applied between the source and drain and between the gate and the substrate of the MO3FET, and a substrate current is passed to trap holes generated by impact ionization in the insulating film. to be captured. Then, the threshold voltage of the MOS FET changes due to the substrate effect of the captured carriers.
従って、選択レベルを２つのしきい電圧の中間に設定す
ることで読出しを行うことができるため、１トランジス
タで選択用ＭＯＳ Ｆ ＥＴと記憶素子を兼用させるこ
とができ、従来書込み・消去用のトランジスタと対をな
していた選択用ＭＯ８ＦＥＴが不要となり、ＥＥＰＲＯ
Ｍの高集積化を達成し得る。Therefore, reading can be performed by setting the selection level between the two threshold voltages, so one transistor can serve both as a selection MOS FET and a storage element, which is different from the conventional writing/erasing transistor. The selection MO8FET that was paired with the EEPRO is no longer required, and the EEPRO
High integration of M can be achieved.
［実施例コ 以下に、本発明のｌ実施例を図に基づいて説明する。[Example code] Embodiments of the present invention will be described below with reference to the drawings.
第１図は、本発明の半導体装置の原理図である。FIG. 1 is a diagram showing the principle of the semiconductor device of the present invention.
符号ｌはＰ型車結晶シリコン基板であり、その上に符号
２及び符号３の絶縁膜、例えば酸化シリコン膜及び窒化
シリコン膜が順次形成されている。Reference numeral 1 designates a P-type wheel crystal silicon substrate, on which insulating films 2 and 3, such as a silicon oxide film and a silicon nitride film, are sequentially formed.
符号４はＰ型車結晶シリコン層であり、窒化シリコン膜
３の上に形成されている。これによって、一種のＳＯＩ
構造が構成される。Reference numeral 4 denotes a P-type wheel crystal silicon layer, which is formed on the silicon nitride film 3. This provides a type of SOI
The structure is constructed.
Ｐ型車結晶シリコン層４の表面の一部にはＮ型半導体の
ドレイン領域５とＮ型半導体のソース領域６とが形成さ
れている。A drain region 5 of an N-type semiconductor and a source region 6 of an N-type semiconductor are formed in a part of the surface of the P-type wheel crystal silicon layer 4.
さらに、ドレイン領域５とソース領域６との間のＰ型車
結晶シリコン層４の表面上には、酸化シリコン膜からな
るゲート絶縁膜７を介してポリシリコンからなるゲート
電極８が形成されている。Further, a gate electrode 8 made of polysilicon is formed on the surface of the P-type crystal silicon layer 4 between the drain region 5 and the source region 6 with a gate insulating film 7 made of a silicon oxide film interposed therebetween. .
次に、本発明の半導体装置の動作について説明する。Next, the operation of the semiconductor device of the present invention will be explained.
Ｐ型車結晶シリコン基板１、ドレイン領域５、ソース領
域６、ゲート電極８に印加される電位をＶｓｕｂ、ＶＤ
、ＶＳ、Ｖｃとすると、次のような各電位条件を設定す
ることで、書込み、消去、読出しを行うことができる。The potentials applied to the P-type wheel crystal silicon substrate 1, the drain region 5, the source region 6, and the gate electrode 8 are Vsub and VD.
, VS, and Vc, writing, erasing, and reading can be performed by setting the following potential conditions.
（１）書込み時
Ｖｓｕｂ＜ＯＶ、ＯＶ＜ＶＧ＜ＶＤ、Ｖｓ＝ＯＶ例えば
、Ｖｓｕｂ＝−５Ｖ、ＶＤ＝：８Ｖ、ＶＧ＝３Ｖとすれ
ば、ドレイン領域５近傍の高電界領域において、衝突電
離により電子・正孔対が発生する。電子はドレイン領域
５方向に引かれ、一方正孔はＰ型車結晶シリコン層４へ
流れるが、その−部が負の基板電位、即ちＶｓｕｂ＝
−５Ｖに引かれて、窒化シリコン膜３に注入される。注
入された正孔は、Ｐ型車結晶シリコン層４との界面近傍
に存在するトラップに捕獲され、捕獲されたことにより
書込みが行われたことになる。(1) When writing Vsub<OV, OV<VG<VD, Vs=OVFor example, if Vsub=-5V, VD=:8V, and VG=3V, impact ionization occurs in the high electric field region near the drain region 5. Electron/hole pairs are generated. Electrons are drawn in the direction of the drain region 5, while holes flow into the P-type wheel crystal silicon layer 4, but the - part has a negative substrate potential, that is, Vsub=
It is pulled to -5V and is implanted into the silicon nitride film 3. The injected holes are captured by traps existing near the interface with the P-type wheel crystal silicon layer 4, and writing is performed by being captured.
また、正孔がトラップに捕獲されたことに伴い、所謂基
板効果によりしきい電圧が減少する。Further, as the holes are captured by the traps, the threshold voltage decreases due to the so-called substrate effect.
（２）書込み防止時 Ｖｓｕｂ（ＯＶ、ＶＤ＝ＯＶ、Ｖｓ＝ＯＶ。(2) When writing is prevented Vsub(OV, VD=OV, Vs=OV.
Ｖ Ｇ） ＯＶ
書込みを行わないセル、即ち非選択ビットのセルにおい
ては、Ｖ Ｄ ＝ ＯＶにすれば、ゲート電位ＶＧが正
電位であっても衝突電離は起こらない。V G) OV In cells to which writing is not performed, that is, non-selected bit cells, if V D = OV, impact ionization will not occur even if the gate potential VG is a positive potential.
従って、窒化シリコン膜３のトラップには正孔が捕獲さ
れず、書込みは行われない。Therefore, no holes are captured in the traps of the silicon nitride film 3, and writing is not performed.
（３）消去時 Ｖｓｕｂ＝ＯＶ、ＶＤ＜ＯＶ、Ｖｓ＝＝ＯＶ。(3) When erasing Vsub=OV, VD<OV, Vs==OV.
Ｖ ｃ、 ＝ ＯＶ
例えば、Ｖ Ｄ ＝ −５Ｖとすれば、電子がドレイン
領域５からＰ型車結晶シリコン基板１方向へ向かって流
れ、窒化シリコン膜３に注入される。この注入された電
子とトラップに捕獲されていた正孔とが再結合すること
により、トラップに捕獲されていた正孔が消滅して、消
去が行われたことになる。V c, = OV For example, if V D = −5 V, electrons flow from the drain region 5 toward the P-type wheel crystal silicon substrate 1 and are injected into the silicon nitride film 3 . The injected electrons and the holes captured in the traps recombine, and the holes captured in the traps disappear, resulting in erasure.
この場合、１本のビット線に接続されているすべてのメ
モリセルを同時に消去することができる。In this case, all memory cells connected to one bit line can be erased simultaneously.
（４）消去防止時 Ｖｓｕｂ＝ＯＶ、ＶＤ＝ＯＶ、ＶＳ＝ＯＶ。(4) When erasing is prevented Vsub=OV, VD=OV, VS=OV.
Ｖ Ｇ＝ ＯＶ
消去を行わないセル、即ち非選択ビットのセルにおいて
は、Ｖ Ｄ ＝ ＯＶにすれば、電子が窒化シリコン膜
３に注入されない。従って、窒化シリコン膜３のトラッ
プに捕獲されていた正孔はその状態を保持し、消去は行
われない。V G = OV In cells where erasing is not performed, that is, non-selected bit cells, if V D = OV, electrons are not injected into the silicon nitride film 3 . Therefore, the holes captured in the traps of the silicon nitride film 3 retain their state and are not erased.
（５）読出し時 Ｖｓｕｂ＝ＯＶ、ＶＤ＞０．ＶＳ＝ＯＶ。(5) When reading Vsub=OV, VD>0. VS=OV.
Ｖ Ｇ ＝ Ｖ ｔ。VG=Vt.
例えば、Ｖ Ｄ＝ ５ Ｖ 、 Ｖ ｃ、をＶｔ（正孔
が窒化シリコン膜３のトラップに捕獲された状態のしき
い電圧）にすれば、書込みのされているビットにおいて
はトランジスタがオン状態、即ち導通状態となりドレイ
ン電流が流れる。一方、書込みのされていないビットに
おいては、トランジスタがオフ状態となリドレイン電流
は流れない。For example, if V D = 5 V and V c is set to Vt (threshold voltage at which holes are trapped in the traps of the silicon nitride film 3), the transistor is in the on state in the written bit. That is, it becomes conductive and a drain current flows. On the other hand, in unwritten bits, the transistors are in an off state and no drain current flows.
これは、（１）書込み時の項において述べたように、書
込みのされているビットにおいては、正孔がトラップに
捕獲されたことに伴い、所謂基板効果によりしきい電圧
が減少することに基づく。This is because, as mentioned in the section (1) during writing, in the written bit, the threshold voltage decreases due to the so-called substrate effect as holes are captured in traps. .
つまり、書込みのされているビットのしきい電圧Ｖｔは
、書込みのされていないビットのしきい電圧Ｖｔｈより
も低くなるので、読出し時のゲート電位ｖＧを基板効果
により減少したしきい電圧Ｖｔに設定することにより、
書込みがされているかどうか判断することができる。こ
の際、書込みがされていればトランジスタがオンする。In other words, the threshold voltage Vt of the written bit is lower than the threshold voltage Vth of the unwritten bit, so the gate potential vG during reading is set to the threshold voltage Vt reduced due to the substrate effect. By doing so,
It can be determined whether writing has been done or not. At this time, if writing has been performed, the transistor is turned on.
一方、書込みがされていなければ、ゲート電位ＶＧ（＝
Ｖｔ）はしきい電圧Ｖｔｈよりも低いためトランジスタ
はオンしない。なお、ゲート電位ｖＧは低いしきい電圧
Ｖｔと高いしきい電圧Ｖｔｈの間の値であれば良い。On the other hand, if writing is not performed, gate potential VG (=
Vt) is lower than the threshold voltage Vth, so the transistor does not turn on. Note that the gate potential vG may have a value between the low threshold voltage Vt and the high threshold voltage Vth.
次に、第２図に基づいて、上述した半導体装置の製造プ
ロセスについて説明する。Next, the manufacturing process of the above-mentioned semiconductor device will be explained based on FIG.
先ず、Ｐ型車結晶シリコン基板ｌの表面を熱酸化し、１
００ＯＡ程度の酸化シリコン膜２を形成した後、その上
に、ＣＶＤ法等により５００Ａ程度の窒化シリコン膜３
を堆積させる。しかる後に、エツチングにより酸化シリ
コン膜２及び窒化シリコン膜３の一部を開口させ、再結
晶化の際の窓５０を形成する。その上に、５００ＯＡ程
度のポリシリコン又はアモルファスシリコン４ｏをＣＶ
Ｄ法又はスパッタ法により形成する。さらにその上に、
保護用の酸化シリコン膜６０をＣＶＤ法により形成する
。ここまでの過程が第２図（Ａ）に示されている。First, the surface of the P-type wheel crystal silicon substrate l is thermally oxidized, and 1
After forming a silicon oxide film 2 with a thickness of about 000A, a silicon nitride film 3 of about 500A is formed thereon by CVD or the like.
deposit. Thereafter, a portion of the silicon oxide film 2 and silicon nitride film 3 is opened by etching to form a window 50 for recrystallization. On top of that, CVD polysilicon or amorphous silicon 4O of about 500OA is applied.
It is formed by the D method or the sputtering method. Furthermore, on top of that
A protective silicon oxide film 60 is formed by CVD. The process up to this point is shown in FIG. 2(A).
次に、この後、帯域溶融法（ゾーンメルティング法）に
より、窓５０における単結晶を種とじてポリシリコン又
はアモルファスシリコン４０を単結晶化し、単結晶シリ
コンとする。その後、酸化シリコン膜６０を除去し、露
出した単結晶シリコン層にＰ型不純物、例えばボロンを
１０″’ｃｍ−”程度注入する。そして、ＭＯＳＦＥＴ
を形成すべき領域の周囲をエツチングにより除去する。Next, after this, polysilicon or amorphous silicon 40 is single-crystallized using the single crystal in the window 50 as a seed by a zone melting method to obtain single-crystal silicon. Thereafter, the silicon oxide film 60 is removed, and a P-type impurity, for example, boron, is implanted into the exposed single crystal silicon layer at a depth of about 10'' cm. And MOSFET
The periphery of the area where the wafer is to be formed is removed by etching.
ここまでの過程が第２図（Ｂ）に示されている。The process up to this point is shown in FIG. 2(B).
次に、公知の素子間の分離技術を用いて、エツチングに
より除去した部分を酸化シリコン７ｏで埋める。この酸
化シリコン７０によって、Ｐ型車結晶シリコン基板ｌと
Ｐ型車結晶シリコン層４との間が電気的に絶縁される。Next, using a known isolation technique between elements, the portions removed by etching are filled with silicon oxide 7o. This silicon oxide 70 electrically insulates the P-type crystal silicon substrate l and the P-type crystal silicon layer 4.
ここまでの過程が第２図（Ｃ）に示されている。The process up to this point is shown in FIG. 2(C).
さらにこの」二に、公知の技術によりＭＯＳＦＥＴを形
成する。第２図（Ｄ）には、ソース電極２０．２０．ゲ
ート電極８，８、ドレイン電極３゜の形成された状態が
示されている。ソース電極２０．２０はポリシリコンに
より形成され、ゲート電極８，８はポリシリコンにより
ゲート絶縁膜７上に形成されてワード線をなし、ドレイ
ン電極３Ｏはアルミニウムにより形成されてデータ線を
なしている。また、ソース・ドレイン領域６，５はＮ型
半導体領域からなり、不純物としては、例えば砒素或い
はリンを用い、その濃度は１０”ｃｍ程度である。同図
においては、特に制限されないが、酸化シリコン７０．
７０によって周囲の素子から分離されている領域に、２
ビツトのメモリが形威されている。Furthermore, a MOSFET is formed using a known technique. In FIG. 2(D), source electrodes 20.20. A state in which gate electrodes 8, 8 and a drain electrode 3° are formed is shown. The source electrodes 20 and 20 are formed of polysilicon, the gate electrodes 8 and 8 are formed of polysilicon on the gate insulating film 7 to form a word line, and the drain electrode 3O is formed of aluminum to form a data line. . The source/drain regions 6 and 5 are N-type semiconductor regions, and the impurity is, for example, arsenic or phosphorus, with a concentration of about 10 cm. In the figure, although not particularly limited, silicon oxide 70.
2 in a region separated from surrounding elements by 70.
Bit's memory is reflected.
なお、上記実施例においては、Ｐ型車結晶シリコン基板
１とＰ型車結晶シリコン層４との間に形成される絶縁膜
は酸化シリコンＭ２及び窒化シリコン膜３の２層より構
成されていたが、正孔を捕獲するトラップを有していれ
ば、酸化シリコン膜若しくは窒化シリコン膜又は他の絶
縁物からなる絶縁膜のみの１層でも良いし、これらを組
合せて３層以上より構成されていても良い。In the above embodiment, the insulating film formed between the P-type crystal silicon substrate 1 and the P-type crystal silicon layer 4 was composed of two layers: silicon oxide M2 and silicon nitride film 3. As long as it has a trap for trapping holes, it may be a single layer of silicon oxide film, silicon nitride film, or an insulating film made of other insulators, or it may be composed of three or more layers by combining these. Also good.
また、基板電位はＰ型車結晶シリコン基板ｌの裏面に電
極を形成して与えても良いが、ＳＯＩ構造をチップの中
央部のみとし、つまり、Ｐ型車結晶シリコン層４を中央
のみ形成しておいて、露出している周縁部の基板表面に
電極を形威して、基板電位を与えるようにしても良い。Further, the substrate potential may be applied by forming an electrode on the back surface of the P-type wheel crystal silicon substrate l, but the SOI structure is formed only in the center of the chip, that is, the P-type wheel crystal silicon layer 4 is formed only in the center. Then, an electrode may be formed on the exposed peripheral portion of the substrate surface to apply a substrate potential.
さらに、上記実施例においては、Ｐ型車結晶シリコン基
板ｌを用いた場合について説明したが、Ｎ型単結晶シリ
コン基板を用いても良い。この場合には、印加される電
位は正負逆になり、また窒化シリコン膜３に注入される
キャリヤは、書込み時には電子、消去時には正孔となる
。Further, in the above embodiments, a case has been described in which a P-type wheel crystal silicon substrate l is used, but an N-type single crystal silicon substrate may also be used. In this case, the applied potential is reversed, and the carriers injected into the silicon nitride film 3 are electrons during writing and holes during erasing.
さらにまた、ＳＯＩ構造の基板は公知の貼り合わせ技術
を用いて実現することも可能である。その場合、上層の
単結晶シリコン層４の成長用核となる窓５０と絶縁のた
めの酸化シリコン７０は不要となる。Furthermore, a substrate having an SOI structure can also be realized using a known bonding technique. In that case, the window 50 serving as a growth nucleus for the upper single crystal silicon layer 4 and the silicon oxide 70 for insulation become unnecessary.
上記のように構成された半導体装置においては以下のよ
うな効果がある。The semiconductor device configured as described above has the following effects.
即ち、単結晶シリコン基板上に、少なくとも１層の絶縁
膜を形威し、その絶縁膜上に前記単結晶シリコン基板と
同導電型の単結晶シリコン層を形成し、この単結晶シリ
コン層上にＭＯＳＦＥＴを形成し、衝突電離によって発
生した正孔を前記絶縁膜に存在するトラップに捕獲させ
て書込みを行い、またその絶縁膜に電子を注入すること
により消去を行い、さらにキャリヤの捕獲によりＭＯＳ
ＦＥＴのしきい電圧が変位する現象に基づいて読出しを
行うため、従来書込み・消去用のトランジスタと対をな
していた選択用ＭＯＳ Ｆ ＥＴが不要となり、１トラ
ンジスタで１メモリセルが形成されるという作用により
、ＥＥＰＲＯＭの高集積化を図ることができる。That is, at least one insulating film is formed on a single-crystal silicon substrate, a single-crystal silicon layer having the same conductivity type as the single-crystal silicon substrate is formed on the insulating film, and on this single-crystal silicon layer, Writing is performed by forming a MOSFET, and holes generated by impact ionization are captured in traps existing in the insulating film, and erasing is performed by injecting electrons into the insulating film.
Because reading is performed based on the phenomenon that the threshold voltage of the FET changes, the selection MOS FET that was previously paired with the write/erase transistor is no longer required, and one transistor forms one memory cell. By this action, it is possible to achieve high integration of the EEPROM.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor.
例えば、素子ごとに活性領域の周囲を分離しても良いし
、窒化シリコン膜のみパターニングし、ゲートの下方に
パッド状の窒化シリコン膜をそれぞれ残すようにしても
良い。For example, the periphery of the active region may be separated for each element, or only the silicon nitride film may be patterned, leaving a pad-shaped silicon nitride film under each gate.
また、従来のＥＥＰＲＯＭメモリセルと同様に選択用Ｍ
Ｏ３ＦＥＴと本発明の記憶素子を併用しても良い。Also, like the conventional EEPROM memory cell, the selection M
The O3FET and the memory element of the present invention may be used together.
以」二の説明では主として本発明者によってなされた発
明をその背景となった利用分野である電気的に書込み・
消去可能な不揮発性メモリの構造について説明したが、
それに限定されるものではなく、記憶素子を有する半導
体集積回路装置一般に利用できる。In the following explanation, the invention made by the present inventor will be mainly explained in terms of electrical writing and
I explained the structure of erasable non-volatile memory,
The present invention is not limited thereto, and can be used in general semiconductor integrated circuit devices having memory elements.
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。[Effects of the Invention] The effects obtained by typical inventions disclosed in this application are briefly explained below.
１トランジスタで１メモリセルが形成されるという作用
により、ＥＥＰＲＯＭの高集積化を図ることができる。Due to the effect that one memory cell is formed by one transistor, the EEPROM can be highly integrated.
第１図は本発明の半導体装置の原理図、第２図（Ａ）〜
（Ｄ）は本発明の一実施例に係る半導体装置の製造方法
の一例を工程順に示す工程図、
第３図は本発明の一実施例に係る半導体装置の部分平面
図、
第４図（Ａ）は従来のＭＮＯ３構造を用いたメモリセル
の構成の一例を示す回路構成図、第４図（Ｂ）はその素
子構造の一例を示す断面図である。
ｌ・・・・Ｐ型車結晶シリコン基板（導電性基板）、２
・・・・酸化シリコン膜（絶縁膜）、３・・・・窒化シ
リコン膜（絶縁膜）、４・・・・Ｐ型車結晶シリコン層
（半導体層）、５・・・・ドレイン領域、６・・・・ソ
ース領域、７・・・・ゲート絶縁膜、８・・・・ゲート
電極。
第１図
第２図
（Ａ）
ｓｕｂFIG. 1 is a principle diagram of the semiconductor device of the present invention, and FIG.
(D) is a process diagram showing an example of a method for manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps; FIG. 3 is a partial plan view of a semiconductor device according to an embodiment of the present invention; ) is a circuit configuration diagram showing an example of the configuration of a memory cell using the conventional MNO3 structure, and FIG. 4(B) is a sectional view showing an example of the element structure. l...P type wheel crystal silicon substrate (conductive substrate), 2
... Silicon oxide film (insulating film), 3... Silicon nitride film (insulating film), 4... P-type wheel crystal silicon layer (semiconductor layer), 5... Drain region, 6 . . . Source region, 7 . . . Gate insulating film, 8 . . . Gate electrode. Figure 1 Figure 2 (A) sub
Claims (1)
れ、該絶縁膜上に半導体層が形成され、該半導体層の表
面にソース・ドレイン領域となる半導体領域が形成され
、これらの半導体領域の間の半導体層表面上にゲート絶
縁膜が形成され、該ゲート絶縁膜上にゲート電極が形成
されていることを特徴とする半導体装置。 ２、上記絶縁膜は、上記導電性基板上に形成された酸化
シリコン膜と、該酸化シリコン膜上に形成された窒化シ
リコン膜の２層構造にされていることを特徴とする請求
項１記載の半導体装置。 ３、上記導電性基板と半導体層が単結晶シリコンである
ことを特徴とする請求項１又は２記載の半導体装置。[Claims] 1. At least one insulating film is formed on a conductive substrate, a semiconductor layer is formed on the insulating film, and a semiconductor region serving as a source/drain region is formed on the surface of the semiconductor layer. A semiconductor device characterized in that a gate insulating film is formed on a surface of a semiconductor layer between these semiconductor regions, and a gate electrode is formed on the gate insulating film. 2. The insulating film has a two-layer structure of a silicon oxide film formed on the conductive substrate and a silicon nitride film formed on the silicon oxide film. semiconductor devices. 3. The semiconductor device according to claim 1 or 2, wherein the conductive substrate and the semiconductor layer are made of single crystal silicon.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049355A JPH03253072A (en) | 1990-03-02 | 1990-03-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049355A JPH03253072A (en) | 1990-03-02 | 1990-03-02 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03253072A true JPH03253072A (en) | 1991-11-12 |
Family
ID=12828710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2049355A Pending JPH03253072A (en) | 1990-03-02 | 1990-03-02 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03253072A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5360756A (en) * | 1993-01-20 | 1994-11-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having a monocrystal silicon layer |
| EP0933820A1 (en) * | 1993-08-19 | 1999-08-04 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| JP2006186403A (en) * | 1997-04-28 | 2006-07-13 | Nippon Steel Corp | Semiconductor device and its manufacturing method |
| JP2006310860A (en) * | 2005-04-27 | 2006-11-09 | Korea Advanced Inst Of Sci Technol | Method of manufacturing flash memory device for erasing flash blocks formed on soi substrate using back-bias, its erasing method and structure thereof |
-
1990
- 1990-03-02 JP JP2049355A patent/JPH03253072A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5360756A (en) * | 1993-01-20 | 1994-11-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having a monocrystal silicon layer |
| EP0933820A1 (en) * | 1993-08-19 | 1999-08-04 | Hitachi, Ltd. | Semiconductor element and semiconductor memory device using the same |
| JP2006186403A (en) * | 1997-04-28 | 2006-07-13 | Nippon Steel Corp | Semiconductor device and its manufacturing method |
| JP2006310860A (en) * | 2005-04-27 | 2006-11-09 | Korea Advanced Inst Of Sci Technol | Method of manufacturing flash memory device for erasing flash blocks formed on soi substrate using back-bias, its erasing method and structure thereof |
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