JPH03252994A

JPH03252994A - 不揮発性半導体記憶装置

Info

Publication number: JPH03252994A
Application number: JP2049047A
Authority: JP
Inventors: Susumu Hasunuma; 蓮沼　晋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-02-28
Filing date: 1990-02-28
Publication date: 1991-11-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、不揮発性半導体記憶装置に関し、特に、メモ
リ・セルが浮遊ゲートを有し、ホットエレクトロン注入
、ファウラー・ノルドハイム（Ｆ。

ｗｌｅｒ　−Ｎｏｒｄｈｅｉｍ）型トンネリングによっ
てデータの書き込み、消去が行われる不揮発性半導体記
憶装置に関する。

［従来の技術］従来、電気的に書き込み・消去が可能な不揮発性半導体
記憶装置としては、その書き込み・消去にファウラー・
ノルドハイム型トンネル電流を用いる方式が一般的であ
った。しかしながらこの方式ではその動作特性上書き込
み後のメモリ　トランジスタがデプレション状態になる
ため、選択的な読出しを可能にするためには、各ビット
毎に選択トランジスタを設ける必要があった。従って、
１ビツトのメモリ・セルは選択トランジスタとメモリ・
トランジスタとから構成され、このためにセル面積が大
きくなり、大容量化が困難な構造となっていた。

これに対応する策の一つとしてフラッシュＥＥＰＲＯＭ
　（−括消去型ＥＥＰＲＯＭ）が提案されている。これ
は従来のＥＥＰＲＯＭのようなバイト単位の書き換えは
行えないものの、紫外線消去型ＥＰＲＯＭのような大容
量化と「電気的消去Ｊとが可能である点で最近注目を集
めている。

第４図は、スプリット・ゲート型と呼ばれるフラッシュ
ＥＥＰＲＯＭの一例を示す半導体チップの断面図である
。この例は、ρ型半導体基板１の表面領域内にｎ＋型の
ドレイン領域７とｎ＋型のソース領域８とを設け、ソー
ス領域−トレイン領域間の半導体基板１上の一部に第１
ゲート絶縁膜２を介して浮遊ゲート型８ｉ！３を設け、
さらに、この浮遊ゲート電極３上に第２ゲート絶縁膜４
を介して、また、ドレイン領域−ソース領域間の浮遊ゲ
ート電極３が存在しない領域上においては第３ゲート絶
縁１１１５を介して制御ゲート型８ｉ！６を設けたもの
である。浮遊ゲート電極３と制御ゲート型８ｉｉ６とは
トレイン側において自己整合的に形成されており、ソー
ス側においては、制御ゲート型８ｚ６が浮遊ゲート電極
３の外部にまで延在する構造となっている。

このメモリ・トランジスタの動作原理を簡単に説明する
。＠き込み動作は通常の紫外線消去型ＥＰ　Ｒ，ＯＭと
同様に、ドレイン領域、制御ゲート電極に高電圧を印加
し、チャンネル内のピンチ・オフ領域で発生したホット
・エレクトロンを浮遊ゲート電極に注入するいわゆるホ
ット・エレクトロン注入で行う。消去動作は制御ゲート
電極を接地した状態でドレイン領域に高電圧を印加し、
ファウラー・ノルドハイム型トンネル電流を用いて浮遊
ゲート電極内の電子の放出を行う。このとき、通常電子
は過剰に放出され、消去動作後の浮遊ゲート電極には正
電荷が蓄積されてしまうので、従来の紫外線消去型ＥＰ
ＲＯＭのように制御ゲート電極と浮遊ゲート電極とがチ
ャンネル長方向で自己整合的に形成されていると消去後
のメモリ・トランジスタがデプレション状態になってし
まうため選択的な読出しができなくなる。前述のように
ソース側において制御ゲートが浮遊ゲートの外部にまで
延在しているのは、この部分に選択トランジスタを形成
し選択的な読出しを可能にするためである。

第５図は、セルフ・アラインド・ゲート型と呼ばれるフ
ラッシュＥＥＰＲＯＭの一例を示す半導体チップの断面
図である。この例はｐ型半導体基板１の表面にｎ＋型の
ドレイン領域７と０１型のソース領域８とを設け、ソー
ス領域−トレイン領域間の半導体基板１上に第１ゲート
絶縁膜２を介して浮遊ゲート電極３を設け、さらにこの
浮遊ゲート電極３上に第２ゲート絶縁膜４を介して制御
ゲート電極６を設けたものである。浮遊ゲート電極３と
制御ゲート電極６とはチャンネル長方向において自己整
合的に形成されている。

このメモリ・トランジスタの動作原理を簡単に説明する
。・書き込み動作は前述のスプリット・ゲート型フラッ
シュＥＥＰＲＯＭと同様である。消去動作も原理的には
スプリット・ゲート型フラッシュＥＥＰＲＯＭと同じで
あるが、この場合は制御ゲート電極を接地した状態でソ
ース領域に高電圧を印加し、ファウラー・ノルドハイム
型トンネル電流を用いて浮遊ゲート電極内の電子の放出
を行う。このとき、セルフ・アラインド・ゲート型セル
では選択ゲートがないので、デプレション状態にしない
ために通常浮遊ゲート電極内に負電荷が残った状態で消
去動作が停止される。

これらのスプリット・ゲーｌ〜型あるいはセルファライ
ンド・ゲート型のフラッシュＥ　ＥＰ　Ｒ，ＯＭでは上
述したように消去動作時にファウラーノルドハイム型ト
ンネル電流を用いるため原理的には流れる電流量がごく
僅かである。従って、フラッシュＥ　Ｅ　Ｐ　Ｒ，ＯＭ
では従来のＥＥＰＲＯＭと同様に、別電源を用いること
なく、チップ内に設けられた昇圧回路によって消去が可
能となる。なお、この種記憶装置は、例えば、ｌ５ＳＣ
Ｃ’８９゜Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　
Ｐａｐｅｒｓ、　ｐｐ、１３８−１３９　　”ＡＩＭｂ
　Ｆ１ａ５ｈ　ＥＥＰＲＯＭ”に記載されている。

［発明が解決しようとする問題点］上述した従来のフラッシュＥＥＰＲＯＭでは消去動作に
トンネル電流を用いるために浮遊ゲート電極下のゲート
絶縁膜を酸化膜であれば１０ｎｍ程度にまで薄膜化する
必要があり、そのため、スプリット・ゲート型セルでは
ドレイン側の、セルフ　アラインド・ゲート型セルでは
ソース側のアバランシェ・ブレーク・ダウン電圧が低く
なるという問題がある。この問題は特に浮遊ゲートが負
に帯電している場合、つまり既書き込みセルにおいて、
顕著になる。

第６図は、従来例の動作説明図である。同図に示すよう
に、浮遊ゲート電極に負電荷が多量に蓄えられた状態で
、立ち上がりが急峻な消去パルスがドレイン（またはソ
ース）に印加されると、アバランシェ・ブレーク・ダウ
ンが起こり大電流が流れる。このため閾値電圧は急速に
低下する。閾値電圧がある程度下がるとく浮遊ゲートの
電荷がある程度引き抜かれると）アバランシェ・ブレー
ク・ダウンは停止し、それ以後はファウラー・ノルドハ
イム型トンネリングが支配的になる。

而して、アバランシェ・ブレーク・ダウンが起きると、
ホット・ホールが絶縁膜中に注入され、ここにトラップ
される。この電荷は絶縁膜の漏れ電流を増加させ、メモ
リ・トランジスタのデータ保持特性に悪影響を与えたり
ゲート絶縁膜の劣化を速めて書き込み・消去の繰り返し
特性を悪化させたりする。

［問題点を解決するための手段］本発明の不揮発性半導体記憶装置は、電荷蓄積のための
浮遊ゲートを有し、データの書き込み・消去にそれぞれ
ポット・エレクトロン注入、ファウラー・ノルドハイム
型トンネリングを用いる不揮発性記憶素子と、消去用高
電圧発生回路と、前記消去用高電圧発生回路の出力電流
を一定値以下に抑えるための制御回路とを具備している
。

［実施例］次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示す回路構成図である。本
実施例はスプリット・ゲート型セルの場合に関するもの
である。同図に示されるように、メモリ・セル・アレイ
１０の行線は行デコーダ］１に接続され、列線は選択ト
ランジスタＱｌ、Ｑ２を介して読み出し回路１３、書き
込み回路１４および消去回路系９に接続されている。消
去回路系９は、消去制御回路９１、昇圧回路９２、電流
検出回路９３および波形制御回路９４で構成されている
。選択トランジスタＱｌ、Ｑ２のゲートは列デコーダ１
２に接続されている。

回路構成で従来例と異なるのは、消去回路系の昇圧回路
９２の次段に電流検出回路９３を設け、さらに、その検
出内容によって昇圧回路の出力電圧を制御するためのフ
ィード・バック系として波形制御回路９４を設けた点で
ある。電流検出回路９３は消去時の動作電流をモニター
し、アバランシェ・ブレーク・ダウンによる大電流が発
生しかけたことを検出すると波形制御回路にフィード・
バック信号を出す。波形制御回路は昇圧回路への電力供
給を絞る。これにより昇圧回路の電圧立ち上がりは抑止
される。

次に、第２図を参照して本実施例回路の動作について説
明する。消去電圧の立ち上がりに伴い、−時的にアバラ
ンシェ・ブレーク・ダウンが発生すると消去電流が増加
する。この電流が一定値を超えると、この検出情報を受
けて波形制御回路９４は昇圧回路への電力供給を絞る。

これにより消去電流は抑制され、ブレーク・ダウンの発
生は抑えられる。この間ファウラー・ノルドハイム型ト
ンネリングによる消去は進み浮遊ゲートの電位が上昇す
るため、その後はアバランシェ・ブレーク・ダウンを生
じなくなり、ファウラー・ノルドハイム型トンネリング
が支配的になる。

本実施例によれば、消去時のアバランシェ・ブレーク・
ダウンの発生を掻く僅かに抑えることができる。そのた
め、本実施例により、メモリセルの書き込み・消去の繰
り返し特性を従来方式の数百サイクル程度から１０００
０サイクル以上にまで高めることが可能になった。

第３図は、本発明の他の実施例を示す回路構成図であっ
て、本実施例では、メモリ　セル　アレイ１０ａにはセ
ルフ・アラインド・ゲート型メモリ・トランジスタが配
置されている。

この実施例においては、読み出し、書き込み動作時には
、消去切り替え信号「πＫをハイレベルとすることによ
り、メモリ・セルのソースを接地し、消去動作時におい
ては消去切り替え信号ＥＲＡをハイレベルとして、メモ
リ・セルのソースと消去回路系９とを接続する。それ以
外の動作は先の実施例と同様である。

なお、本発明の昇圧回路の出力電圧制御は、昇圧回路を
駆動する発振器の周波数を調整することによって行うこ
ともできる。

［発明の効果］以上説明したように７本発明は、スプリット・ゲート型
、セルフ・アラインド・ゲート型、何れのフラッシュＥ
ＥＰＲＯＭにおいても、消去用高電圧発生回路の出力段
に電流検出回路を設け、その出力信号により高電圧発生
回路の出力電圧あるいはその立ち上がりを抑制するもの
であるので、本発明によれば、消去時のアバランシェ・
ブレーク　ダウンの発生を掻く僅かに抑えることができ
る。したがって、本発明によれば、ゲート絶縁膜ｌ＼の
ホット・ホールの注入を抑えることができ、メモリ・ト
ランジスタの書き込み・消去繰り返し特性およびメモリ
保持特性を大幅に改善することが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回ＦＲ１構成図、第２
図はその動作説明図、第３図は本発明の他の実施例を示
す回路構成図、第４図、第５図は、それぞれ、フラッシ
ュＥＥＰＲＯＭの断面図、第６図は従来例の動作説明図
である。１・・・ｐ型半導体基板１、　２・・・第１ゲート絶縁
膜、　　３・・・浮遊ゲート電極、　　４・・・第２ゲ
ート絶縁膜、　　　５・・・第３ゲート絶縁膜、　　６
・・・制御ゲート電極、　　７・・・ドレイン領域、８
・・・ソース領域、　　９・・・消去回路系、　　９１
・消去制御回路、　　　９２・・・昇圧回路、　　９３
・・・電流検出回路、　　９４・・・波形制御回路、１
０．１．０　ａ・・・メモリ・セル・アレイ、　　　１
］・・・行デコーダ、　　１２・・・列デコーダ、　Ｑ
ｌ、Ｑ２・・・選択トランジスタ、　　Ｑ３、Ｑ４・・
・切り替えトランジスタ。

Claims

【特許請求の範囲】

（１）電荷蓄積のための浮遊ゲートを有し、ホット・エ
レクトロン注入、ファウラー・ノルドハイム型トンネリ
ングによってデータの書き込み、消去が行われる不揮発
性記憶素子と、該不揮発性記憶素子に印加される消去用高電圧を発生す
る高電圧発生回路と、該高電圧発生回路の出力電流値により前記高電圧発生回
路の出力電圧を抑制する制御回路と、を具備する不揮発
性半導体記憶装置。
（２）前記制御回路が、前記出力電流値が一定値に達し
たときに前記高電圧発生回路の電圧立ち上がり特性を変
更させるものである請求項１記載の不揮発性半導体記憶
装置。