JPH03252994A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH03252994A JPH03252994A JP2049047A JP4904790A JPH03252994A JP H03252994 A JPH03252994 A JP H03252994A JP 2049047 A JP2049047 A JP 2049047A JP 4904790 A JP4904790 A JP 4904790A JP H03252994 A JPH03252994 A JP H03252994A
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- JP
- Japan
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- circuit
- erase
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- control circuit
- memory
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- 230000005689 Fowler Nordheim tunneling Effects 0.000 claims description 5
- 238000002347 injection Methods 0.000 claims description 5
- 239000007924 injection Substances 0.000 claims description 5
- 239000002784 hot electron Substances 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 abstract description 10
- 238000001514 detection method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、不揮発性半導体記憶装置に関し、特に、メモ
リ・セルが浮遊ゲートを有し、ホットエレクトロン注入
、ファウラー・ノルドハイム(F。
リ・セルが浮遊ゲートを有し、ホットエレクトロン注入
、ファウラー・ノルドハイム(F。
wler −Nordheim)型トンネリングによっ
てデータの書き込み、消去が行われる不揮発性半導体記
憶装置に関する。
てデータの書き込み、消去が行われる不揮発性半導体記
憶装置に関する。
[従来の技術]
従来、電気的に書き込み・消去が可能な不揮発性半導体
記憶装置としては、その書き込み・消去にファウラー・
ノルドハイム型トンネル電流を用いる方式が一般的であ
った。しかしながらこの方式ではその動作特性上書き込
み後のメモリ トランジスタがデプレション状態になる
ため、選択的な読出しを可能にするためには、各ビット
毎に選択トランジスタを設ける必要があった。従って、
1ビツトのメモリ・セルは選択トランジスタとメモリ・
トランジスタとから構成され、このためにセル面積が大
きくなり、大容量化が困難な構造となっていた。
記憶装置としては、その書き込み・消去にファウラー・
ノルドハイム型トンネル電流を用いる方式が一般的であ
った。しかしながらこの方式ではその動作特性上書き込
み後のメモリ トランジスタがデプレション状態になる
ため、選択的な読出しを可能にするためには、各ビット
毎に選択トランジスタを設ける必要があった。従って、
1ビツトのメモリ・セルは選択トランジスタとメモリ・
トランジスタとから構成され、このためにセル面積が大
きくなり、大容量化が困難な構造となっていた。
これに対応する策の一つとしてフラッシュEEPROM
(−括消去型EEPROM)が提案されている。これ
は従来のEEPROMのようなバイト単位の書き換えは
行えないものの、紫外線消去型EPROMのような大容
量化と「電気的消去Jとが可能である点で最近注目を集
めている。
(−括消去型EEPROM)が提案されている。これ
は従来のEEPROMのようなバイト単位の書き換えは
行えないものの、紫外線消去型EPROMのような大容
量化と「電気的消去Jとが可能である点で最近注目を集
めている。
第4図は、スプリット・ゲート型と呼ばれるフラッシュ
EEPROMの一例を示す半導体チップの断面図である
。この例は、ρ型半導体基板1の表面領域内にn+型の
ドレイン領域7とn+型のソース領域8とを設け、ソー
ス領域−トレイン領域間の半導体基板1上の一部に第1
ゲート絶縁膜2を介して浮遊ゲート型8i!3を設け、
さらに、この浮遊ゲート電極3上に第2ゲート絶縁膜4
を介して、また、ドレイン領域−ソース領域間の浮遊ゲ
ート電極3が存在しない領域上においては第3ゲート絶
縁1115を介して制御ゲート型8i!6を設けたもの
である。浮遊ゲート電極3と制御ゲート型8ii6とは
トレイン側において自己整合的に形成されており、ソー
ス側においては、制御ゲート型8z6が浮遊ゲート電極
3の外部にまで延在する構造となっている。
EEPROMの一例を示す半導体チップの断面図である
。この例は、ρ型半導体基板1の表面領域内にn+型の
ドレイン領域7とn+型のソース領域8とを設け、ソー
ス領域−トレイン領域間の半導体基板1上の一部に第1
ゲート絶縁膜2を介して浮遊ゲート型8i!3を設け、
さらに、この浮遊ゲート電極3上に第2ゲート絶縁膜4
を介して、また、ドレイン領域−ソース領域間の浮遊ゲ
ート電極3が存在しない領域上においては第3ゲート絶
縁1115を介して制御ゲート型8i!6を設けたもの
である。浮遊ゲート電極3と制御ゲート型8ii6とは
トレイン側において自己整合的に形成されており、ソー
ス側においては、制御ゲート型8z6が浮遊ゲート電極
3の外部にまで延在する構造となっている。
このメモリ・トランジスタの動作原理を簡単に説明する
。@き込み動作は通常の紫外線消去型EP R,OMと
同様に、ドレイン領域、制御ゲート電極に高電圧を印加
し、チャンネル内のピンチ・オフ領域で発生したホット
・エレクトロンを浮遊ゲート電極に注入するいわゆるホ
ット・エレクトロン注入で行う。消去動作は制御ゲート
電極を接地した状態でドレイン領域に高電圧を印加し、
ファウラー・ノルドハイム型トンネル電流を用いて浮遊
ゲート電極内の電子の放出を行う。このとき、通常電子
は過剰に放出され、消去動作後の浮遊ゲート電極には正
電荷が蓄積されてしまうので、従来の紫外線消去型EP
ROMのように制御ゲート電極と浮遊ゲート電極とがチ
ャンネル長方向で自己整合的に形成されていると消去後
のメモリ・トランジスタがデプレション状態になってし
まうため選択的な読出しができなくなる。前述のように
ソース側において制御ゲートが浮遊ゲートの外部にまで
延在しているのは、この部分に選択トランジスタを形成
し選択的な読出しを可能にするためである。
。@き込み動作は通常の紫外線消去型EP R,OMと
同様に、ドレイン領域、制御ゲート電極に高電圧を印加
し、チャンネル内のピンチ・オフ領域で発生したホット
・エレクトロンを浮遊ゲート電極に注入するいわゆるホ
ット・エレクトロン注入で行う。消去動作は制御ゲート
電極を接地した状態でドレイン領域に高電圧を印加し、
ファウラー・ノルドハイム型トンネル電流を用いて浮遊
ゲート電極内の電子の放出を行う。このとき、通常電子
は過剰に放出され、消去動作後の浮遊ゲート電極には正
電荷が蓄積されてしまうので、従来の紫外線消去型EP
ROMのように制御ゲート電極と浮遊ゲート電極とがチ
ャンネル長方向で自己整合的に形成されていると消去後
のメモリ・トランジスタがデプレション状態になってし
まうため選択的な読出しができなくなる。前述のように
ソース側において制御ゲートが浮遊ゲートの外部にまで
延在しているのは、この部分に選択トランジスタを形成
し選択的な読出しを可能にするためである。
第5図は、セルフ・アラインド・ゲート型と呼ばれるフ
ラッシュEEPROMの一例を示す半導体チップの断面
図である。この例はp型半導体基板1の表面にn+型の
ドレイン領域7と01型のソース領域8とを設け、ソー
ス領域−トレイン領域間の半導体基板1上に第1ゲート
絶縁膜2を介して浮遊ゲート電極3を設け、さらにこの
浮遊ゲート電極3上に第2ゲート絶縁膜4を介して制御
ゲート電極6を設けたものである。浮遊ゲート電極3と
制御ゲート電極6とはチャンネル長方向において自己整
合的に形成されている。
ラッシュEEPROMの一例を示す半導体チップの断面
図である。この例はp型半導体基板1の表面にn+型の
ドレイン領域7と01型のソース領域8とを設け、ソー
ス領域−トレイン領域間の半導体基板1上に第1ゲート
絶縁膜2を介して浮遊ゲート電極3を設け、さらにこの
浮遊ゲート電極3上に第2ゲート絶縁膜4を介して制御
ゲート電極6を設けたものである。浮遊ゲート電極3と
制御ゲート電極6とはチャンネル長方向において自己整
合的に形成されている。
このメモリ・トランジスタの動作原理を簡単に説明する
。・書き込み動作は前述のスプリット・ゲート型フラッ
シュEEPROMと同様である。消去動作も原理的には
スプリット・ゲート型フラッシュEEPROMと同じで
あるが、この場合は制御ゲート電極を接地した状態でソ
ース領域に高電圧を印加し、ファウラー・ノルドハイム
型トンネル電流を用いて浮遊ゲート電極内の電子の放出
を行う。このとき、セルフ・アラインド・ゲート型セル
では選択ゲートがないので、デプレション状態にしない
ために通常浮遊ゲート電極内に負電荷が残った状態で消
去動作が停止される。
。・書き込み動作は前述のスプリット・ゲート型フラッ
シュEEPROMと同様である。消去動作も原理的には
スプリット・ゲート型フラッシュEEPROMと同じで
あるが、この場合は制御ゲート電極を接地した状態でソ
ース領域に高電圧を印加し、ファウラー・ノルドハイム
型トンネル電流を用いて浮遊ゲート電極内の電子の放出
を行う。このとき、セルフ・アラインド・ゲート型セル
では選択ゲートがないので、デプレション状態にしない
ために通常浮遊ゲート電極内に負電荷が残った状態で消
去動作が停止される。
これらのスプリット・ゲーl〜型あるいはセルファライ
ンド・ゲート型のフラッシュE EP R,OMでは上
述したように消去動作時にファウラーノルドハイム型ト
ンネル電流を用いるため原理的には流れる電流量がごく
僅かである。従って、フラッシュE E P R,OM
では従来のEEPROMと同様に、別電源を用いること
なく、チップ内に設けられた昇圧回路によって消去が可
能となる。なお、この種記憶装置は、例えば、l5SC
C’89゜Digest of Technical
Papers、 pp、138−139 ”AIMb
F1a5h EEPROM”に記載されている。
ンド・ゲート型のフラッシュE EP R,OMでは上
述したように消去動作時にファウラーノルドハイム型ト
ンネル電流を用いるため原理的には流れる電流量がごく
僅かである。従って、フラッシュE E P R,OM
では従来のEEPROMと同様に、別電源を用いること
なく、チップ内に設けられた昇圧回路によって消去が可
能となる。なお、この種記憶装置は、例えば、l5SC
C’89゜Digest of Technical
Papers、 pp、138−139 ”AIMb
F1a5h EEPROM”に記載されている。
[発明が解決しようとする問題点]
上述した従来のフラッシュEEPROMでは消去動作に
トンネル電流を用いるために浮遊ゲート電極下のゲート
絶縁膜を酸化膜であれば10nm程度にまで薄膜化する
必要があり、そのため、スプリット・ゲート型セルでは
ドレイン側の、セルフ アラインド・ゲート型セルでは
ソース側のアバランシェ・ブレーク・ダウン電圧が低く
なるという問題がある。この問題は特に浮遊ゲートが負
に帯電している場合、つまり既書き込みセルにおいて、
顕著になる。
トンネル電流を用いるために浮遊ゲート電極下のゲート
絶縁膜を酸化膜であれば10nm程度にまで薄膜化する
必要があり、そのため、スプリット・ゲート型セルでは
ドレイン側の、セルフ アラインド・ゲート型セルでは
ソース側のアバランシェ・ブレーク・ダウン電圧が低く
なるという問題がある。この問題は特に浮遊ゲートが負
に帯電している場合、つまり既書き込みセルにおいて、
顕著になる。
第6図は、従来例の動作説明図である。同図に示すよう
に、浮遊ゲート電極に負電荷が多量に蓄えられた状態で
、立ち上がりが急峻な消去パルスがドレイン(またはソ
ース)に印加されると、アバランシェ・ブレーク・ダウ
ンが起こり大電流が流れる。このため閾値電圧は急速に
低下する。閾値電圧がある程度下がるとく浮遊ゲートの
電荷がある程度引き抜かれると)アバランシェ・ブレー
ク・ダウンは停止し、それ以後はファウラー・ノルドハ
イム型トンネリングが支配的になる。
に、浮遊ゲート電極に負電荷が多量に蓄えられた状態で
、立ち上がりが急峻な消去パルスがドレイン(またはソ
ース)に印加されると、アバランシェ・ブレーク・ダウ
ンが起こり大電流が流れる。このため閾値電圧は急速に
低下する。閾値電圧がある程度下がるとく浮遊ゲートの
電荷がある程度引き抜かれると)アバランシェ・ブレー
ク・ダウンは停止し、それ以後はファウラー・ノルドハ
イム型トンネリングが支配的になる。
而して、アバランシェ・ブレーク・ダウンが起きると、
ホット・ホールが絶縁膜中に注入され、ここにトラップ
される。この電荷は絶縁膜の漏れ電流を増加させ、メモ
リ・トランジスタのデータ保持特性に悪影響を与えたり
ゲート絶縁膜の劣化を速めて書き込み・消去の繰り返し
特性を悪化させたりする。
ホット・ホールが絶縁膜中に注入され、ここにトラップ
される。この電荷は絶縁膜の漏れ電流を増加させ、メモ
リ・トランジスタのデータ保持特性に悪影響を与えたり
ゲート絶縁膜の劣化を速めて書き込み・消去の繰り返し
特性を悪化させたりする。
[問題点を解決するための手段]
本発明の不揮発性半導体記憶装置は、電荷蓄積のための
浮遊ゲートを有し、データの書き込み・消去にそれぞれ
ポット・エレクトロン注入、ファウラー・ノルドハイム
型トンネリングを用いる不揮発性記憶素子と、消去用高
電圧発生回路と、前記消去用高電圧発生回路の出力電流
を一定値以下に抑えるための制御回路とを具備している
。
浮遊ゲートを有し、データの書き込み・消去にそれぞれ
ポット・エレクトロン注入、ファウラー・ノルドハイム
型トンネリングを用いる不揮発性記憶素子と、消去用高
電圧発生回路と、前記消去用高電圧発生回路の出力電流
を一定値以下に抑えるための制御回路とを具備している
。
[実施例]
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例を示す回路構成図である。本
実施例はスプリット・ゲート型セルの場合に関するもの
である。同図に示されるように、メモリ・セル・アレイ
10の行線は行デコーダ]1に接続され、列線は選択ト
ランジスタQl、Q2を介して読み出し回路13、書き
込み回路14および消去回路系9に接続されている。消
去回路系9は、消去制御回路91、昇圧回路92、電流
検出回路93および波形制御回路94で構成されている
。選択トランジスタQl、Q2のゲートは列デコーダ1
2に接続されている。
実施例はスプリット・ゲート型セルの場合に関するもの
である。同図に示されるように、メモリ・セル・アレイ
10の行線は行デコーダ]1に接続され、列線は選択ト
ランジスタQl、Q2を介して読み出し回路13、書き
込み回路14および消去回路系9に接続されている。消
去回路系9は、消去制御回路91、昇圧回路92、電流
検出回路93および波形制御回路94で構成されている
。選択トランジスタQl、Q2のゲートは列デコーダ1
2に接続されている。
回路構成で従来例と異なるのは、消去回路系の昇圧回路
92の次段に電流検出回路93を設け、さらに、その検
出内容によって昇圧回路の出力電圧を制御するためのフ
ィード・バック系として波形制御回路94を設けた点で
ある。電流検出回路93は消去時の動作電流をモニター
し、アバランシェ・ブレーク・ダウンによる大電流が発
生しかけたことを検出すると波形制御回路にフィード・
バック信号を出す。波形制御回路は昇圧回路への電力供
給を絞る。これにより昇圧回路の電圧立ち上がりは抑止
される。
92の次段に電流検出回路93を設け、さらに、その検
出内容によって昇圧回路の出力電圧を制御するためのフ
ィード・バック系として波形制御回路94を設けた点で
ある。電流検出回路93は消去時の動作電流をモニター
し、アバランシェ・ブレーク・ダウンによる大電流が発
生しかけたことを検出すると波形制御回路にフィード・
バック信号を出す。波形制御回路は昇圧回路への電力供
給を絞る。これにより昇圧回路の電圧立ち上がりは抑止
される。
次に、第2図を参照して本実施例回路の動作について説
明する。消去電圧の立ち上がりに伴い、−時的にアバラ
ンシェ・ブレーク・ダウンが発生すると消去電流が増加
する。この電流が一定値を超えると、この検出情報を受
けて波形制御回路94は昇圧回路への電力供給を絞る。
明する。消去電圧の立ち上がりに伴い、−時的にアバラ
ンシェ・ブレーク・ダウンが発生すると消去電流が増加
する。この電流が一定値を超えると、この検出情報を受
けて波形制御回路94は昇圧回路への電力供給を絞る。
これにより消去電流は抑制され、ブレーク・ダウンの発
生は抑えられる。この間ファウラー・ノルドハイム型ト
ンネリングによる消去は進み浮遊ゲートの電位が上昇す
るため、その後はアバランシェ・ブレーク・ダウンを生
じなくなり、ファウラー・ノルドハイム型トンネリング
が支配的になる。
生は抑えられる。この間ファウラー・ノルドハイム型ト
ンネリングによる消去は進み浮遊ゲートの電位が上昇す
るため、その後はアバランシェ・ブレーク・ダウンを生
じなくなり、ファウラー・ノルドハイム型トンネリング
が支配的になる。
本実施例によれば、消去時のアバランシェ・ブレーク・
ダウンの発生を掻く僅かに抑えることができる。そのた
め、本実施例により、メモリセルの書き込み・消去の繰
り返し特性を従来方式の数百サイクル程度から1000
0サイクル以上にまで高めることが可能になった。
ダウンの発生を掻く僅かに抑えることができる。そのた
め、本実施例により、メモリセルの書き込み・消去の繰
り返し特性を従来方式の数百サイクル程度から1000
0サイクル以上にまで高めることが可能になった。
第3図は、本発明の他の実施例を示す回路構成図であっ
て、本実施例では、メモリ セル アレイ10aにはセ
ルフ・アラインド・ゲート型メモリ・トランジスタが配
置されている。
て、本実施例では、メモリ セル アレイ10aにはセ
ルフ・アラインド・ゲート型メモリ・トランジスタが配
置されている。
この実施例においては、読み出し、書き込み動作時には
、消去切り替え信号「πKをハイレベルとすることによ
り、メモリ・セルのソースを接地し、消去動作時におい
ては消去切り替え信号ERAをハイレベルとして、メモ
リ・セルのソースと消去回路系9とを接続する。それ以
外の動作は先の実施例と同様である。
、消去切り替え信号「πKをハイレベルとすることによ
り、メモリ・セルのソースを接地し、消去動作時におい
ては消去切り替え信号ERAをハイレベルとして、メモ
リ・セルのソースと消去回路系9とを接続する。それ以
外の動作は先の実施例と同様である。
なお、本発明の昇圧回路の出力電圧制御は、昇圧回路を
駆動する発振器の周波数を調整することによって行うこ
ともできる。
駆動する発振器の周波数を調整することによって行うこ
ともできる。
[発明の効果]
以上説明したように7本発明は、スプリット・ゲート型
、セルフ・アラインド・ゲート型、何れのフラッシュE
EPROMにおいても、消去用高電圧発生回路の出力段
に電流検出回路を設け、その出力信号により高電圧発生
回路の出力電圧あるいはその立ち上がりを抑制するもの
であるので、本発明によれば、消去時のアバランシェ・
ブレーク ダウンの発生を掻く僅かに抑えることができ
る。したがって、本発明によれば、ゲート絶縁膜l\の
ホット・ホールの注入を抑えることができ、メモリ・ト
ランジスタの書き込み・消去繰り返し特性およびメモリ
保持特性を大幅に改善することが可能となる。
、セルフ・アラインド・ゲート型、何れのフラッシュE
EPROMにおいても、消去用高電圧発生回路の出力段
に電流検出回路を設け、その出力信号により高電圧発生
回路の出力電圧あるいはその立ち上がりを抑制するもの
であるので、本発明によれば、消去時のアバランシェ・
ブレーク ダウンの発生を掻く僅かに抑えることができ
る。したがって、本発明によれば、ゲート絶縁膜l\の
ホット・ホールの注入を抑えることができ、メモリ・ト
ランジスタの書き込み・消去繰り返し特性およびメモリ
保持特性を大幅に改善することが可能となる。
第1図は本発明の一実施例を示す回FR1構成図、第2
図はその動作説明図、第3図は本発明の他の実施例を示
す回路構成図、第4図、第5図は、それぞれ、フラッシ
ュEEPROMの断面図、第6図は従来例の動作説明図
である。 1・・・p型半導体基板1、 2・・・第1ゲート絶縁
膜、 3・・・浮遊ゲート電極、 4・・・第2ゲ
ート絶縁膜、 5・・・第3ゲート絶縁膜、 6
・・・制御ゲート電極、 7・・・ドレイン領域、8
・・・ソース領域、 9・・・消去回路系、 91
・消去制御回路、 92・・・昇圧回路、 93
・・・電流検出回路、 94・・・波形制御回路、1
0.1.0 a・・・メモリ・セル・アレイ、 1
]・・・行デコーダ、 12・・・列デコーダ、 Q
l、Q2・・・選択トランジスタ、 Q3、Q4・・
・切り替えトランジスタ。
図はその動作説明図、第3図は本発明の他の実施例を示
す回路構成図、第4図、第5図は、それぞれ、フラッシ
ュEEPROMの断面図、第6図は従来例の動作説明図
である。 1・・・p型半導体基板1、 2・・・第1ゲート絶縁
膜、 3・・・浮遊ゲート電極、 4・・・第2ゲ
ート絶縁膜、 5・・・第3ゲート絶縁膜、 6
・・・制御ゲート電極、 7・・・ドレイン領域、8
・・・ソース領域、 9・・・消去回路系、 91
・消去制御回路、 92・・・昇圧回路、 93
・・・電流検出回路、 94・・・波形制御回路、1
0.1.0 a・・・メモリ・セル・アレイ、 1
]・・・行デコーダ、 12・・・列デコーダ、 Q
l、Q2・・・選択トランジスタ、 Q3、Q4・・
・切り替えトランジスタ。
Claims (2)
- (1)電荷蓄積のための浮遊ゲートを有し、ホット・エ
レクトロン注入、ファウラー・ノルドハイム型トンネリ
ングによってデータの書き込み、消去が行われる不揮発
性記憶素子と、 該不揮発性記憶素子に印加される消去用高電圧を発生す
る高電圧発生回路と、 該高電圧発生回路の出力電流値により前記高電圧発生回
路の出力電圧を抑制する制御回路と、を具備する不揮発
性半導体記憶装置。 - (2)前記制御回路が、前記出力電流値が一定値に達し
たときに前記高電圧発生回路の電圧立ち上がり特性を変
更させるものである請求項1記載の不揮発性半導体記憶
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2049047A JPH03252994A (ja) | 1990-02-28 | 1990-02-28 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2049047A JPH03252994A (ja) | 1990-02-28 | 1990-02-28 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03252994A true JPH03252994A (ja) | 1991-11-12 |
Family
ID=12820173
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2049047A Pending JPH03252994A (ja) | 1990-02-28 | 1990-02-28 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03252994A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05182483A (ja) * | 1991-12-27 | 1993-07-23 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
JPH0685281A (ja) * | 1992-03-24 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | Eepromメモリ・セル構造及びその製造方法 |
-
1990
- 1990-02-28 JP JP2049047A patent/JPH03252994A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05182483A (ja) * | 1991-12-27 | 1993-07-23 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
JPH0685281A (ja) * | 1992-03-24 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | Eepromメモリ・セル構造及びその製造方法 |
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