JPH03252994A - Non-volatile semiconductor memory device - Google Patents

Abstract

PURPOSE:To improve the data holding characteristic and the write/erase repeat characteristic of a memory transistor TR by providing a high voltage generating circuit and a control circuit which suppresses the output voltage of the high voltage generating circuit by the output current value of this circuit. CONSTITUTION:The row line of a memory cell array 10 is connected to a row decoder 11, and the column line is connected to a read circuit 13, a write circuit 14, and an erase circuit system 9 through selecting transistor TRs Q1 and Q2. The erase circuit system 9 consists of an erase control circuit 91, a boosting circuit 92, a current detecting circuit 93, and a waveform control circuit 94. Consequently, the occurrence of avalanche breakdown at the time of erasing is considerably suppressed, and charging of hot holes to a gate insulating film is suppressed. Thus, the write/erase repeat characteristic and the data holding characteristic of the memory TR are considerably improved.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、不揮発性半導体記憶装置に関し、特に、メモ
リ・セルが浮遊ゲートを有し、ホットエレクトロン注入
、ファウラー・ノルドハイム（Ｆ。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a non-volatile semiconductor memory device, and in particular, the present invention relates to a non-volatile semiconductor memory device, in which a memory cell has a floating gate, hot electron injection, Fowler-Nordheim (F.

ｗｌｅｒ　−Ｎｏｒｄｈｅｉｍ）型トンネリングによっ
てデータの書き込み、消去が行われる不揮発性半導体記
憶装置に関する。The present invention relates to a non-volatile semiconductor memory device in which data is written and erased by Wler-Nordheim tunneling.

［従来の技術］ 従来、電気的に書き込み・消去が可能な不揮発性半導体
記憶装置としては、その書き込み・消去にファウラー・
ノルドハイム型トンネル電流を用いる方式が一般的であ
った。しかしながらこの方式ではその動作特性上書き込
み後のメモリ　トランジスタがデプレション状態になる
ため、選択的な読出しを可能にするためには、各ビット
毎に選択トランジスタを設ける必要があった。従って、
１ビツトのメモリ・セルは選択トランジスタとメモリ・
トランジスタとから構成され、このためにセル面積が大
きくなり、大容量化が困難な構造となっていた。[Prior Art] Conventionally, non-volatile semiconductor memory devices that can be electrically written and erased have used Fowler's method for writing and erasing.
A method using Nordheim type tunneling current was common. However, in this method, due to its operating characteristics, the memory transistor is in a depletion state after writing, so in order to enable selective reading, it was necessary to provide a selection transistor for each bit. Therefore,
A 1-bit memory cell has a selection transistor and a memory cell.
This structure requires a large cell area, making it difficult to increase the capacity.

これに対応する策の一つとしてフラッシュＥＥＰＲＯＭ
　（−括消去型ＥＥＰＲＯＭ）が提案されている。これ
は従来のＥＥＰＲＯＭのようなバイト単位の書き換えは
行えないものの、紫外線消去型ＥＰＲＯＭのような大容
量化と「電気的消去Ｊとが可能である点で最近注目を集
めている。Flash EEPROM is one of the measures to deal with this.
(-batch erase type EEPROM) has been proposed. Although this type of EEPROM cannot be rewritten in byte units like conventional EEPROMs, it has recently attracted attention because it has a large capacity like ultraviolet erasable EPROMs and can be electrically erased.

第４図は、スプリット・ゲート型と呼ばれるフラッシュ
ＥＥＰＲＯＭの一例を示す半導体チップの断面図である
。この例は、ρ型半導体基板１の表面領域内にｎ＋型の
ドレイン領域７とｎ＋型のソース領域８とを設け、ソー
ス領域−トレイン領域間の半導体基板１上の一部に第１
ゲート絶縁膜２を介して浮遊ゲート型８ｉ！３を設け、
さらに、この浮遊ゲート電極３上に第２ゲート絶縁膜４
を介して、また、ドレイン領域−ソース領域間の浮遊ゲ
ート電極３が存在しない領域上においては第３ゲート絶
縁１１１５を介して制御ゲート型８ｉ！６を設けたもの
である。浮遊ゲート電極３と制御ゲート型８ｉｉ６とは
トレイン側において自己整合的に形成されており、ソー
ス側においては、制御ゲート型８ｚ６が浮遊ゲート電極
３の外部にまで延在する構造となっている。FIG. 4 is a cross-sectional view of a semiconductor chip showing an example of a flash EEPROM called a split gate type. In this example, an n+ type drain region 7 and an n+ type source region 8 are provided in the surface region of a ρ-type semiconductor substrate 1, and a first
Floating gate type 8i through gate insulating film 2! 3,
Further, a second gate insulating film 4 is formed on the floating gate electrode 3.
control gate type 8i! via the third gate insulator 1115 on the region where the floating gate electrode 3 between the drain region and the source region does not exist. 6. The floating gate electrode 3 and the control gate type 8ii6 are formed in a self-aligned manner on the train side, and the control gate type 8z6 extends to the outside of the floating gate electrode 3 on the source side.

このメモリ・トランジスタの動作原理を簡単に説明する
。＠き込み動作は通常の紫外線消去型ＥＰ　Ｒ，ＯＭと
同様に、ドレイン領域、制御ゲート電極に高電圧を印加
し、チャンネル内のピンチ・オフ領域で発生したホット
・エレクトロンを浮遊ゲート電極に注入するいわゆるホ
ット・エレクトロン注入で行う。消去動作は制御ゲート
電極を接地した状態でドレイン領域に高電圧を印加し、
ファウラー・ノルドハイム型トンネル電流を用いて浮遊
ゲート電極内の電子の放出を行う。このとき、通常電子
は過剰に放出され、消去動作後の浮遊ゲート電極には正
電荷が蓄積されてしまうので、従来の紫外線消去型ＥＰ
ＲＯＭのように制御ゲート電極と浮遊ゲート電極とがチ
ャンネル長方向で自己整合的に形成されていると消去後
のメモリ・トランジスタがデプレション状態になってし
まうため選択的な読出しができなくなる。前述のように
ソース側において制御ゲートが浮遊ゲートの外部にまで
延在しているのは、この部分に選択トランジスタを形成
し選択的な読出しを可能にするためである。The operating principle of this memory transistor will be briefly explained. The write operation is similar to normal ultraviolet erasing EPR, OM, in which a high voltage is applied to the drain region and control gate electrode, and hot electrons generated in the pinch-off region in the channel are injected into the floating gate electrode. This is done by so-called hot electron injection. The erase operation is performed by applying a high voltage to the drain region with the control gate electrode grounded.
Electrons in the floating gate electrode are emitted using Fowler-Nordheim type tunneling current. At this time, electrons are normally emitted in excess and positive charges are accumulated in the floating gate electrode after the erase operation, so conventional ultraviolet erase type EP
If the control gate electrode and floating gate electrode are formed in a self-aligned manner in the channel length direction as in a ROM, the memory transistor will be in a depletion state after erasing, making selective reading impossible. The reason why the control gate extends to the outside of the floating gate on the source side as described above is to form a selection transistor in this portion to enable selective reading.

第５図は、セルフ・アラインド・ゲート型と呼ばれるフ
ラッシュＥＥＰＲＯＭの一例を示す半導体チップの断面
図である。この例はｐ型半導体基板１の表面にｎ＋型の
ドレイン領域７と０１型のソース領域８とを設け、ソー
ス領域−トレイン領域間の半導体基板１上に第１ゲート
絶縁膜２を介して浮遊ゲート電極３を設け、さらにこの
浮遊ゲート電極３上に第２ゲート絶縁膜４を介して制御
ゲート電極６を設けたものである。浮遊ゲート電極３と
制御ゲート電極６とはチャンネル長方向において自己整
合的に形成されている。FIG. 5 is a cross-sectional view of a semiconductor chip showing an example of a flash EEPROM called a self-aligned gate type. In this example, an n+ type drain region 7 and an 01 type source region 8 are provided on the surface of a p-type semiconductor substrate 1, and are floating on the semiconductor substrate 1 between the source region and the train region via a first gate insulating film 2. A gate electrode 3 is provided, and a control gate electrode 6 is further provided on the floating gate electrode 3 with a second gate insulating film 4 interposed therebetween. The floating gate electrode 3 and the control gate electrode 6 are formed in a self-aligned manner in the channel length direction.

このメモリ・トランジスタの動作原理を簡単に説明する
。・書き込み動作は前述のスプリット・ゲート型フラッ
シュＥＥＰＲＯＭと同様である。消去動作も原理的には
スプリット・ゲート型フラッシュＥＥＰＲＯＭと同じで
あるが、この場合は制御ゲート電極を接地した状態でソ
ース領域に高電圧を印加し、ファウラー・ノルドハイム
型トンネル電流を用いて浮遊ゲート電極内の電子の放出
を行う。このとき、セルフ・アラインド・ゲート型セル
では選択ゲートがないので、デプレション状態にしない
ために通常浮遊ゲート電極内に負電荷が残った状態で消
去動作が停止される。The operating principle of this memory transistor will be briefly explained. -Write operation is similar to the aforementioned split gate type flash EEPROM. The erase operation is also the same in principle as a split-gate flash EEPROM, but in this case, a high voltage is applied to the source region with the control gate electrode grounded, and a Fowler-Nordheim tunnel current is used to erase the floating gate. Emit electrons within the electrode. At this time, since the self-aligned gate type cell does not have a selection gate, the erase operation is normally stopped with negative charges remaining in the floating gate electrode in order to prevent a depletion state.

これらのスプリット・ゲーｌ〜型あるいはセルファライ
ンド・ゲート型のフラッシュＥ　ＥＰ　Ｒ，ＯＭでは上
述したように消去動作時にファウラーノルドハイム型ト
ンネル電流を用いるため原理的には流れる電流量がごく
僅かである。従って、フラッシュＥ　Ｅ　Ｐ　Ｒ，ＯＭ
では従来のＥＥＰＲＯＭと同様に、別電源を用いること
なく、チップ内に設けられた昇圧回路によって消去が可
能となる。なお、この種記憶装置は、例えば、ｌ５ＳＣ
Ｃ’８９゜Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　
Ｐａｐｅｒｓ、　ｐｐ、１３８−１３９　　”ＡＩＭｂ
　Ｆ１ａ５ｈ　ＥＥＰＲＯＭ”に記載されている。These split-gate type or self-aligned gate type flash memory EPR, OM use Fowler-Nordheim type tunneling current during erase operation as described above, so in principle the amount of current that flows is very small. . Therefore, flash E E P R,OM
As with conventional EEPROMs, erasing can be performed using a booster circuit provided within the chip without using a separate power supply. Note that this type of storage device is, for example, l5SC.
C'89゜Digest of Technical
Papers, pp, 138-139 “AIMb
F1a5h EEPROM".

［発明が解決しようとする問題点］ 上述した従来のフラッシュＥＥＰＲＯＭでは消去動作に
トンネル電流を用いるために浮遊ゲート電極下のゲート
絶縁膜を酸化膜であれば１０ｎｍ程度にまで薄膜化する
必要があり、そのため、スプリット・ゲート型セルでは
ドレイン側の、セルフ　アラインド・ゲート型セルでは
ソース側のアバランシェ・ブレーク・ダウン電圧が低く
なるという問題がある。この問題は特に浮遊ゲートが負
に帯電している場合、つまり既書き込みセルにおいて、
顕著になる。[Problems to be Solved by the Invention] In the conventional flash EEPROM described above, in order to use a tunnel current for the erase operation, it is necessary to reduce the thickness of the gate insulating film under the floating gate electrode to about 10 nm if it is an oxide film. Therefore, there is a problem in that the avalanche breakdown voltage is low on the drain side in split-gate cells and on the source side in self-aligned gate cells. This problem is especially true when the floating gate is negatively charged, that is, in a written cell.
become noticeable.

第６図は、従来例の動作説明図である。同図に示すよう
に、浮遊ゲート電極に負電荷が多量に蓄えられた状態で
、立ち上がりが急峻な消去パルスがドレイン（またはソ
ース）に印加されると、アバランシェ・ブレーク・ダウ
ンが起こり大電流が流れる。このため閾値電圧は急速に
低下する。閾値電圧がある程度下がるとく浮遊ゲートの
電荷がある程度引き抜かれると）アバランシェ・ブレー
ク・ダウンは停止し、それ以後はファウラー・ノルドハ
イム型トンネリングが支配的になる。FIG. 6 is an explanatory diagram of the operation of the conventional example. As shown in the figure, when an erase pulse with a steep rise is applied to the drain (or source) with a large amount of negative charge stored in the floating gate electrode, avalanche breakdown occurs and a large current flows. flows. Therefore, the threshold voltage decreases rapidly. Avalanche breakdown stops (when the threshold voltage drops to a certain degree or the charge from the floating gate is extracted to a certain extent), and from then on Fowler-Nordheim tunneling becomes dominant.

而して、アバランシェ・ブレーク・ダウンが起きると、
ホット・ホールが絶縁膜中に注入され、ここにトラップ
される。この電荷は絶縁膜の漏れ電流を増加させ、メモ
リ・トランジスタのデータ保持特性に悪影響を与えたり
ゲート絶縁膜の劣化を速めて書き込み・消去の繰り返し
特性を悪化させたりする。Then, when avalanche breakdown occurs,
Hot holes are injected into the insulating film and trapped there. This charge increases the leakage current of the insulating film, which adversely affects the data retention characteristics of the memory transistor, and accelerates the deterioration of the gate insulating film, worsening the repeatability of writing and erasing.

［問題点を解決するための手段］ 本発明の不揮発性半導体記憶装置は、電荷蓄積のための
浮遊ゲートを有し、データの書き込み・消去にそれぞれ
ポット・エレクトロン注入、ファウラー・ノルドハイム
型トンネリングを用いる不揮発性記憶素子と、消去用高
電圧発生回路と、前記消去用高電圧発生回路の出力電流
を一定値以下に抑えるための制御回路とを具備している
。[Means for Solving the Problems] The nonvolatile semiconductor memory device of the present invention has a floating gate for charge storage, and uses pot electron injection and Fowler-Nordheim tunneling for writing and erasing data, respectively. It includes a nonvolatile memory element, a high voltage generation circuit for erasing, and a control circuit for suppressing the output current of the high voltage generation circuit for erasing to a certain value or less.

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。[Example] Next, an example of the present invention will be described with reference to the drawings.

第１図は本発明の一実施例を示す回路構成図である。本
実施例はスプリット・ゲート型セルの場合に関するもの
である。同図に示されるように、メモリ・セル・アレイ
１０の行線は行デコーダ］１に接続され、列線は選択ト
ランジスタＱｌ、Ｑ２を介して読み出し回路１３、書き
込み回路１４および消去回路系９に接続されている。消
去回路系９は、消去制御回路９１、昇圧回路９２、電流
検出回路９３および波形制御回路９４で構成されている
。選択トランジスタＱｌ、Ｑ２のゲートは列デコーダ１
２に接続されている。FIG. 1 is a circuit configuration diagram showing an embodiment of the present invention. This embodiment relates to the case of a split gate type cell. As shown in the figure, the row lines of the memory cell array 10 are connected to a row decoder 1, and the column lines are connected to a read circuit 13, a write circuit 14, and an erase circuit system 9 via selection transistors Ql and Q2. It is connected. The erase circuit system 9 includes an erase control circuit 91, a booster circuit 92, a current detection circuit 93, and a waveform control circuit 94. The gates of selection transistors Ql and Q2 are connected to column decoder 1.
Connected to 2.

回路構成で従来例と異なるのは、消去回路系の昇圧回路
９２の次段に電流検出回路９３を設け、さらに、その検
出内容によって昇圧回路の出力電圧を制御するためのフ
ィード・バック系として波形制御回路９４を設けた点で
ある。電流検出回路９３は消去時の動作電流をモニター
し、アバランシェ・ブレーク・ダウンによる大電流が発
生しかけたことを検出すると波形制御回路にフィード・
バック信号を出す。波形制御回路は昇圧回路への電力供
給を絞る。これにより昇圧回路の電圧立ち上がりは抑止
される。The difference in circuit configuration from the conventional example is that a current detection circuit 93 is provided at the next stage of the boost circuit 92 of the erase circuit system, and a waveform control circuit is provided as a feedback system to control the output voltage of the boost circuit based on the detected contents. This is because a control circuit 94 is provided. The current detection circuit 93 monitors the operating current during erasing, and when it detects that a large current is about to be generated due to avalanche breakdown, it feeds the current to the waveform control circuit.
Give a backing signal. The waveform control circuit throttles the power supply to the booster circuit. This suppresses the voltage rise of the booster circuit.

次に、第２図を参照して本実施例回路の動作について説
明する。消去電圧の立ち上がりに伴い、−時的にアバラ
ンシェ・ブレーク・ダウンが発生すると消去電流が増加
する。この電流が一定値を超えると、この検出情報を受
けて波形制御回路９４は昇圧回路への電力供給を絞る。Next, the operation of the circuit of this embodiment will be explained with reference to FIG. As the erase voltage rises, if avalanche breakdown occurs from time to time, the erase current increases. When this current exceeds a certain value, the waveform control circuit 94 receives this detection information and throttles the power supply to the booster circuit.

これにより消去電流は抑制され、ブレーク・ダウンの発
生は抑えられる。この間ファウラー・ノルドハイム型ト
ンネリングによる消去は進み浮遊ゲートの電位が上昇す
るため、その後はアバランシェ・ブレーク・ダウンを生
じなくなり、ファウラー・ノルドハイム型トンネリング
が支配的になる。This suppresses the erase current and suppresses the occurrence of breakdown. During this time, erasure by Fowler-Nordheim tunneling progresses and the potential of the floating gate increases, so avalanche breakdown no longer occurs and Fowler-Nordheim tunneling becomes dominant.

本実施例によれば、消去時のアバランシェ・ブレーク・
ダウンの発生を掻く僅かに抑えることができる。そのた
め、本実施例により、メモリセルの書き込み・消去の繰
り返し特性を従来方式の数百サイクル程度から１０００
０サイクル以上にまで高めることが可能になった。According to this embodiment, the avalanche break and
The generation of down can be suppressed to a slight level. Therefore, with this embodiment, the repetition characteristics of writing and erasing of memory cells can be improved from several hundred cycles in the conventional method to 1000 cycles.
It is now possible to increase the number of cycles to more than 0 cycles.

第３図は、本発明の他の実施例を示す回路構成図であっ
て、本実施例では、メモリ　セル　アレイ１０ａにはセ
ルフ・アラインド・ゲート型メモリ・トランジスタが配
置されている。FIG. 3 is a circuit configuration diagram showing another embodiment of the present invention. In this embodiment, self-aligned gate type memory transistors are arranged in the memory cell array 10a.

この実施例においては、読み出し、書き込み動作時には
、消去切り替え信号「πＫをハイレベルとすることによ
り、メモリ・セルのソースを接地し、消去動作時におい
ては消去切り替え信号ＥＲＡをハイレベルとして、メモ
リ・セルのソースと消去回路系９とを接続する。それ以
外の動作は先の実施例と同様である。In this embodiment, during read and write operations, the source of the memory cell is grounded by setting the erase switching signal ``πK to high level, and during the erasing operation, the erase switching signal ERA is set to high level to ground the memory cell source. The source of the cell is connected to the erase circuit system 9.Other operations are the same as in the previous embodiment.

なお、本発明の昇圧回路の出力電圧制御は、昇圧回路を
駆動する発振器の周波数を調整することによって行うこ
ともできる。Note that the output voltage control of the booster circuit of the present invention can also be performed by adjusting the frequency of an oscillator that drives the booster circuit.

［発明の効果］ 以上説明したように７本発明は、スプリット・ゲート型
、セルフ・アラインド・ゲート型、何れのフラッシュＥ
ＥＰＲＯＭにおいても、消去用高電圧発生回路の出力段
に電流検出回路を設け、その出力信号により高電圧発生
回路の出力電圧あるいはその立ち上がりを抑制するもの
であるので、本発明によれば、消去時のアバランシェ・
ブレーク　ダウンの発生を掻く僅かに抑えることができ
る。したがって、本発明によれば、ゲート絶縁膜ｌ＼の
ホット・ホールの注入を抑えることができ、メモリ・ト
ランジスタの書き込み・消去繰り返し特性およびメモリ
保持特性を大幅に改善することが可能となる。[Effects of the Invention] As explained above, the present invention can be applied to either split gate type or self-aligned gate type flash E.
In the EPROM as well, a current detection circuit is provided at the output stage of the high voltage generation circuit for erasing, and the output signal of the current detection circuit is used to suppress the output voltage of the high voltage generation circuit or its rise. Avalanche of
The occurrence of breakdown can be suppressed to a slight degree. Therefore, according to the present invention, it is possible to suppress the injection of hot holes into the gate insulating film l\, and it is possible to significantly improve the write/erase repetition characteristics and memory retention characteristics of the memory transistor.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示す回ＦＲ１構成図、第２
図はその動作説明図、第３図は本発明の他の実施例を示
す回路構成図、第４図、第５図は、それぞれ、フラッシ
ュＥＥＰＲＯＭの断面図、第６図は従来例の動作説明図
である。 １・・・ｐ型半導体基板１、　２・・・第１ゲート絶縁
膜、　　３・・・浮遊ゲート電極、　　４・・・第２ゲ
ート絶縁膜、　　　５・・・第３ゲート絶縁膜、　　６
・・・制御ゲート電極、　　７・・・ドレイン領域、８
・・・ソース領域、　　９・・・消去回路系、　　９１
・消去制御回路、　　　９２・・・昇圧回路、　　９３
・・・電流検出回路、　　９４・・・波形制御回路、１
０．１．０　ａ・・・メモリ・セル・アレイ、　　　１
］・・・行デコーダ、　　１２・・・列デコーダ、　Ｑ
ｌ、Ｑ２・・・選択トランジスタ、　　Ｑ３、Ｑ４・・
・切り替えトランジスタ。Fig. 1 is a configuration diagram of FR1 showing one embodiment of the present invention;
3 is a circuit configuration diagram showing another embodiment of the present invention, FIGS. 4 and 5 are sectional views of the flash EEPROM, and FIG. 6 is an explanation of the operation of the conventional example. It is a diagram. DESCRIPTION OF SYMBOLS 1... P-type semiconductor substrate 1, 2... First gate insulating film, 3... Floating gate electrode, 4... Second gate insulating film, 5... Third gate insulating film, 6
...Control gate electrode, 7...Drain region, 8
...source region, 9...erase circuit system, 91
・Erase control circuit, 92... Boost circuit, 93
...Current detection circuit, 94...Waveform control circuit, 1
0.1.0 a...Memory cell array, 1
]...Row decoder, 12...Column decoder, Q
l, Q2...selection transistor, Q3, Q4...
・Switching transistor.

Claims (2)

【特許請求の範囲】[Claims] （１）電荷蓄積のための浮遊ゲートを有し、ホット・エ
レクトロン注入、ファウラー・ノルドハイム型トンネリ
ングによってデータの書き込み、消去が行われる不揮発
性記憶素子と、 該不揮発性記憶素子に印加される消去用高電圧を発生す
る高電圧発生回路と、 該高電圧発生回路の出力電流値により前記高電圧発生回
路の出力電圧を抑制する制御回路と、を具備する不揮発
性半導体記憶装置。(1) A non-volatile memory element that has a floating gate for charge storage and in which data is written and erased by hot electron injection and Fowler-Nordheim tunneling, and an erase voltage that is applied to the non-volatile memory element. A nonvolatile semiconductor memory device comprising: a high voltage generation circuit that generates a high voltage; and a control circuit that suppresses the output voltage of the high voltage generation circuit based on an output current value of the high voltage generation circuit. （２）前記制御回路が、前記出力電流値が一定値に達し
たときに前記高電圧発生回路の電圧立ち上がり特性を変
更させるものである請求項１記載の不揮発性半導体記憶
装置。(2) The nonvolatile semiconductor memory device according to claim 1, wherein the control circuit changes the voltage rise characteristics of the high voltage generation circuit when the output current value reaches a certain value.