JPH03252545A - Wiring pattern inspection device - Google Patents
Wiring pattern inspection deviceInfo
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- JPH03252545A JPH03252545A JP2052128A JP5212890A JPH03252545A JP H03252545 A JPH03252545 A JP H03252545A JP 2052128 A JP2052128 A JP 2052128A JP 5212890 A JP5212890 A JP 5212890A JP H03252545 A JPH03252545 A JP H03252545A
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Landscapes
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- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、プリント基板やホトマスク等における配線パ
ターンの不良を検査する配線パターン検査装置に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a wiring pattern inspection device for inspecting wiring patterns on printed circuit boards, photomasks, etc. for defects.
従来の技術
従来、プリント基板等の不良の検査は人間による目視検
査に頼っていた。ところが、製品の小型化や軽量化が進
むにつれ、プリント基板の配線パターン細密化や複雑化
がより一層進んでいる。このような状況の中で、人間が
高い検査精度を保ちつつ非常に細密な配線パターンを、
しかも長時間続けることが難しくなってきており、検査
の自動化が強く望まれている。2. Description of the Related Art Conventionally, inspection for defects in printed circuit boards and the like has relied on human visual inspection. However, as products become smaller and lighter, the wiring patterns of printed circuit boards are becoming increasingly finer and more complex. Under these circumstances, humans can inspect extremely detailed wiring patterns while maintaining high inspection accuracy.
Moreover, it has become difficult to continue testing for long periods of time, and automation of testing is strongly desired.
配線パターンの欠陥検出方式として、ジョージ、エル、
シー、サンとアニル、）ｒ＋、’）エイノ、（Ｊｏｒｇ
ｅ Ｌ、０．８ａｎｚ ａｎｄ Ａｎｉｌ Ｋ、Ｊａｉ
ｎ ： Ｍａｃｈｉｎｅ−ｖｉｓｉｏｎ ｔｅｃｈｉｑ
ｕｅｓ ｆｏｒ ｉｎ ５ｐｅｃｔｉｏｎ ｏｆ ｐｒ
ｉｎｔｅｄｗｉｒｉｎｇ ｂｏａｒｄｓ ａｎｄ ｔｈ
ｉｃｋ−ｆｉｌｅｍ ｃｉｒｃｕｉｔｓ 、 ０ｐｔｉ
ｃｌＳｏｃｉｅｔｙ ｏｆ Ａｍｅｒｉｃａ、 Ｖｏｌ
、３． Ｎｏ、 ９／ｓｅｐｔｅｍｂｅｒｐｐ １４６
５〜１４８２．１９８６）らにより数多くの方式が紹介
されており、主にデザインルール法と比較法の２つの方
式に分類することができる。しかし、これらの方法は一
長一短がある。As a defect detection method for wiring patterns, George, L.
See, San and Anil, )r+, ') Eino, (Jorg
e L, 0.8 anz and Anil K, Jai
n: Machine-vision technology
ues for in 5pection of pr
inted wiring boards and th
ick-filem circuits, 0pti
clSociety of America, Vol.
, 3. No. 9/septemberpp 146
5-1482, 1986) have introduced a number of methods, which can be mainly classified into two methods: the design rule method and the comparison method. However, these methods have advantages and disadvantages.
中でも、将来有望な興味深い方式としては、ジョナ、マ
ンデビル（Ｊｏｎｒ 、Ｍａｎｄｅｖｉｌｅ ： ”Ｎ
ｏｖｅｌ ｍｅ−ｔｈｏｄ ｆｏｒ ａｎａｌｙｓｉｓ
ｏｆ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｉｍａｇｅ
ｓ 。Among them, an interesting method with a promising future is Jonr, Mandeville (Jonr, Mandeville: "N
ovel method for analysis
of printed circuit image
s.
ＩＢＭ Ｊ、Ｒｅｓ、ＤＥＶＢＬＯＰ、、 ＶＯＬ、２
９． ＮＯ，１。IBM J,Res,DEVBLOP,, VOL,2
9. NO, 1.
ＪＡＮＵＡＲＹ、 １９８５ ）の方式があり、２値化
した画像データを収縮または膨張させたのち細線化し、
配線パターンの欠陥を検出する方法であり、以下に従来
例として説明する。JANUARY, 1985), which shrinks or expands the binarized image data and then thins it.
This is a method for detecting defects in wiring patterns, and will be explained below as a conventional example.
第６図に、欠陥検出の処理の流れを示す。同図（ａ）〜
（ｄ）は断線の検出を示し、同図（ｅ）〜（ｈ）はショ
ートの検出を示している。FIG. 6 shows the flow of defect detection processing. Figure (a)~
(d) shows the detection of a disconnection, and (e) to (h) of the same figure show the detection of a short circuit.
（ａ）は、欠陥画像を示しており、ｂ点および０点が線
幅異常や断線の致命的欠陥とし、ａ点は欠陥としないも
のとする。第１ステツプとして（ｂ）では、画像の収縮
処理（周辺から一画素ずつ削り取る処理）を行う。この
処理により、（ｂ）の欠陥が断線となる・第２ステツプ
として（ｃ）では、細線化処理（周辺から一本の線にな
るまで一画素ずつ削り取る処理）を行う。これにより、
配線パターンは一本の線となる。第３ステツプとして（
ｄ）では、３ｘ３論理マスクを走査させＬＵＴ （ルッ
ク・アップ・テーブル）を参照しながら欠陥の検出を行
い、ｂ点および０点が断線として検出できる。さらに、
端子部と配線パターンとの接合点も検出している。(a) shows a defect image, where point b and point 0 are fatal defects such as line width abnormalities or disconnections, and point a is not considered a defect. In the first step (b), image shrinkage processing (processing to remove one pixel from the periphery) is performed. As a result of this process, the defect in (b) becomes a disconnection. As a second step, in (c), a thinning process (a process in which each pixel is removed from the periphery until a single line is formed) is performed. This results in
The wiring pattern is a single line. As the third step (
In d), defects are detected by scanning a 3x3 logic mask and referring to an LUT (look up table), and points b and 0 can be detected as disconnections. moreover,
Junction points between the terminal section and the wiring pattern are also detected.
次に、ショートおよび線間異常について（ｅ）〜（ｈ）
の処理の流れに沿って説明する。Next, regarding short circuits and line abnormalities (e) to (h)
This will be explained along the flow of processing.
（ｅ）は、欠陥画像を示し、ｂ点および０点を線間異常
とショートの致命的欠陥としている。第１ステツプとし
て（ｆ）では、画像の膨張処理（周辺画素から一画素ず
つ膨らませる）を行い、これによりｂ点がショート状態
になる。第２ステツプとして（ｇ）では、細線化処理を
行い、−本の線にする。第３ステツプとして（ｈ）では
、３×３論理マスクを走査させＬＵＴ（ルック・アップ
・テーブル）を参照しながら欠陥の検出を行い、ｂ点お
よび０点がＴ分岐として、つまりショートとして検出で
きる。(e) shows a defect image, in which point b and point 0 are considered to be fatal defects of line abnormality and short circuit. As the first step (f), image expansion processing (inflating one pixel at a time starting from the surrounding pixels) is performed, thereby bringing point b into a short-circuit state. In the second step (g), thinning processing is performed to make -1 lines. In the third step (h), defects are detected by scanning the 3x3 logic mask and referring to the LUT (look up table), and points b and 0 can be detected as T branches, that is, shorts. .
以上のようにして、断線や線幅異常およびショートや線
間異常が検出できる。In the manner described above, wire breaks, line width abnormalities, short circuits, and line spacing abnormalities can be detected.
なお、細線化処理および膨張処理等の画像処理手法につ
いては、森俊二、板倉栂子著：”画像認識の基礎［Ｉ］
“、オーム社に詳しく記載されているので詳細な説明は
省略した。Regarding image processing methods such as thinning processing and dilation processing, please refer to "Fundamentals of Image Recognition [I]" by Shunji Mori and Yuko Itakura.
``Since it is described in detail in Ohmsha, a detailed explanation is omitted.
発明が解決しようとする課題
さて、２値化画像を収縮や膨張し、欠陥を助長した上で
細線化し３Ｘ３の論理マスクを走査し欠陥を検出する方
式について説明した。この方法は、確実に欠陥が検出で
き有望な方法と言えよう。Problems to be Solved by the Invention Now, a method has been described in which a binarized image is contracted or expanded to promote defects, thinned, and a 3×3 logical mask is scanned to detect defects. This method can be said to be a promising method as it can reliably detect defects.
しかし、最小線幅および最小線間の設定が複数の場合、
画像の収縮や膨張および細線化処理プロセスを複数必要
となり、ハードウェアの負担が大きくなる。また、欠陥
を助長する処理のために、線幅異常と断線あるいは線間
異常とショートの分類ができないなど課題がある。However, if the minimum line width and minimum line spacing settings are multiple,
Multiple image contraction, expansion, and thinning processing processes are required, which increases the burden on the hardware. Additionally, because of the process that promotes defects, there are problems such as the inability to classify line width abnormalities and disconnections, or line spacing abnormalities and shorts.
本発明は上記課題に鑑み、簡単な構成で、各種の線異常
を分類・検出できる配線パターン検査装置を提供するも
のである。In view of the above problems, the present invention provides a wiring pattern inspection device that has a simple configuration and is capable of classifying and detecting various line abnormalities.
課題を解決するための手段
上記課題を解決するため本発明の技術的解決手段は、プ
リント基板上に形成された配線パターンを光電変換する
画像入力手段と、前記画像入力手段からの濃淡画像を２
値画像に変換する２値化手段と、配線パターンの背景か
ら１画素ずつ削りながら全画素に対して定めた回数を繰
り返し細分化処理し、削られる対象画素の繰り返し回数
とスケルトン画像を出力する細線化処理手段と、前記細
線化処理手段からの削られる対象画素の繰り返し回数を
背景からの距離値として付与した距離変換画像を出力す
る距離画像変換手段と、前記スケルトン画像に沿って距
離変換画像の距離値と１つ以上の任意の設定閾値（最小
値または最大値）とを比較し配線パターン幅の欠陥を検
出する欠陥検出手段とから構成したものである。Means for Solving the Problems In order to solve the above problems, the technical solution of the present invention includes an image input means for photoelectrically converting a wiring pattern formed on a printed circuit board, and a grayscale image from the image input means.
A binarization means that converts into a value image, and a thin line that removes each pixel from the background of the wiring pattern and repeatedly subdivides all pixels a predetermined number of times, and outputs the number of repetitions of the target pixel to be removed and a skeleton image. distance image converting means for outputting a distance converted image in which the number of repetitions of the target pixel to be removed from the thinning processing means is given as a distance value from the background; The defect detecting means compares the distance value with one or more arbitrarily set threshold values (minimum value or maximum value) to detect defects in the width of the wiring pattern.
作用
本発明は、プリント基板上に形成された配線パターンな
光電変換し、得られた濃淡画像を２値化手段により２値
画像とする。２値画像を用いて、配線パターンの各画素
の背景から１画素ずつ削り取るような細線化処理をする
とともに削り取られた画素に背景からの距離値を付与し
、スケルトン画像と距離変換画像とを得る。注目画素が
スケルトン画像位置にあるとき、距離変換画像の距離値
と１つ以上の任意の設定閾値（最小値または最大値）と
を比較し配線パターン幅の欠陥を検出するもので、距離
変換画像に変換することにより直接距離値即ち配線パタ
ーン幅が認識できるために簡便に検査できる。Function The present invention photoelectrically converts a wiring pattern formed on a printed circuit board, and converts the obtained grayscale image into a binary image using a binarization means. Using a binary image, a thinning process is performed to remove one pixel from the background of each pixel of the wiring pattern, and a distance value from the background is given to the removed pixel to obtain a skeleton image and a distance conversion image. . When the pixel of interest is at the skeleton image position, defects in the wiring pattern width are detected by comparing the distance value of the distance-converted image with one or more arbitrary set thresholds (minimum value or maximum value). By converting it into , the distance value, that is, the wiring pattern width can be directly recognized, making it easy to inspect.
実施例
以下、第１図を参照しながら本発明の実施例について説
明する。Embodiments Hereinafter, embodiments of the present invention will be described with reference to FIG.
第１図は本発明の配線パターン検査装置の一実施例を示
すブロック図である。第１図において、１０１はプリン
ト基板、１０２はリング状のライトガイドなどの拡散照
明装置１０４とＣＣＤカメラのような撮像装置１０３を
備えた画像入力手段、１０５は濃淡画像を２値画像に変
換する２値化手段、１０６は２値画像を用いて背景から
１画素ずつ削り取る細線化処理手段、１０７は背景から
の最短距離値に変換する距離画像変換手段、１０Ｂは距
離変換画像を用いて距離値とある任意の設定閾値と比較
し配線パターン幅の欠陥を検出する欠陥検出手段を示す
。FIG. 1 is a block diagram showing an embodiment of the wiring pattern inspection device of the present invention. In FIG. 1, 101 is a printed circuit board, 102 is an image input means including a diffuse illumination device 104 such as a ring-shaped light guide, and an imaging device 103 such as a CCD camera, and 105 is a converter for converting a grayscale image into a binary image. Binarization means, 106 is a thinning processing means for removing one pixel from the background using a binary image, 107 is a distance image conversion means for converting to the shortest distance value from the background, 10B is a distance value using the distance conversion image A defect detection means for detecting a defect in the width of a wiring pattern by comparing it with a certain arbitrary set threshold value is shown.
第１図に基づき、以下にその動作を説明する。The operation will be explained below based on FIG.
プリント基板１ｏ１上に形成された配線パターンを、リ
ング状のライトガイドなどの拡散照明装置１０４で照明
し、ＣＣＤカメラ（１次元または２次元）などの撮像装
置１０３を備えた画像入力手段１ｏ２で濃淡画像とし入
力する。本実施例では、ラスクスキャンのイメージで以
後説明するので撮像装置は１次元のＣＣＤカメラを用い
た例を示す。The wiring pattern formed on the printed circuit board 1o1 is illuminated with a diffused illumination device 104 such as a ring-shaped light guide, and the image input means 1o2 equipped with an imaging device 103 such as a CCD camera (one-dimensional or two-dimensional) is used to determine the shading. Input as an image. In this embodiment, since the following description will be made using a Rusk scan image, an example will be shown in which a one-dimensional CCD camera is used as the imaging device.
画像入力手段１０２で得られた濃淡画像から背景と配線
パターンとを分離するために、２値化手段１０５である
任意閾値と比較し２値画像に変換する。細線化処理手段
１０６は、２値化手段１０６からの２値画像を用いて、
配線パターンを背景側から１画素ずつある条件に基づい
て削る細線化処理を全画素に対して定めた回数実施し、
削られた対象画素の繰り返し回数とスケルトン画像を出
力する。距離画像変換手段１０７は、細線化処理手段１
０６からの削られた対象画素の繰り返し回数を配線パタ
ーンの背景からの距離値として付与した距離変換画像を
出力する。欠陥検出手段１０８は、細線化処理手段１０
６からのスケルトン画像と距離画像変換手段１０７から
の距離変換画像から、スケルトン画像に沿って距離変換
画像の距離値と１つ以上の任意の設定閾値（最小値また
は最大値）と比較し、配線パターン幅の欠陥を検出する
ものである。In order to separate the background and the wiring pattern from the grayscale image obtained by the image input means 102, the image is compared with an arbitrary threshold value by the binarization means 105 and converted into a binary image. The thinning processing means 106 uses the binary image from the binarization means 106 to
A thinning process is performed on all pixels for a set number of times, in which the wiring pattern is removed one pixel at a time based on certain conditions from the background side.
Outputs the number of repetitions of the removed target pixel and a skeleton image. The distance image conversion means 107 is the thinning processing means 1
A distance-converted image in which the number of repetitions of the target pixel removed from 06 is given as a distance value from the background of the wiring pattern is output. The defect detection means 108 is the thinning processing means 10
From the skeleton image from 6 and the distance conversion image from the distance image conversion means 107, the distance value of the distance conversion image is compared with one or more arbitrary set threshold values (minimum value or maximum value) along the skeleton image, and the wiring This detects defects in pattern width.
以上の動作を繰り返し、順次行うことによりプリント基
板１０１の全面について検査することができる。この一
連の動作は、適当な信号により同期して行うものである
。By repeating and sequentially performing the above operations, the entire surface of the printed circuit board 101 can be inspected. This series of operations is performed synchronously by appropriate signals.
次に、細線化処理手段１０６、距離画像変換手段１０７
および欠陥検出手段１０Ｂについて、第２図〜第６図を
用いてさらに詳しく説明する。Next, the thinning processing means 106 and the distance image conversion means 107
The defect detection means 10B will be explained in more detail with reference to FIGS. 2 to 6.
細線化処理は、配線パターンを外側から１画素削る処理
をｎ回繰り返すことにより細線化画像（スケルトン画像
）を得るものであり、細線化処理の一般的な手法を第２
図（ｂ）〜（ｆ）を用いて説明する。In the thinning process, a thinning image (skeleton image) is obtained by repeating the process of removing one pixel from the outside of the wiring pattern n times.
This will be explained using Figures (b) to (f).
２値画像を第２図（ｂ）に示すように３×３の走査窓で
走査し、注目画素（窓の中央画素≠）が１のとき、近傍
８画素ｄ１〜ｄ８の状態に応じて、注目画素な０（つま
り、削る）に変換するかどうかをＬＵＴを用いて判定し
、注目画素の消去判定を４回に分けて処理する。この理
由は、偶数画素幅のパターンの消去を防ぐためのもの、
Ｌ ｔｙ Ｔ （Ａ）〜Ｌ Ｕ Ｔ （Ｄ）には上下左
右から削るパターンをそれぞれ登録するものでその一例
を第２図（ｃ）〜（ｆ）に示す。A binary image is scanned with a 3×3 scanning window as shown in FIG. 2(b), and when the pixel of interest (center pixel of the window ≠) is 1, depending on the states of the eight neighboring pixels d1 to d8, It is determined using the LUT whether or not the pixel of interest should be converted to 0 (that is, deleted), and the deletion determination of the pixel of interest is processed in four steps. The reason for this is to prevent erasure of patterns with even pixel width.
L ty T (A) to L UT (D) are for registering patterns for cutting from the top, bottom, left, and right, respectively, and examples thereof are shown in FIGS. 2(c) to 2(f).
第２図（ａ）を用いて、配線パターンの背景側から１画
素削る細線化処理の詳細ブロック図を示し、以下に説明
する。A detailed block diagram of a thinning process for removing one pixel from the background side of a wiring pattern is shown using FIG. 2(a), and will be described below.
２値化手段１０６からの２値画像２０１を、１ライン遅
延用のラインメモリ２０２および３×３走査窓２０３に
入力し、図はは記載していないが画素同期信号のタイミ
ングをとりながら転送していくものである。３×３走査
窓２０３の出力をルックアップテーブルであるＬＵＴ（
Ａ）２０４に入力し、注目画素を消去するかどうかを判
断する。同様のことを、カスケード接続し４回繰り返し
１画素削れたスケルトン画像２１６を出力するもので、
削りたい任意画素数分同一の処理をすれば細線化画像（
スケルトン画像）を得ることができる。さらに、２値画
像２０１をスケルトン画像２１６と同期を取るために遅
延メモリ２１３で遅延し、スケルトン画像２１６と遅延
メモリ２１３で遅延した２値画像との排他的論理和２１
４を取ることで削られた対象画素を示すフラグ２１６を
出力する。A binary image 201 from the binarization means 106 is input to a line memory 202 for one line delay and a 3×3 scanning window 203, and is transferred while timing a pixel synchronization signal, although not shown in the figure. It's something to do. The output of the 3×3 scanning window 203 is stored in a look-up table LUT (
A) 204 to determine whether to erase the pixel of interest. The same process is repeated 4 times in cascade to output a skeleton image 216 with one pixel removed.
If you perform the same processing for any number of pixels you want to remove, you will get a thin line image (
skeleton image) can be obtained. Further, the binary image 201 is delayed in a delay memory 213 in order to synchronize with the skeleton image 216, and an exclusive OR 21 of the skeleton image 216 and the binary image delayed in the delay memory 213 is performed.
By taking 4, a flag 216 indicating the removed target pixel is output.
次に、第３図に距離画像変換手段の詳細プ０．７り図な
示し、以下に説明する。Next, FIG. 3 shows a detailed diagram of the distance image converting means, which will be described below.
まず、細線化処理手段１０６は、１画素細線化処理ブロ
ック３０１をｎ段接続し、スケルトン画像３１２および
１画素細線化処理ブロック３０１の各段からの削られた
対象画素を示すフラグを出力している。距離画像変換手
段１０７では、１画素細線化処理ブロック３０１の各段
に対応したセレクタと多値のラインメモリから構成され
最終段からは距離変換画像３１３が出力される。First, the thinning processing means 106 connects n stages of 1-pixel thinning processing blocks 301 and outputs flags indicating the thinned target pixels from each stage of the skeleton image 312 and 1-pixel thinning processing blocks 301. There is. The distance image conversion means 107 includes a selector corresponding to each stage of the 1-pixel thinning processing block 301 and a multivalued line memory, and a distance transformed image 313 is output from the final stage.
最初は、１画素細線化処理ブロック＃１からのフラグで
セレクタ３０２の距離値″′０“または１″のどちらか
を選択し、ラインメモリに記憶する。つまり、フラグが
１なら距離値１ を選択する。次に、１画素細線化処理
ブロック＃２かものフラグでセレクタ３０４で、ライン
メモリ３０３からのデータか距離値”２″のどちらかを
選択し、前処理結果と合成する。この処理を、１画素細
線化処理プロロク＃ｎまで繰り返すことで、最終的に各
段で得られた距離値の合成結果として距離変換画像３１
３を得ることができる。Initially, either the distance value "'0" or 1" of the selector 302 is selected using the flag from the 1-pixel thinning processing block #1 and stored in the line memory. In other words, if the flag is 1, the distance value 1 is selected. Next, with the flag for 1-pixel thinning processing block #2, the selector 304 selects either the data from the line memory 303 or the distance value "2", and combines it with the preprocessing result.This processing By repeating the steps up to 1 pixel thinning process #n, the distance transformed image 31 is finally obtained as a result of combining the distance values obtained at each stage.
You can get 3.
次に、第４図に欠陥検出手段１０Ｂの詳細ブロック図を
示し以下に説明する。Next, FIG. 4 shows a detailed block diagram of the defect detection means 10B and will be described below.
細線化処理手段１０６からのスケルトン画像４０１と距
離画像変換手段１０７かもの距離変換画像４０２を入力
する。距離変換画像４０２は、配線パターン幅の許容値
を示す任意閾値と比較されるが、本実施例では２つの任
意閾値である設定値Ａ４０６（最小値）と設定値Ｂ ４
０７ （最大値）の例について説明する。距離変換画像
４０２は、同期を取るためのレジスタ４０３を介して比
較器４０４および４０６に入力され、配線パターン幅の
許容値を示す設定値Ａ ４０６と設定値Ｂ４Ｏ７と比較
されて、論理和４０８が取られ欠陥が検出される。さら
に、スケルトン画像４０１と論理積４０９が取られ、ス
ケルトン画像上に発生した欠陥のみ欠陥情報として出力
される。A skeleton image 401 from the thinning processing means 106 and a distance transformed image 402 from the distance image transforming means 107 are input. The distance conversion image 402 is compared with arbitrary threshold values indicating the permissible value of the wiring pattern width, and in this embodiment, two arbitrary threshold values are set value A406 (minimum value) and set value B406.
An example of 07 (maximum value) will be explained. The distance conversion image 402 is input to comparators 404 and 406 via a register 403 for synchronization, and is compared with a setting value A 406 indicating an allowable value of the wiring pattern width and a setting value B4O7, and a logical sum 408 is obtained. defects are detected. Furthermore, a logical product 409 is taken with the skeleton image 401, and only defects occurring on the skeleton image are output as defect information.
才た、欠陥情報として、座標データや欠陥の種類などを
出力することも容易に実現できることも付は加えておく
。It should be noted that it is also possible to easily output coordinate data, defect type, etc. as defect information.
さらに、スケルトン画像を３×３の走査窓で走査し、Ｌ
ＵＴで評価することにより終端およびＴ分岐等の欠陥検
出も容易に実現できることは、従来例からも明らかであ
り詳細の説明は省略した。Furthermore, the skeleton image is scanned with a 3×3 scanning window, and L
It is clear from the prior art that defects such as terminal ends and T-branches can be easily detected by evaluating with UT, and detailed explanation is omitted.
第５図に本発明で処理した例を示す。FIG. 5 shows an example processed by the present invention.
囚は配線パターンの線幅異常の欠陥を含む２値画像を示
す。（Ｂ）は細線化処理されたスケルトン画像と２値画
像を示す。（Ｃ）は距離変換された距離変換画像を示す
。（Ｄ）は欠陥検出によって得られた欠陥検出例を示す
。本実施例では、最小線幅７画素以下および最大線幅１
３画素以上を線幅異常として検出している。The figure shows a binary image containing a defect of abnormal line width in the wiring pattern. (B) shows a skeleton image and a binary image that have been subjected to line thinning processing. (C) shows a distance-converted image that has been subjected to distance conversion. (D) shows an example of defect detection obtained by defect detection. In this example, the minimum line width is 7 pixels or less and the maximum line width is 1 pixel.
Three or more pixels are detected as abnormal line width.
発明の効果
以上述べてきたように本発明の効果は、２値画像を用い
て配線パターンの背景側から１画素ずつ削る処理をｎ回
繰り返してスケルトン画像を得ると共に、削れた対象画
素に背景側からの距離値を付与し距離変換画像を出力し
、両者から欠陥検出を行うものである。これにより、ス
ケルトン画像と距離変換画像を同時に得られるために、
複数の線幅の許容閾値を容易に設定できる。よって、本
発明は簡単な構成で、各種の線異常を分類・検出でき、
その効果は大なるものがある。Effects of the Invention As described above, the effects of the present invention are as follows: Using a binary image, a process of removing one pixel from the background side of the wiring pattern is repeated n times to obtain a skeleton image, and the removed target pixel is removed from the background side. A distance value is assigned to the object, a distance-converted image is output, and defects are detected from both. This allows you to obtain a skeleton image and a distance transformed image at the same time.
Easily set tolerance thresholds for multiple line widths. Therefore, the present invention can classify and detect various line abnormalities with a simple configuration.
The effect is great.
第１図は本発明の一実施例における配線パターン検査装
置のブロック結線図、第２図（ａ）は同装置る距離画像
変換手段の詳細ブロック図、第４図は同装置における欠
陥検出手段の詳細ブロック結線図、第６図Ｃａ）〜（ｄ
）は本発明の処理状態を示す図、を示す図である。
１０１・・・プリント基板、１０２・・・画像入力手段
、１０３・・・撮像装置、１０６・・・２値化手段、１
０６・・・細線化処理手段、１０７・・・距離画像変換
手段、１０８・・・欠陥検出手段、２０２・・・ライン
メモリ、２０３・・・３×３走査窓、２０４−Ｌ Ｕ
Ｔ。FIG. 1 is a block diagram of a wiring pattern inspection device according to an embodiment of the present invention, FIG. 2(a) is a detailed block diagram of a distance image conversion means in the same device, and FIG. 4 is a detailed block diagram of a defect detection means in the same device. Detailed block wiring diagram, Figure 6 Ca) to (d)
) is a diagram showing a processing state of the present invention. 101... Printed circuit board, 102... Image input means, 103... Imaging device, 106... Binarization means, 1
06... Thinning processing means, 107... Distance image conversion means, 108... Defect detection means, 202... Line memory, 203... 3×3 scanning window, 204-L U
T.
Claims (1)
する画像入力手段と、前記画像入力手段からの濃淡画像
を２値画像に変換する２値化手段と、配線パターンの背
景側から１画素ずつ削りながら全画素に対して定めた回
数を繰り返し細線化処理し、削られた対象画素の繰り返
し回数とスケルトン画像を出力する細線化処理手段と、
前記細線化処理手段からの削られた対象画素の繰り返し
回数を背景からの距離値として付与した距離変換画像を
出力する距離画像変換手段と、前記スケルトン画像に沿
つて距離変換画像の距離値と１つ以上の任意の設定閾値
（最小値または最大値）とを比較し、配線パターン幅の
欠陥を検出する欠陥検出手段とを具備した配線パターン
検査装置。an image input means for photoelectrically converting a wiring pattern formed on a printed circuit board; a binarization means for converting a grayscale image from the image input means into a binary image; a thinning processing means that repeats thinning processing for all pixels a predetermined number of times and outputs the number of repetitions of the removed target pixel and a skeleton image;
distance image converting means for outputting a distance converted image in which the number of repetitions of the thinned target pixel from the thinning processing means is given as a distance value from the background; A wiring pattern inspection device comprising a defect detection means for detecting a defect in the wiring pattern width by comparing two or more arbitrary set threshold values (minimum value or maximum value).
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2052128A JPH0750037B2 (en) | 1990-03-02 | 1990-03-02 | Wiring pattern inspection device |
| US07/936,324 US5272763A (en) | 1990-03-02 | 1992-08-28 | Apparatus for inspecting wiring pattern formed on a board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2052128A JPH0750037B2 (en) | 1990-03-02 | 1990-03-02 | Wiring pattern inspection device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03252545A true JPH03252545A (en) | 1991-11-11 |
| JPH0750037B2 JPH0750037B2 (en) | 1995-05-31 |
Family
ID=12906236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2052128A Expired - Lifetime JPH0750037B2 (en) | 1990-03-02 | 1990-03-02 | Wiring pattern inspection device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750037B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5608816A (en) * | 1993-12-24 | 1997-03-04 | Matsushita Electric Industrial Co., Ltd. | Apparatus for inspecting a wiring pattern according to a micro-inspection and a macro-inspection performed in parallel |
| JP2002096018A (en) * | 2000-09-22 | 2002-04-02 | Daihatsu Motor Co Ltd | Method of inspecting coating crack and method of measuring width of coating crack |
-
1990
- 1990-03-02 JP JP2052128A patent/JPH0750037B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5608816A (en) * | 1993-12-24 | 1997-03-04 | Matsushita Electric Industrial Co., Ltd. | Apparatus for inspecting a wiring pattern according to a micro-inspection and a macro-inspection performed in parallel |
| JP2002096018A (en) * | 2000-09-22 | 2002-04-02 | Daihatsu Motor Co Ltd | Method of inspecting coating crack and method of measuring width of coating crack |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750037B2 (en) | 1995-05-31 |
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