JPH03246770A - Layout method for analog circuit - Google Patents

Abstract

PURPOSE:To reduce the number of times of failure in design and a design period by performing layout including inter-block wiring when in-block layout is performed, and performing simulation by recovering a circuit including an parasitic element at a time when mask pattern data is generated. CONSTITUTION:The shape of plural blocks whose aspects ratios are changed not including the inter-block wiring are generated, and the shape and the relative positions of blocks are decided out of them so as to reduce mutual gap between the blocks on a chip when the block are arranged in the chip. After that, the relative route of wiring for which severe characteristic is requested especially is designated, and that of remaining inter-block wiring is decided, and the layout including designated inter-block wiring is completed. A mask pattern is extracted from the parasitic element, and circuit simulation is performed, then, the optimization of the characteristic of the chip including the circuit and the layout is performed. Thereby, it is possible to reduce the man-hours for failure in the design and the design period.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路のレイアウト方法に関し、特に設計規
則、レイアウト上の制約を遵守してアナログ集積回路を
含むＬＳＩチップの面積を縮小するためのレイアウト方
法に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to an integrated circuit layout method, and in particular to a method for reducing the area of an LSI chip including an analog integrated circuit while complying with design rules and layout constraints. Regarding layout methods.

〔従来の技術〕[Conventional technology]

１９７０年代初期よりディジタル回路の自動レイアウト
に関して研究が行われ、現在では実用のレベルに達し、
特に人手の設計限界を超える規模の回路のレイアウトで
は自動レイアウトが必要不可欠のものとなってきている
。ディジタル回路のレイアウトでは、チップ面積の縮小
が第１の課題であった。従って、素子を配置してそれら
の間を配線することにより所望の程度の回路特性を実現
できるため、問題を面積縮小のみに絞ることができて、
その定式化が比較的容易となるため計算機を用いた自動
化の対象となりえた。Research has been conducted on automatic layout of digital circuits since the early 1970s, and it has now reached a practical level.
In particular, automatic layout has become indispensable for circuit layouts that exceed the limits of human design. In the layout of digital circuits, the first challenge is to reduce the chip area. Therefore, by arranging elements and wiring between them, it is possible to achieve the desired level of circuit characteristics, and the problem can be narrowed down to area reduction.
Since its formulation is relatively easy, it could be automated using a computer.

本発明が対象とするアナログ回路のレイアウトにおける
課題は、チップ面積の縮小と同時に回路の特性を満足す
るレイアウトを如何にして実現するかということである
。回路の特性を最適化することは、アナログ回路のレイ
アウトでは必須であり、現状のディジタル回路のそれと
は大きく異なる。それに加えてアナログＬＳＩチップは
一般に民生用機器に組み込まれることが多く、設計、製
造コストの大幅削減、及び、ＬＳＩ受注後の納期の短縮
がディジタルＬＳＩ以上に求められている。The problem in the layout of analog circuits, which is the object of the present invention, is how to realize a layout that satisfies the characteristics of the circuit while reducing the chip area. Optimizing circuit characteristics is essential in the layout of analog circuits, which is significantly different from that of current digital circuits. In addition, analog LSI chips are generally incorporated into consumer equipment, and are required to significantly reduce design and manufacturing costs, as well as shorten delivery times after receiving orders for LSIs, more than digital LSIs.

ところがアナログ回路のレイアウトでは、素子の配置さ
れる位置に起因する素子の特性の相互作用。However, in the layout of analog circuits, the characteristics of the elements interact due to the position where the elements are placed.

配線経路の選び方による信号相互の間の影響が大きく、
レイアウトの結果によっては回路の機能さえ実現できな
いか、或いは、著しく低い性能しか得られない。それら
の影響を最小限にするためにレイアウトに様々の幾何的
な制約を付加し、それらを遵守することがまず第１に求
められる。しかしそれらを遵守しても特性が保証される
訳ではなく、実際のレイアウトを完成して初めて明らか
になる寄生素子による効果が本来の回路に与える影響も
無視できない。従来は、試験のために実際にチップを製
造してから特性を測定してそれを反映させたレイアウト
設計を再度行っていた。しかし、設計コスト、期間の削
減のためにはチップを製造する前にこの寄生素子による
効果に対する十分な対策が必要である。The way the wiring route is selected has a large effect on the signals.
Depending on the result of the layout, even the functionality of the circuit may not be realized, or the performance may be extremely low. First of all, it is required to add various geometric constraints to the layout and observe them in order to minimize their influence. However, even if the characteristics are complied with, the characteristics are not guaranteed, and the effects of parasitic elements on the original circuit cannot be ignored, which become apparent only after the actual layout is completed. Conventionally, a chip was actually manufactured for testing, its characteristics were measured, and the layout was designed again to reflect the characteristics. However, in order to reduce design costs and time, sufficient measures must be taken to counter the effects of these parasitic elements before manufacturing the chip.

特性最適化に加えてチップ面積縮小の点でも、レイアウ
トにおいてセルの形状を最適化すること、配線の幅も数
多くの種類を実現すること、相異なる配線層間を接続す
る際に必要となるコンタクトの数を減少させることが必
要なこと、等から、モデル化、及び、問題の定式化が困
難であり、レイアウト問題が従来のディジタル回路のそ
れとは大きく隔たっていることから自動化の研究が遅れ
ていた。In addition to optimizing characteristics, in terms of chip area reduction, it is necessary to optimize the cell shape in layout, realize many types of wiring widths, and improve the number of contacts required when connecting different wiring layers. Due to the need to reduce the number of circuits, it is difficult to model and formulate the problem, and research into automation has been delayed because the layout problem is far different from that of conventional digital circuits. .

このような状況のもとて１９８０年代後半になってアナ
ログ回路のレイアウトに関する研究がはじめられてきた
（■渡辺、他「アナログカスタムＬＳＩレイアウトＣＡ
Ｄ〜システム概要、他」、電子情報通信学会技術研究報
告、ＣＡＳ　１９８７年２月号、ｐｐ、５９−８７、■
山内、他「アナログＬＳＩにおけるレイアウト自動化に
関する手法」、電子情報通信学会、第２回回路とシステ
ム軽井沢ワークショップ論文集、１９８９年５月、ｐｐ
、１６８−１７５）。前者はレイアウト上の制約を遵守
し、チップ面積を縮小するためのセルの配置、セル間の
配線方式を提案している。ブロック内のセル配置処理で
は、この目的のために入力回路図の素子の位置をもとに
セルを配置し、セル間の配線処理では、従来手法を拡張
して配線幅を複数種類考慮できるようにしている。後者
は、ブロック内の自動レイアウトのみの報告で、チップ
のレイアウト方式はディジタルと同様のモデルを採用し
ている。配置、配線手法ともに前者とほぼ同様の手法を
採用している。また、両者共ブロック間に、ブロック通
過配線のための配線領域を設けてその領域内でブロック
通過配線を行なっている。Under these circumstances, research on the layout of analog circuits began in the late 1980s (■Watanabe et al. ``Analog Custom LSI Layout CA'').
D ~ System Overview, etc.”, IEICE Technical Research Report, CAS February 1987 issue, pp. 59-87, ■
Yamauchi et al., “Methods for layout automation in analog LSI”, Institute of Electronics, Information and Communication Engineers, Proceedings of the 2nd Circuit and System Karuizawa Workshop, May 1989, pp.
, 168-175). The former proposes cell placement and inter-cell wiring methods to comply with layout constraints and reduce chip area. In the cell placement process within a block, cells are placed based on the position of elements in the input circuit diagram for this purpose, and in the wiring process between cells, the conventional method can be extended to take into account multiple types of wiring widths. I have to. The latter reports only the automatic layout within the block, and the chip layout method uses a model similar to digital. The placement and wiring methods are almost the same as the former. Further, in both cases, a wiring area for block passing wiring is provided between blocks, and block passing wiring is performed within that area.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

従来の技術では、ブロック内を主なレイアウトの対象と
し、ブロックの配置、ブロック間の配線には従来のディ
ジタル回路のときのモデルと同様にブロック間チャネル
を設定する方式を採用していた。この方式では、ブロッ
ク間配線実行時には、ブロック内のレイアウトは完了し
ている。更に、ブロック内では配線格子を設定せず、配
線処理では縦と横方向とで使用する配線層を規定してい
ない。そのため、ブロック内のレイアウト完了後にブロ
ック内の空き領域を探索してブロック内にブロック間配
線を通過させることは、実際上不可能である。従って、
ブロック間配線時にはブロック領域上を全面配線禁止と
せざるをえず、チップ面積縮小の上で大きな障害となっ
ていた。In conventional technology, the main layout target is within a block, and the arrangement of blocks and the wiring between blocks employs a method of setting channels between blocks, similar to the model used in conventional digital circuits. In this method, the layout within a block is completed when wiring between blocks is executed. Further, a wiring grid is not set within the block, and wiring layers to be used in the vertical and horizontal directions are not defined in the wiring process. Therefore, it is practically impossible to search for an empty area within a block and pass an inter-block wiring through the block after the layout within the block is completed. Therefore,
When wiring between blocks, it is necessary to completely prohibit wiring over the block area, which is a major obstacle in reducing the chip area.

またブロック内のレイアウト処理では、可変形状セルの
形状をレイアウト前に人手で指定するためにその指定工
数の増大、レイアウト前にセル形状を指定することによ
るブロック面積の増大、を招いていた。ブロック内の配
線では、未配線が発生するがレイアウト上の制約を遵守
しやすく、複数種類の配線幅を実現しやすい手法を採用
している。このため、発生した未配線を追加するために
人手の介入が必要であった。Furthermore, in layout processing within a block, the shapes of variable-shaped cells are manually designated before layout, which increases the number of designation steps, and designates cell shapes before layout, resulting in an increase in block area. Although unwired lines occur in the wiring within a block, we use a method that makes it easy to comply with layout constraints and realize multiple types of wiring widths. Therefore, manual intervention was required to add the unwired lines that occurred.

更には、設計工程としてマスクパターンから寄生素子を
抽出してそれらを考慮した回路、レイアウトの特性チエ
ツクを行なっていないために実際にレイアウト設計まで
完了したチップが所望の特性を実現できているかどうか
は、チップを製造してその動作を試験してみなければな
らず、設計仕損工数削減に対してなんらの対策がなされ
ていないことから、アナログ回路のレイアウトではとく
に設計期間、設計コストを削減することができなかった
。Furthermore, since the design process does not extract parasitic elements from the mask pattern and check the characteristics of the circuit and layout considering them, it is difficult to know whether the chip that has actually completed the layout design has achieved the desired characteristics. , it is necessary to manufacture a chip and test its operation, and no measures have been taken to reduce the number of design and defective man-hours, so it is especially important to reduce the design period and design cost in the layout of analog circuits. I couldn't.

本発明の目的は、上記問題点を解決するために、アナロ
グ回路のＬＳＩのレイアウト設計における仕損工数を削
減するレイアウト方法を提供することにある。すなわち
、ブロック内のレイアウト実行時にブロック間配線を取
り込んでレイアウトし、ブロック間に配線領域を設定し
ないモデルを用いてチップのレイアウトを行なう。ブロ
ック内レイアウトでは、可変形状セルの形状をレイアウ
ト時の周囲のセルや配線の配置に合わせて決定し、配線
ではブロック面積を拡大して、未配線を発生させずにレ
イアウト上に制約を遵守する手法を採用する。更に、本
発明の目的は、レイアウト完了後のマスクパターンから
寄生素子を抽出して、再度これらを考慮した回路シミュ
レーションを行なって回路とレイアウトを含めたチップ
の特性最適化を行なうアナログ回路のレイアウト方法を
提供することにある。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, an object of the present invention is to provide a layout method that reduces the number of man-hours for failure in layout design of an LSI analog circuit. That is, when executing layout within a block, wiring between blocks is taken in and laid out, and a chip layout is performed using a model that does not set wiring areas between blocks. In intra-block layout, the shape of a variable-shaped cell is determined according to the arrangement of surrounding cells and wiring during layout, and the block area is expanded for wiring to comply with layout constraints without causing unwired areas. Adopt a method. Furthermore, an object of the present invention is to provide an analog circuit layout method in which parasitic elements are extracted from a mask pattern after the layout is completed, and circuit simulation is performed again taking these into consideration to optimize chip characteristics including the circuit and layout. Our goal is to provide the following.

〔課題を解決するための手段〕[Means to solve the problem]

上記の目的を達成するために、本発明では、まず、ブロ
ック間に配線領域を設定しないチップのモデルを設定し
、そのモデルのもとてチップ面積を縮小するレイアウト
方式として、まず、ブロック間配線を含まずに複数の、
縦横比を変えたブロックの形状を作成しておき、それら
の中からチップ内のブロック配置時にチップ上でブロッ
ク間相互の隙間が少なくなるように配置できるようにブ
ロックの形状とそれらの相対位置を決定する。その後で
、特に特性の要求が厳しい配線の相対径路、即ち、それ
らの配線がどのブロックを経由してどの配線層を使用し
て異なるブロック内の端子間を配線するかの径路を指定
した後で、残りのブロック間配線の相対経路を決定する
。更に各ブロック内のレイアウトでは、可変形状セルの
形状をも自動決定し、指定されたブロック間配線を含ん
でレイアウトを完成させる。各ブロック内のレイアウト
が完成した後で、ブロック間の配線を行なうことにより
チップ全体のレイアウトを完成させ、それをマスクパタ
ーンに変換する。このマスクパターンから寄生素子を抽
出して回路シミュレーションを行ない、回路とレイアウ
トを含めたチップの特性最適化を行なう。In order to achieve the above object, the present invention first sets a chip model in which no wiring area is set between blocks, and uses that model as a layout method to reduce the chip area. multiple, without including
Create block shapes with different aspect ratios, and select the block shapes and their relative positions so that the blocks can be placed on the chip so that there are fewer gaps between them. decide. After that, after specifying the relative routes of wires with particularly demanding characteristics, that is, which blocks these wires go through and which wiring layers are used to route between terminals in different blocks. , determine the relative routes of the remaining inter-block wiring. Furthermore, in the layout within each block, the shape of the variable shape cell is also automatically determined, and the layout is completed including the specified inter-block wiring. After the layout within each block is completed, wiring between the blocks is completed to complete the layout of the entire chip, which is then converted into a mask pattern. Parasitic elements are extracted from this mask pattern, circuit simulation is performed, and chip characteristics including circuit and layout are optimized.

〔作用〕 本レイアウト方法によれば、設計規則と回路図、レイア
ウト上の制約を入力して、まず各ブロック毎に、ブロッ
ク間配線を含まないで縦横比を変えることによって得ら
れる幾つかのブロックの形状を作成する。これらの形状
をもとにしてチップ上でブロック間相互の隙間が少ない
配置ができるように、各ブロックの形状と相対位置を決
定する。[Operation] According to this layout method, by inputting design rules, circuit diagrams, and layout constraints, first, several blocks obtained by changing the aspect ratio without including inter-block wiring are created for each block. Create a shape. Based on these shapes, the shape and relative position of each block are determined so that the blocks can be arranged on the chip with few gaps between them.

その後、ブロック間配線経路指定を行なって、ブロック
内しイアウト時にブロック間配線を含んでレイアウトす
ることにより、特に特性要求の厳しいブロック間配線を
チップ内を迂回することなく配線でき、更にこれにより
チップ面積を縮小することができる。ブロック内レイア
ウトでは、可変形状セルの形状をそれぞれが配置された
周囲のセルの形状にあわせて決定することにより、セル
形状指定工数の削減、ブロック面積の縮小を行なうこと
ができる。マスクパターンデータを生成した時点で寄生
素子を含んで回路を復元してその回路シミュレーション
を行なうことにより、チップを実際に製造せずに回路と
レイアウトを含めたチップの特性の最適化を行うことが
できる。これにより、設計仕損回数、設計期間、及び、
設計工数を削減することができる。また、レイアウトに
おける寄生素子の効果がチップの性能に大きな影響を与
えるアナログ回路のレイアウトではレイアウトによる特
性の最適化がディジタル回路の場合以上に重要である。After that, by specifying the wiring route between blocks and laying out the wiring including the interblock wiring at the time of layout within the block, it is possible to route the wiring between blocks with particularly strict characteristics requirements without detouring inside the chip. The area can be reduced. In the intra-block layout, by determining the shape of each variable-shape cell in accordance with the shape of the surrounding cells in which it is placed, it is possible to reduce the number of steps for specifying the cell shape and to reduce the block area. By restoring the circuit including parasitic elements at the time mask pattern data is generated and performing circuit simulation, it is possible to optimize the characteristics of the chip, including the circuit and layout, without actually manufacturing the chip. can. This reduces the number of design failures, design period, and
Design man-hours can be reduced. Furthermore, in the layout of analog circuits, where the effects of parasitic elements in the layout have a large impact on chip performance, optimization of characteristics by layout is more important than in the case of digital circuits.

〔実施例〕〔Example〕

以下、本発明の一実施例を図面を用いて詳細に説明する
。第１図は本発明のアナログＬＳＩチップのレイアウト
方法を示した図である。レイアウト設計は回路設計の結
果作成されたブロック毎の回路の素子線線データ、トラ
ンジスタ、抵抗、容量、等の素子パラメータ値、レイア
ウト上の制約、及び、設計規則（１）、をもとに、本方
法は、まず各ブロックの形状案としてブロックの縦横比
を変えた複数のレイアウトデータを生成する（５゜５１
）。これらのブロックのレイアウトデータはブロック間
の配線を含まず、ブロック内のセル（トランジスタ、抵
抗、容量、等）の配置とブロック内で閉じるセル間の配
線のみを配線して生成したものである。次にチップ（１
３）のポンディングパッド（２）内側領域に、それらの
ブロックの隙間が少なくなるように各形状案から一つの
形状を選択してそれぞれのブロックをチップ上に配置す
る（６）。即ち、ここではブロックの相対配置とブロッ
クの形状を決定する。このブロックの形状とそれらの相
対配置をもとにして次にブロック間の配線経路を決定す
る（７）。この処理では、チップの性能を得るためには
迂回を許されないブロック間配線（例えば３と４）に対
して、それがどれとどのブロック上を通過するのかを決
定する。Hereinafter, one embodiment of the present invention will be described in detail using the drawings. FIG. 1 is a diagram showing a layout method for an analog LSI chip according to the present invention. The layout design is based on the circuit element line data for each block created as a result of the circuit design, element parameter values such as transistors, resistances, capacitances, layout constraints, and design rules (1). This method first generates multiple pieces of layout data with different block aspect ratios as shape plans for each block (5°51
). Layout data for these blocks does not include wiring between blocks, and is generated by only arranging cells (transistors, resistors, capacitors, etc.) within a block and wiring between cells that close within a block. Next, the chip (1
In step 3), one shape is selected from each of the proposed shapes and each block is placed on the chip in the inner region of the bonding pad (2) so that the gap between the blocks is reduced (6). That is, here, the relative arrangement of the blocks and the shape of the blocks are determined. Based on the shape of the blocks and their relative arrangement, the wiring routes between the blocks are then determined (7). In this process, it is determined which inter-block wiring (for example, 3 and 4) which cannot be detoured in order to obtain the performance of the chip should pass through which block.

チップモデル（第２図）に示すようにブロック間には基
本的には配線領域を設けていないことが本発明の特徴で
ある。次にブロック内のレイアウトデータを、各ブロッ
クに割り当てられたブロック通過配線を含むデータとし
て生成し直す（８゜８１）。この結果、ブロックの形状
が変化するのでチップ上でのブロックの配置を再度微調
整する必要がある（９）。もし、この結果所望のチップ
サイズを実現できない場合（１０）には、ブロックに対
応する回路データの分割、統合（１２４）、または、修
正がブロック間配線径路の変更のみで閉じれば（１２３
）それを再実行する。これでブロックのレイアウトデー
タが完成するので、最後に各ブロック間配線の切り日間
をブロック間配線において単層で配線する（１１，１１
１）。以上より生成されたレイアウト結果をマスクパタ
ーンデータに変換する（１２）。このマスクパターンデ
ータから寄生素子を抽出して、この寄生素子を含んだ回
路シミュレーションを実行して（１２１）、もし回路の
特性が実現できていれば（１２２）、設計を完了するが
、そうでない時には回路等を変更して（１２５）これら
一連のレイアウトの過程を繰り返す。As shown in the chip model (FIG. 2), a feature of the present invention is that basically no wiring area is provided between blocks. Next, the layout data within the block is regenerated as data including the block passing wiring assigned to each block (8.81). As a result, the shape of the blocks changes, so it is necessary to fine-tune the arrangement of the blocks on the chip again (9). If the desired chip size cannot be achieved as a result (10), if the circuit data corresponding to the blocks is divided, integrated (124), or modified only by changing the wiring paths between blocks (123).
) and rerun it. This completes the block layout data, and finally, the cut-off days for each block wiring are routed in a single layer in the interblock wiring (11, 11
1). The layout result generated as described above is converted into mask pattern data (12). A parasitic element is extracted from this mask pattern data, a circuit simulation including this parasitic element is executed (121), and if the characteristics of the circuit have been realized (122), the design is completed, but if not. Sometimes the circuits etc. are changed (125) and this series of layout processes is repeated.

第１７図は本発明のレイアウト方法を実施するための計
算機システムの一例を示したものである。FIG. 17 shows an example of a computer system for implementing the layout method of the present invention.

第１図に示した本発明のレイアウト方法はレイアウトプ
ログラム１７５の形でメモリ１７２に格納されており、
処理装置１７３で実行される。端末１７４はデータの入
力あるいはレイアウトの表示などを行なう入出力装置で
ある。回路図データ。The layout method of the present invention shown in FIG. 1 is stored in the memory 172 in the form of a layout program 175.
It is executed by the processing device 173. The terminal 174 is an input/output device that inputs data or displays a layout. Schematic data.

設計規則（１）、レイアウトデータ（１７１）およびマ
スクパターンデータ（１７０）はそれぞれ外部記憶装置
に格納されている。Design rule (1), layout data (171), and mask pattern data (170) are each stored in an external storage device.

第２図は本レイアウト方法の実施例で採用するＬＳＩチ
ップ（１３）のレイアウトモデルである。FIG. 2 is a layout model of an LSI chip (13) employed in an embodiment of this layout method.

ここでは階層設計方法を採用している。即ち、チップの
周辺にはポンディングパッド（２，３，４）を配置し、
それ内側がレイアウト領域である。その領域にはブロッ
ク（１５）を配置し、それらブロック間を配線する。各
ブロックはブロック通過配線を含んでおり、ブロックは
チップ内の隙間が少なくなるように、従ってチップ上に
タイルを敷き詰めるように配置する。ブロック間の配線
では各ブロックの外部端子、即ち、ブロック間配線のブ
ロック境界辺の切り口（例えば１６１，１６２）間を配
線（１６）する。A hierarchical design method is used here. That is, bonding pads (2, 3, 4) are placed around the chip,
Inside is the layout area. Blocks (15) are placed in that area, and wiring is provided between the blocks. Each block includes through-block wiring, and the blocks are arranged to minimize gaps within the chip, thus tiling over the chip. In the wiring between blocks, wiring (16) is made between the external terminals of each block, that is, the cut edges (for example, 161 and 162) of the block boundary side of the wiring between blocks.

第３図（ａ）に第２図の１５に示すブロックのレイアウ
トモデルとＸＸ′の断面図を示す。ブロック内ではトラ
ンジスタ（２２）、抵抗（２３）。FIG. 3(a) shows a layout model of the block shown at 15 in FIG. 2 and a sectional view of XX'. Inside the block is a transistor (22) and a resistor (23).

容量（２３５）などをセルとし、レイアウト上の制約（
第４図参照）を遵守してそれらを配置、それらの端子間
を配線する。ここで、配線には２層を使用する。すなわ
ち、実線で示した第１層２１および点線で示した第２層
２０を使用し、それらの接続にはＸ印で示すコンタクト
（１９）を使用する。ここでは、従来のＣＭＯ８ＬＳＩ
チップ等の自動レイアウトとは異なり、これらの２層を
縦横どちらの方向に使用しても良い。電源線（１７）と
接地線（１８）の横方向配線である幹線はそれぞれブロ
ックの上下辺に水平に配線する。抵抗（２３）、容量（
２３５）のセルの形状は、それぞれ実現すべき抵抗値、
容量値、単位長さ当りの抵抗値と単位面積当りの容量値
を入力データとして、周囲の他のセルの配置状況を考慮
し、無効領域を少なくするように自動的に決定する。第
３図（ｂ）に示す断面図は、第３図（ａ）のブロックを
直線ＸＸ′で切断したものである。基板（１５１）上に
トランジスタ、抵抗、容量等の素子を実現する。２２２
がトランジスタ２２の端子で通常金属層で実現する。２
２１がこの素子を基板（１５１）から分離しているアイ
ソレーション層である。Capacity (235) etc. are used as cells and layout constraints (
(see Figure 4), place them and wire between their terminals. Here, two layers are used for the wiring. That is, a first layer 21 shown by a solid line and a second layer 20 shown by a dotted line are used, and contacts (19) shown by an X are used to connect them. Here, the conventional CMO8LSI
Unlike automatic layout of chips, etc., these two layers may be used in either the vertical or horizontal directions. The main lines, which are the horizontal wiring of the power supply line (17) and the ground line (18), are laid horizontally on the upper and lower sides of the block, respectively. Resistance (23), capacitance (
235) cell shape is determined by the resistance value to be achieved,
Using the capacitance value, the resistance value per unit length, and the capacitance value per unit area as input data, the arrangement of other surrounding cells is taken into consideration, and the ineffective area is automatically determined so as to be reduced. The sectional view shown in FIG. 3(b) is obtained by cutting the block of FIG. 3(a) along straight line XX'. Elements such as transistors, resistors, capacitors, etc. are realized on the substrate (151). 222
is the terminal of the transistor 22 and is usually realized with a metal layer. 2
21 is an isolation layer separating this element from the substrate (151).

２２３は、トランジスタ２２の電極の一つを表わす拡散
層である。抵抗（２３）は、抵抗層（２３１）をもとに
して実現する。チップ表面上は、保護膜である絶縁層（
１５２）でおおわれている。223 is a diffusion layer representing one of the electrodes of the transistor 22. The resistor (23) is realized on the basis of a resistive layer (231). On the surface of the chip, there is an insulating layer (
152).

第４図は、本発明を実施する自動レイアウトで遵守する
レイアウト上の制約である。本レイアウトでは、まずこ
れらの制約を遵守した上でブロック面積、チップ面積を
縮小する。項番１の素子の隣接配置とは、それぞれの素
子に対応するセルのエミッタ端子間隔の上限値を指定し
、その指定値以内でレイアウトを行う制約である。これ
は、近接してレイアウトされた素子の特性は非常に高い
精度で一致するが一定の距離以上前れてレイアウトされ
た素子間の特性は大きくばらついてしまう、というアナ
ログ回路のレイアウトに特有の性質に基づいた制約であ
る。とくに差動アンプ回路等、二つのトランジスタの特
性が高い精度で一致しなければならない場合にはこの制
約を指定する。項番２の素子と配線の交差、近接禁止と
は、指定されたセルと配線が交差しないようにそれぞれ
レイアウトし、かつ、その素子に対応するセルの外周と
配線までの最短距離が指定値以上になるようにレイアウ
トする、制約である。これは、入力と出力の配線等、そ
れらの配線に流れる信号が互いに干渉し合って回路の誤
動作を招くことを防止するための制約である。項番３の
抵抗の同一島内配置とは、指定された抵抗を１グループ
内にレイアウトしてその周辺をアイソレーション層で囲
み、アイソレーション層で囲まれた領域内をＶ　ｃ　ｃ
接続コンタクトを発生させて電源線（Ｖｃｃ）に接続す
るレイアウト上の制約である。これは、回路図上では電
流が流れることはないがレイアウトの結果、そこから電
流が漏れることを防止するために設定する制約である。FIG. 4 shows layout constraints to be observed in automatic layout implementing the present invention. In this layout, we first comply with these constraints and then reduce the block area and chip area. Item No. 1, Adjacent Arrangement of Elements, is a constraint that specifies the upper limit value of the emitter terminal spacing of cells corresponding to each element, and performs layout within the specified value. This is a characteristic peculiar to the layout of analog circuits, in which the characteristics of elements laid out close together match with very high precision, but the characteristics of elements laid out a certain distance apart vary greatly. This is a restriction based on This constraint is specified especially when the characteristics of two transistors must match with high precision, such as in a differential amplifier circuit. Item No. 2, prohibition of crossing and proximity of elements and wiring, means that the specified cell and wiring must be laid out so that they do not intersect, and the shortest distance between the outer periphery of the cell corresponding to that element and the wiring is greater than or equal to the specified value. It is a constraint to layout so that This is a restriction to prevent signals flowing through input and output wiring, etc. from interfering with each other and causing malfunction of the circuit. Item No. 3, arranging resistors within the same island, means laying out the specified resistors in one group, surrounding it with an isolation layer, and applying V c c within the area surrounded by the isolation layer.
This is a layout constraint in which a connection contact is generated and connected to the power supply line (Vcc). Although no current flows in the circuit diagram, this is a constraint set to prevent current from leaking as a result of the layout.

項番４の素子の対称配置とは、指定された素子に対応す
るセルを縦軸、横軸、または、斜め方向に対称にレイア
ウトする制約である。これも素子の隣接配置と同様にレ
イアウトによる素子の特性のバラツキを防止するために
指定する制約である。項番５の等長配線とは、指定され
たいくつかの端子間配線の配線抵抗、配線容量を互いに
一致させるために端子間を同層９等長で配線する制約で
ある。Item number 4, symmetrical arrangement of elements, is a constraint that cells corresponding to specified elements are laid out symmetrically along the vertical axis, horizontal axis, or diagonal direction. This is also a constraint specified to prevent variations in device characteristics due to layout, similar to the adjacent arrangement of devices. Item No. 5, equal length wiring, is a restriction that the terminals are wired with equal lengths in the same layer in order to match the wiring resistance and wiring capacitance of several specified terminal-to-terminal wirings.

第１図に示したレイアウト方法のそれぞれについて詳細
に説明する。まず、５と８のブロック内レイアウトを説
明する。本処理は、配置処理と配線処理とからなる。第
１３図は、配置の処理フローを示したものである。配置
処理は外部から指定されたブロックの高さの遵守と、回
路図に相似にそれぞれの素子に対応するセルを配置する
ために、まず抵抗、容量セルの初期形状を決定する（第
１３図５１）。次に回路図を制約グラフに変換する（５
２）。回路図から制約グラフへの変換の一例を第５図と
第６図に示す。第５図の回路図中の素子を頂点（第６図
３５）で表現し、回路図における素子の上下左右関係を
有向辺（３３）で表現する。また、このグラフには、配
置に関するレイアウト上の制約、例えば素子の隣接配置
（３４）をも追加する。次に初期配置を行う（第１３図
６３）。素子の相対位置関係を保ちながらブロック面積
を縮小できるように、また、与えられたブロックの高さ
に近付けるように、例えばセルＹ軸方向に何段に配置す
るかを考慮してセルを配置する。この結果として初期配
置結果が得られる（第７図）。次にこの初期配置結果を
もとにして配置改善処理（第１３図５４）を行なう。本
処理ではセルの配置を逐次変更していくことにより、遵
守できていなかったレイアウト上の制約の遵守と抵抗セ
ルの等の形状変更を行ないブロック面積を縮小する（第
８図）。第７図の３５に示した抵抗形状を変更し、ブロ
ック面積を縮小した結果を第８図３５に示す。Each of the layout methods shown in FIG. 1 will be explained in detail. First, the layouts within blocks 5 and 8 will be explained. This processing consists of placement processing and wiring processing. FIG. 13 shows the processing flow for placement. In the placement process, the initial shapes of the resistance and capacitance cells are first determined in order to comply with the externally specified block height and to arrange the cells corresponding to each element similar to the circuit diagram (see Figure 13). ). Next, convert the circuit diagram into a constraint graph (5
2). An example of conversion from a circuit diagram to a constraint graph is shown in FIGS. 5 and 6. The elements in the circuit diagram of FIG. 5 are represented by vertices (35 in FIG. 6), and the vertical and horizontal relationships of the elements in the circuit diagram are represented by directed edges (33). Additionally, layout constraints regarding placement, such as adjacent placement of elements (34), are also added to this graph. Next, initial arrangement is performed (FIG. 13, 63). Cells are arranged by considering, for example, how many stages to arrange the cells in the Y-axis direction so that the block area can be reduced while maintaining the relative positional relationship of the elements, and so that the height of the given block can be approximated. . As a result, an initial placement result is obtained (FIG. 7). Next, a placement improvement process (FIG. 13, 54) is performed based on this initial placement result. In this process, by sequentially changing the arrangement of cells, the block area is reduced by complying with layout constraints that have not been observed and changing the shapes of resistor cells, etc. (FIG. 8). The resistor shape shown at 35 in FIG. 7 was changed and the block area was reduced, and the result is shown in FIG. 8, 35.

配線処理は、各ネットの概略配線径路を決定する概略配
線処理と、その結果をもとにして設計規則に基づいた最
終の配線径路の絶対位置を決定する詳細配線処理とから
なる。第１４図に概略配線の処理フローを、第９図と第
１ｏ図に概略配線の例を示す。概略配線処理では１ブロ
ツクごとのネット（同電位にすべき端子の集合）、配置
結果。The wiring process consists of a general wiring process that determines the general wiring route of each net, and a detailed wiring process that determines the absolute position of the final wiring route based on the design rule based on the result. FIG. 14 shows a processing flow of the general wiring, and FIGS. 9 and 1o show examples of the general wiring. In rough wiring processing, the net (a set of terminals that should be at the same potential) and placement results for each block.

レイアウト上の制約、等のブロック情報を入力しく第１
４図５５）、ブロックの領域分割（５６）と領域単位の
配線径路決定（５７）を行う、第９図にブロックの領域
分割結果を示す。ブロック全体（１５）を一つの領域と
して、この領域をセル（２４）ごとに分割する。更に各
セル内部を端子（２５）と端子以外（２６）の領域に胴
分割してこれらの領域をそれぞれ固定形状と可変形状（
１３１）の２種類の領域に分類する。固定形状領域とは
。First, enter block information such as layout constraints.
FIG. 4 shows the result of block area division (55), in which block area division (56) and wiring route determination (57) for each area are performed. The entire block (15) is treated as one area, and this area is divided into cells (24). Furthermore, the inside of each cell is divided into a terminal (25) and a non-terminal (26) region, and these regions are respectively given a fixed shape and a variable shape (
131) into two types of areas. What is a fixed shape area?

この領域の形状を変更することができない領域であり、
可変形状領域とは配線径路決定の際にセルに対応する領
域を移動することによって、その領域の縦横長を変更で
きる領域である。配線径路の決定結果を第１０図に示す
。ここでは、各ネットの配線径路、すなわち、「どの領
域を通過して、指定された端子から端子までをつなぐか
」を決定する。ここで、注目ネットに与えられる配線幅
（例えば電源線（１７）と接地線（１８）の配線幅は他
の信号配線と大きく異なる）、配線径路となる領域の大
きさ、およびその領域が可変か固定かを示す情報から、
各配線がどの領域を通過できるのかを決定する。また、
ここでも配線に関するレイアウト上の制約を遵守する。This is an area whose shape cannot be changed,
The variable shape area is an area where the length and width of the area can be changed by moving the area corresponding to the cell when determining the wiring route. The results of determining the wiring route are shown in FIG. Here, the wiring route of each net, ie, "which area should be passed through to connect from designated terminal to terminal" is determined. Here, the wiring width given to the net of interest (for example, the wiring width of the power line (17) and ground line (18) is significantly different from other signal wiring), the size of the area that becomes the wiring route, and the area are variable. From the information indicating whether the
Determine which areas each wire can pass through. Also,
Here too, layout constraints regarding wiring are observed.

配線に関するレイアウト上の制約とは、第４図に示す素
子と配線あるいは配線間の交差、近接禁止２等長配線な
どがある。さらに、そのままでは配線が通過できないと
きに限り、可変形状領域（第９図１３１）の形状を拡大
して配線を通過させることができる。Layout constraints regarding wiring include intersections between elements and wiring or wirings shown in FIG. 4, and two equal length wirings for which proximity is prohibited. Further, only when the wiring cannot pass through as it is, the shape of the variable shape region (131 in FIG. 9) can be expanded to allow the wiring to pass through.

これは相対位置を保存してセルを移動することに他なら
ない。概略配線径路を決定する際には必ずしも一度で最
終の径路を決定する必要はなく、度決定した径路を引き
剥がして別のネットの配線径路を決定し、その後改めて
その引き剥がしたネットの径路を決定するという一種の
配線径路改善処理を含む。次にそれぞれの領域内で配線
層（点線２０が第２層、実線２１が第１層）−Ｘ印で示
したコンタクト（１９）の相対位置、及び配線間の相対
位置を決定する。これは、第１４図の５８゜５９．６０
のループに示す処理により決定される。This is nothing but moving the cell while preserving its relative position. When determining a rough wiring route, it is not necessarily necessary to determine the final route at once; it is necessary to tear off the determined route each time, determine the wiring route for another net, and then re-establish the route of the stripped net. This includes a type of wiring route improvement processing. Next, in each region, the relative position of the wiring layer (the dotted line 20 is the second layer, the solid line 21 is the first layer) and the contact (19) indicated by the X mark, and the relative position between the wirings are determined. This is 58°59.60 in Figure 14.
It is determined by the process shown in the loop.

詳細配線処理フローを第１５図に、詳細配線結果を第１
１図にそれぞれ示す。ここでは、概略配線径路と設計規
則をもとにして、第９図で作成した各領域内ごとに最終
的な配線、及びセルの絶対位置を決定する（第１５図７
１．７２．７３）。The detailed wiring processing flow is shown in Figure 15, and the detailed wiring results are shown in Figure 1.
Each is shown in Figure 1. Here, the final wiring and absolute cell positions are determined for each area created in Figure 9 based on the approximate wiring route and design rules (Figure 15, Figure 7).
1.72.73).

この処理では、概略配線処理で決定した配線層とスルー
ホール、配線間の相対位置を保存してそれを幅付きの配
線パターン（例えば第１１図１７゜１８）に変更し、セ
ルと配線を設計規則で規定している最小間隔まで近接さ
せ、ブロック面積を縮小する。In this process, the relative positions between wiring layers, through holes, and wiring determined in the rough wiring process are saved and changed to a wiring pattern with width (for example, 17° and 18° in Fig. 11), and the cells and wiring are designed. The block area is reduced by bringing the blocks closer together to the minimum spacing specified by the regulations.

信号の伝搬方向（例えば、信号がブロックのどちら側の
辺から入力されてどちら側の辺から出力されるか等）を
回路図上の記述と揃えるためにレイアウトが完成したブ
ロック全体をミラー反転した結果をチップ上に配置する
こともある。The entire block with the completed layout was mirror-flipped in order to align the signal propagation direction (for example, which side of the block the signal is input from and which side the signal is output from) with the description on the circuit diagram. The results may also be placed on the chip.

次に第１図の１１に示すブロック間配線処理を説明する
。第１２図にブロック間配線処理のモデル、第１６図に
ブロック間配線処理フローを示す。Next, the inter-block wiring process shown at 11 in FIG. 1 will be explained. FIG. 12 shows a model of inter-block wiring processing, and FIG. 16 shows an inter-block wiring processing flow.

ブロック間配線処理では、隣接するブロック（例えば第
１２図１５と１５１）の隣接辺（例えば３７１と３７２
）を−っの処理単位として、その上のブロック通過配線
の切り日間を配線する。処理の流れは、第１６図に示す
ように隣接ブロックごとの配線領域としてチャネルを作
成しく６４）、そのチャネル内に関係するブロック間配
線の切り口を抽出しく６５）、それらの切り日間を単一
の配線層を用いて配線する（６６）。ここでは、ブロッ
ク内しイアウト時にブロック通過配線の各切り口の順列
（第１２図３６１，３６２，３６３）は保証されている
という条件のもとで、第１層または第２層のどちらか単
層でブロック通過配線の切り口ずれを吸収するための配
線径路（３８１。In the inter-block wiring process, adjacent sides (for example, 371 and 372) of adjacent blocks (for example, 15 and 151 in FIG. 12)
) is treated as a processing unit, and the cutting days of the block passing wiring above it are routed. As shown in Figure 16, the process flow is to create a channel as a wiring area for each adjacent block 64), extract the cuts of the inter-block wiring related to that channel 65), and unify those cut days. Wiring is performed using the wiring layer (66). Here, under the condition that the permutation of each cut of the block passing wiring (361, 362, 363 in FIG. 12) is guaranteed during layout within the block, either the first layer or the second layer is A wiring route (381) for absorbing the cut edge deviation of block passing wiring.

３８２．３８３）を決定する。径路探索の際には。382.383). When searching for a route.

配線に関するレイアウト上の制約を遵守し、また。Comply with layout constraints regarding wiring and also.

設計規則におけるパターンの最小間隔まで配線パターン
を近接させた径路を決定する。ここで、配線に関するレ
イアウト上の制約とは、第４図に示す素子と配線あるい
は配線間の交差、近接禁止。A route is determined in which the wiring patterns are brought close to each other to the minimum spacing between the patterns in the design rules. Here, the layout constraints regarding wiring include prohibition of crossing and proximity between elements and wiring or wiring as shown in FIG.

等長配線などである。For example, equal length wiring.

本発明は、従来のディジタル回路のＬＳＩをさらに高集
積化あるいは高速化する上で回路特性が重要になってき
た場合にも適用できる。The present invention can also be applied to cases where circuit characteristics have become important in increasing the integration or speed of conventional digital circuit LSIs.

〔発明の効果〕〔Effect of the invention〕

以上の説明から明らかなように、本発明によればアナロ
グ回路を含む、ＬＳＩのレイアウト設計を電子計算機に
より自動で行うことができる。レイアウト上の制約を遵
守することによりアナログ回路特有の回路特性を最適化
し、更に以上に述べたブロックモデル、チップモデル及
び、それらの設計手法により、人手と同等のチップサイ
ズ、或いはそれ以下でレイアウトを実現できる。As is clear from the above description, according to the present invention, the layout design of an LSI including analog circuits can be automatically performed using an electronic computer. By adhering to layout constraints, we can optimize the circuit characteristics unique to analog circuits, and furthermore, by using the block model, chip model, and their design methods described above, we can create a layout with the same chip size as human labor or less. realizable.

本発明の実際のアナログＬＳＩレイアウト設計での効果
は、２１００素子のＬＳＩチップに対して■人手と同等
のチップ面積比、■レイアウト設計工数は人手の４分の
１、である。これにより、本発明は、実用的チンプサイ
ズのレイアウトを大幅な工数削減の効果のもとて実現で
きる。The effects of the present invention in actual analog LSI layout design are: (1) the chip area ratio is equivalent to that required by human labor for an LSI chip with 2100 elements; (2) the layout design man-hour is one-fourth that of human labor; As a result, the present invention can realize a practical chimp-sized layout with the effect of greatly reducing the number of man-hours.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はアナログＬＳＩチップレイアウト方法の処理フ
ロー、第２図はチップモデル、第３図は、ブロックモデ
ル、及び、その断面図、第４図はレイアウト上の制約の
例、第５図は、本発明の配置処理方式を説明するための
入力回路図の例、第６図は、入力回路図を表現した制約
グラフ、第７図は、第６図の制約グラフをもとにして得
られた初期配置結果、第８図は、配置改善結果を示す図
である。第９図は、配線処理におけるブロック全体を配
線領域に分割した図、第１０図は、第９図の領域単位で
各ネットの概略配線径路を決定した図、第１１図は、第
１０図の概略配線径路をもとにして詳細配線径路決定し
た図である。第１２図は、各ブロックを配置した後のブ
ロック通過配線径路決定を示す図、である。第１３図、
第１４図、第１５図は、それぞれ、配線、概略配線、詳
細配線の処理フロー図、第１６図はブロック間配線の処
理フロー図である。第１７図は本発明のレイアウト方法
を実施するための計算機システムの一例を示した図であ
る。 １３・・・ＬＳＩチップ、２，３．４・・・ポンディン
グパッド、１５・・・ブロック、１６・・・ブロック間
の配線、１６１，１６２・・・ブロックごとに分割され
たブロック通過配線の切り口、１７と１８・・・それぞ
れ電源線と接地線、２２．２３・・・それぞれ、トラン
ジスタセルと抵抗セル、２０．２１・・・配線に使用で
きる配線層、１９・・・それらを結合するコンタントを
それぞれ表わす。第５図から第７図において、３４・・
・レイアウト上の制約の一つである素子の隣接配置指定
を示し、３５と３６・・・配置されたセルを示す。第９
図の１３１・・・可変形状領域、２６・・・固定形状領
域、２５・・・端子領域をそれぞれ表わす。２４・・・
セルの外形である。第１２図において、３６１，３６２
，３６３・・・ブロック間配線処理が配線する際の端子
とみなす、ブロック内とブロック間の境界である。３８
１，３８２，３８３・・・ブロック間配線処理によって
配線された単層の躬 第５阻 第 図 第 記 第 ？ 第 １ 記 第 １５ 凹 第 ６ 図Figure 1 shows the processing flow of the analog LSI chip layout method, Figure 2 shows the chip model, Figure 3 shows the block model and its cross-sectional view, Figure 4 shows an example of layout constraints, and Figure 5 shows the following: An example of an input circuit diagram for explaining the placement processing method of the present invention, FIG. 6 is a constraint graph expressing the input circuit diagram, and FIG. 7 is an example of an input circuit diagram obtained based on the constraint graph in FIG. 6. Initial placement results, FIG. 8 is a diagram showing placement improvement results. Figure 9 is a diagram in which the entire block in wiring processing is divided into wiring areas, Figure 10 is a diagram in which the approximate wiring route of each net is determined for each area in Figure 9, and Figure 11 is a diagram in which the wiring route of each net is determined in units of areas in Figure 10. It is a diagram in which a detailed wiring route is determined based on a general wiring route. FIG. 12 is a diagram illustrating the determination of the block passing wiring route after each block is arranged. Figure 13,
14 and 15 are processing flow diagrams for wiring, general wiring, and detailed wiring, respectively, and FIG. 16 is a processing flow diagram for interblock wiring. FIG. 17 is a diagram showing an example of a computer system for implementing the layout method of the present invention. 13...LSI chip, 2,3.4...ponding pad, 15...block, 16...wiring between blocks, 161,162...block passing wiring divided into blocks Cut points, 17 and 18...power line and ground line, respectively, 22.23...transistor cell and resistance cell, respectively, 20.21...wiring layer that can be used for wiring, 19...combining them Each represents a contant. In Figures 5 to 7, 34...
- Indicates the designation of adjacent arrangement of elements, which is one of the layout constraints, 35 and 36... Indicates the arranged cells. 9th
In the figure, 131 represents a variable shape region, 26 represents a fixed shape region, and 25 represents a terminal region. 24...
This is the outer shape of the cell. In Figure 12, 361,362
, 363...Boundary within a block and between blocks, which is regarded as a terminal for wiring in the inter-block wiring process. 38
1,382,383...Single-layer wiring wired by inter-block wiring processing. Part 1 Part 15 Concave part 6

Claims (1)

【特許請求の範囲】 １、計算機を用いてＬＳＩに含まれるアナログ回路のレ
イアウトを行う際に （ａ）回路データから、機能単位であるブロック毎に該
ブロック内のレイアウトを表わすデータを作成し、 （ｂ）それぞれの該ブロックについて形状が異なる複数
のレイアウトを表わすデータを作成し、 （ｃ）該ブロックをＬＳＩチップ上に隙間が少なくなる
ように配置できる該ブロックの形状を選択して該ブロッ
クを配置し、 （ｄ）該ブロックの内部を通過、或いは、該ブロックを
迂回する該ブロック間の配線経路を決定し、 （ｅ）該ブロック間配線を含めて該ブロックのレイアウ
トを表わすデータを変更し （ｆ）該ブロックの配置を調整し、該ブロック形状の配
置が大きく変更された場合には該ブロックに対応する回
路の分割，統合，或いは、ブロック間配線径路の変更を
行い、上記ステップ（ａ）から（ｅ）を繰返し、 （ｇ）該ブロックの端子間の配線を行い、 （ｈ）上記ステップ（ａ）から（ｇ）によつて決定した
該ＬＳＩチップのレイアウトを表わすデータから、マス
クパターンデータを作成し、 （ｉ）該マスクパターンデータから寄生素子を含んだ回
路データを復元して回路シミュレーションを行い、 （ｊ）該回路シミュレーション結果に基づいて該ＬＳＩ
チップの回路特性を判定し、特性が不良の場合は、上記
ステップ（ａ）から（ｉ）を繰返す、ことを特徴とする
アナログ回路のレイアウト方法。 ２、特許請求範囲第１項記載のブロック内レイアウトを
表わすデータ作成において、 （ａ）トランジスタ，抵抗，容量の素子をセルとし、特
に抵抗セル、容量セルを形状可変セルとて該セルの形状
を周囲の配置状況に応じて決定し、 （ｂ）指定されたブロック高さを満たすように該セルの
配置、該セル間の配線を行ない、 （ｃ）回路図内の素子の位置関係が示す信号の伝搬方向
に対応させた該セルの配置を行い、 （ｄ）レイアウト上の制約を遵守しながらブロック面積
を縮小し、 （ｅ）該セルを配置したあとで、該セルの位置、該セル
の配置方法の改善、該形状可変セルの形状変更の後、レ
イアウトの制約を遵守するように該セルの配置を変更し
、 （ｆ）配線処理はグローバル配線処理および詳細配線処
理の順で行い、 （ｇ）グローバル配線処理では、各配線の概略径路、各
配線の使用配線層を決定し、 （ｈ）詳細配線処理では、ブロック面積最小化を考慮し
て各配線の概略径路をもとにして詳細な径路の絶対位置
を決定し、 （ｉ）更に詳細配線処理では、設計規則に基づいて該配
線間の距離、該配線と該セル間の距離を許容距離まで近
接、または遠ざけて各径路の絶対位置を決定する、 ことを特徴とするアナログ回路のレイアウト方法。 ３、特許請求の範囲第１項記載のブロックの端子間の配
線を行うブロック間配線は、 （ａ）該ブロックの端子間を単一の配線層を用いて配線
し、 （ｂ）設計規則に基づいて該配線間の距離を許容距離ま
で近接または遠ざけ、 （ｃ）レイアウト上の制約を遵守して配線の絶対位置を
決定する、 ことを特徴とするアナログ回路のレイアウト方法。[Claims] 1. When laying out an analog circuit included in an LSI using a computer, (a) creating data representing the layout within each block, which is a functional unit, from circuit data; (b) Create data representing multiple layouts with different shapes for each block; (c) Select a shape of the block that allows the block to be placed on the LSI chip with fewer gaps; (d) determining a wiring route between the blocks that passes through the block or detouring around the block; (e) changing data representing the layout of the block including the inter-block wiring; (f) Adjust the arrangement of the blocks, and if the arrangement of the block shapes has changed significantly, divide or integrate the circuits corresponding to the blocks, or change the wiring paths between blocks, and perform the step (a) above. ) to (e) are repeated, (g) wiring is done between the terminals of the block, and (h) a mask pattern is created from the data representing the layout of the LSI chip determined in steps (a) to (g) above. (i) perform circuit simulation by restoring circuit data including parasitic elements from the mask pattern data; (j) perform circuit simulation on the LSI based on the circuit simulation results;
A layout method for an analog circuit, characterized in that the circuit characteristics of a chip are determined, and if the characteristics are defective, the steps (a) to (i) are repeated. 2. In creating data representing the layout within a block as set forth in claim 1, (a) transistors, resistors, and capacitors are used as cells, and in particular, the resistor cells and capacitor cells are shape-variable cells, and the shape of the cell is changed. (b) Arrange the cells and wire between the cells so as to satisfy the specified block height; (c) Signals indicated by the positional relationship of elements in the circuit diagram. (d) reduce the block area while adhering to layout constraints; (e) after placing the cell, determine the position of the cell, After improving the placement method and changing the shape of the variable shape cell, change the placement of the cell so as to comply with the layout constraints, (f) Perform the wiring process in the order of global wiring process and detailed wiring process, ( g) Global wiring processing determines the approximate route of each wiring and the wiring layer to be used for each wiring, (h) Detailed wiring processing determines the detailed route of each wiring based on the approximate route of each wiring, taking into consideration block area minimization. (i) In further detailed wiring processing, the distance between the wires and the distance between the wire and the cell are moved closer or farther apart to an allowable distance based on the design rules, and the absolute position of each route is determined. An analog circuit layout method characterized by: determining a position. 3. The inter-block wiring for wiring between the terminals of the blocks as described in claim 1 includes (a) wiring between the terminals of the blocks using a single wiring layer, and (b) following the design rules. (c) determining the absolute position of the wiring while observing layout constraints; and (c) determining the absolute position of the wiring while observing layout constraints.